專利名稱：用于連接一個或多個存儲器芯片的集線器模塊的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于連接存儲器系統(tǒng)中的一個或多個存儲器芯片的集線器模塊。
存儲器芯片常用于個人計算機中，以便存儲用于在個人計算機中進行處理的數(shù)據(jù)。通常將存儲器芯片組合以形成存儲器模塊，以便增加存儲容量。為了使用多個存儲器模塊的存儲容量，通常設(shè)置地址和數(shù)據(jù)總線，該地址和數(shù)據(jù)總線具有并聯(lián)連接到其上的存儲器模塊，也就是將每個存儲器模塊連接到共同的地址和數(shù)據(jù)總線上。由于存儲器模塊上的地址和數(shù)據(jù)總線的相關(guān)輸入的線路容量和輸入容量以及分支點上的信號反射，用于傳輸?shù)刂窋?shù)據(jù)和有效數(shù)據(jù)的最大時鐘頻率受到了限制。
特別是當(dāng)使用雙數(shù)據(jù)率(DDR)工藝時，經(jīng)由地址和數(shù)據(jù)總線傳輸數(shù)據(jù)的頻率是非常高的。對于將來的DDR-III或其它的高性能接口工藝，因此不在共同的地址和數(shù)據(jù)總線上運行存儲器模塊是適當(dāng)?shù)摹?br> 一種可能的可替換的地址和數(shù)據(jù)總線概念包括在個人計算機中的存儲控制器和存儲器芯片之間設(shè)置“集線器模塊”，使用該集線器模塊來激勵一個或多個存儲器芯片。集線器模塊被連接到存儲控制器，該存儲控制器控制數(shù)據(jù)的存儲和檢索。集線器模塊有針對地址和地數(shù)據(jù)總線的輸入端，以便接收地址數(shù)據(jù)和有效數(shù)據(jù)并將任何有效數(shù)據(jù)傳輸給存儲控制器。集線器模塊也具有被用來輸出地址和有效數(shù)據(jù)的輸出端。針對地址和有效數(shù)據(jù)的輸出端可被連接到另一個下游集線器模塊的輸入端，存儲器芯片依次被連接到該另一個下游集線器模塊上。
集線器模塊有一地址解碼器單元，該地址解碼器單元接收所施加的地址，并根據(jù)該地址或者尋址所連接的存儲器芯片之一或者將所施加的地址施加到地址輸出端，以致可以將該地址轉(zhuǎn)發(fā)給下一個集線器模塊。
由于生產(chǎn)工藝，存儲器芯片不能無錯地生產(chǎn)。出現(xiàn)的錯誤可在幾個步驟中修復(fù)，既可在前端修復(fù)步驟中又可能在后端修復(fù)步驟中修復(fù)。然而，以這種方式修復(fù)的存儲器芯片可能有另外的錯誤，有時甚至僅在特定的情形下(例如在運行期間芯片老化)有另外的錯誤。這些錯誤可以導(dǎo)致計算機系統(tǒng)不再以穩(wěn)定的方式運行或者在執(zhí)行一種軟件期間出現(xiàn)錯誤。
本發(fā)明的目的是提供一種集線器模塊，該集線器模塊在計算機系統(tǒng)中運行期間提供較高水平的可靠性并對已出現(xiàn)的錯誤提供較大的透明度。
此目的通過基于權(quán)利要求1的集線器模塊來實現(xiàn)。
在從屬權(quán)利要求中詳細說明本發(fā)明的另外有利的改進方案。
本發(fā)明提供一種用于通過相應(yīng)的存儲器芯片接口來連接一個或多個存儲器芯片的集線器模塊。該集線器模塊具有用來將集線器模塊連接到地址總線的地址輸入端和用來連接到另一個地址總線的地址輸出端。該集線器模塊還具有地址解碼器單元，以便使用被施加到地址輸入端的地址來尋址所連接的存儲器芯片之一或者將所施加的地址施加到地址輸出端。集線器模塊具有錯誤識別單元，以便使用所提供的校驗數(shù)據(jù)來檢測一個或多個存儲器芯片的存儲區(qū)中的錯誤。
本發(fā)明的集線器模塊具有的優(yōu)勢是，該集線器模塊具有錯誤識別單元，該錯誤識別單元可以檢測到在所連接的存儲器芯片之一中出現(xiàn)的錯誤。這個通過錯誤識別單元可用的校驗數(shù)據(jù)來完成。被識別的錯誤可被用來告知其中優(yōu)選地使用集線器模塊的計算機系統(tǒng)已出現(xiàn)的錯誤，或者被用于使用校驗數(shù)據(jù)來修復(fù)該錯誤。為了校驗所連接的存儲器芯片的存儲區(qū)的內(nèi)容，規(guī)定，集線器模塊具有另一個存儲器芯片接口，以便使用該另一個存儲器芯片接口來接收校驗數(shù)據(jù)，例如從另一個存儲器芯片來接收校驗數(shù)據(jù)。這樣，集線器模塊很容易支配校驗數(shù)據(jù)。
可以將地址解碼器單元設(shè)計成存儲或讀取芯片的所連接的存儲區(qū)的第一部分存儲區(qū)中的有效數(shù)據(jù)和存儲或讀取第二部分存儲區(qū)中的校驗數(shù)據(jù)，所述校驗數(shù)據(jù)能被用于使用錯誤識別單元來校驗所連接的存儲器芯片的存儲區(qū)的內(nèi)容。結(jié)果，可能避免設(shè)置另外的存儲器芯片接口和被連接到其上的另外的存儲器芯片，并相反使用所連接的存儲器芯片來滿足針對校驗數(shù)據(jù)的額外的存儲器要求。
也可規(guī)定，錯誤識別單元使用一種錯誤識別方法、特別是使用奇偶校驗方法來校驗有效數(shù)據(jù)的正確存儲。
也可規(guī)定，錯誤識別單元具有糾錯單元，以便以校驗數(shù)據(jù)為基礎(chǔ)來糾正錯誤的有效數(shù)據(jù)，特別是使用哈明碼(humming code)方法來糾正錯誤的有效數(shù)據(jù)。糾錯單元允許使用額外提供的校驗數(shù)據(jù)(糾正數(shù)據(jù))來糾正在所連接的存儲器芯片中出現(xiàn)的錯誤，以致仍然保證計算機系統(tǒng)的無故障(fault-free)運行。
此外，在集線器模塊中設(shè)置錯誤寄存器，以便存儲關(guān)于已出現(xiàn)的錯誤數(shù)量、已出現(xiàn)的錯誤類型和/或已出現(xiàn)的錯誤的地址的錯誤信息?？梢詮募€器模塊中的錯誤寄存器中讀取錯誤信息。這允許由集線器模塊和存儲器芯片組成的存儲器模塊的用戶識別并校驗所使用的存儲器芯片的質(zhì)量。
根據(jù)本發(fā)明的另一個方面，設(shè)置了具有集線器模塊和具有一個或多個被連接到該集線器模塊的存儲器芯片的存儲器模塊。
下面參考附圖更詳細地解釋本發(fā)明的優(yōu)選實施例，其中

圖1示出基于本發(fā)明的第一實施例的存儲器系統(tǒng)的框圖，該存儲器系統(tǒng)具有帶有本發(fā)明的集線器模塊的存儲器模塊；和圖2示出基于第二實施例的存儲器系統(tǒng)，該存儲器系統(tǒng)具有帶有本發(fā)明的集線器模塊的存儲器模塊。
圖1示出一存儲器系統(tǒng)，例如針對計算機系統(tǒng)的存儲器系統(tǒng)，特別是DDR存儲器系統(tǒng)。該存儲器系統(tǒng)有存儲控制器1，具有數(shù)量為n的地址線的地址總線2被連接到該存儲控制器1。地址線被連接到存儲器模塊3的輸入端。存儲器模塊3有集線器模塊4，一個或多個存儲器芯片5、例如DRAM存儲器芯片被連接到該集線器模塊4。所連接的存儲器芯片5的數(shù)量由要被形成的地址空間來確定。存儲器模塊3的地址輸入端被連接到集線器模塊4的地址輸入端。集線器模塊4有地址輸出端，該地址輸出端經(jīng)由存儲器模塊3的地址輸出端被連接到另一個地址總線6。另一個地址總線6被連接到另一個存儲器模塊的地址輸入端。
集線器模塊4有一地址解碼器單元7，該地址解碼器單元7校驗存在于地址總線2上的地址，并根據(jù)所施加的地址通過相應(yīng)的存儲器芯片接口8來尋址相關(guān)的所連接的存儲器芯片5，或者將所施加的地址轉(zhuǎn)發(fā)給另一個地址總線6。然后，下一個存儲器模塊的集線器模塊中的地址解碼器單元從另一個地址總線6中接收地址，并以相同的方式，或者使用該地址來尋址在那所連接的存儲器芯片之一或者將該地址經(jīng)由地址輸出端轉(zhuǎn)發(fā)給另一個地址總線6。
代替針對每一個所連接的存儲器芯片5設(shè)置單獨的存儲器芯片接口8，也可設(shè)置共同的存儲器芯片接口8，該共同的存儲器芯片接口8經(jīng)由存儲器模塊之內(nèi)的地址和數(shù)據(jù)總線被連接到所有所連接的存儲器芯片5。獨立的存儲器芯片接口8具有能夠主要并行地或在集線器模塊的控制下以高速尋址存儲器芯片5的優(yōu)勢，然而共同設(shè)計的存儲器芯片接口使得存儲器模塊3的接線復(fù)雜度被減小。
集線器模塊4還有錯誤識別單元9，當(dāng)數(shù)據(jù)被存儲和/或從所連接的存儲器芯片5中讀取時，錯誤識別單元9使用已知的錯誤識別算法來以所提供的校驗數(shù)據(jù)為基礎(chǔ)來校驗數(shù)據(jù)并能夠當(dāng)錯誤地存儲數(shù)據(jù)時檢測到錯誤。為了在數(shù)據(jù)項的存儲或檢索期間報告計算機系統(tǒng)出現(xiàn)錯誤，可以經(jīng)由地址總線或經(jīng)由并聯(lián)于地址總線運行的數(shù)據(jù)總線將錯誤發(fā)送給存儲控制器。
校驗數(shù)據(jù)可以通過另一個存儲器芯片10來提供，例如該另一個存儲器芯片10同樣被設(shè)置在存儲器模塊3上。
圖2示出本發(fā)明的另一個實施例。相同的參考符號對應(yīng)具有同樣功能的相同元件。
本發(fā)明的第二實施例中的存儲器模塊3有集線器模塊20，該集線器模塊20具有地址解碼器單元7和存儲器芯片接口8，以便連接存儲器芯片5。地址解碼器單元7實際上將存儲器芯片劃分成存儲區(qū)的第一部分21和存儲區(qū)的第二部分22。存儲區(qū)的第一部分存儲有效數(shù)據(jù)、也就是程序數(shù)據(jù)和計算機系統(tǒng)可用的其它數(shù)據(jù)。存儲區(qū)的第二部分存儲校驗數(shù)據(jù)，這些數(shù)據(jù)是檢驗有效數(shù)據(jù)無錯誤所需要的。第一部分和第二部分的大小由集線器模塊3來確定。存儲區(qū)的兩個部分的大小也可以根據(jù)需求、即取決于所提供的校驗數(shù)據(jù)是簡單的錯誤識別數(shù)據(jù)還是糾錯數(shù)據(jù)變化地調(diào)整。
通過存儲器芯片接口8，錯誤識別單元9可支配有效數(shù)據(jù)和校驗數(shù)據(jù)。這可以并行或串行順序(時間復(fù)用)來完成。當(dāng)有效數(shù)據(jù)和校驗數(shù)據(jù)串行讀取時，空閑時期可被用來傳輸校驗數(shù)據(jù)。錯誤識別單元9也可以包含糾錯單元，該糾錯單元能夠使用校驗數(shù)據(jù)來修復(fù)錯誤的有效數(shù)據(jù)并經(jīng)由相關(guān)的數(shù)據(jù)總線將所修復(fù)的數(shù)據(jù)輸出給存儲控制器1。
此外，設(shè)置錯誤寄存器23，該錯誤寄存器23能夠存儲關(guān)于一個或多個已出現(xiàn)的錯誤的信息，諸如已出現(xiàn)的錯誤的數(shù)量、已出現(xiàn)的錯誤的類型和/或已出現(xiàn)的錯誤的地址。這個信息可以使用地址總線2上或者命令或數(shù)據(jù)總線(未示出)上的適當(dāng)?shù)拿蠲顝挠幸蓡柕拇鎯ζ髂K中來檢索。
錯誤識別單元9和糾錯單元24的設(shè)置允許在傳統(tǒng)的存儲器系統(tǒng)中通常包括錯誤識別或糾錯單元的存儲控制器1可以被更簡單地設(shè)計，以致存儲控制器1可以更高的數(shù)據(jù)速率運行。尤其是當(dāng)使用DDR-II或DDR-III存儲器芯片時，這可以導(dǎo)致要被傳輸給存儲器模塊3和從存儲器模塊3傳輸?shù)臄?shù)據(jù)量顯著增加。
針對服務(wù)器應(yīng)用，追蹤已出現(xiàn)的錯誤是特別重要的，因為這些應(yīng)用需要所使用的存儲器芯片無誤差地運行。如果錯誤出現(xiàn)，則因此可能的是，在錯誤可以導(dǎo)致不穩(wěn)定的系統(tǒng)或軟件的錯誤執(zhí)行之前替換早期有錯誤的存儲器模塊3。
所使用的錯誤識別方法可以是已經(jīng)已知的錯誤識別方法。這樣，作為實例，可以使用奇偶校驗方法，該方法包括校驗數(shù)據(jù)記錄是包含偶數(shù)位的置位還是奇數(shù)位的置位。當(dāng)在數(shù)據(jù)記錄中已出現(xiàn)單個位錯誤時，哈明碼方法可被用于糾錯。
權(quán)利要求
1.一種集線器模塊(4)，用于經(jīng)由各自的存儲器芯片接口(8)連接一個或多個存儲器芯片(5)，具有用于將集線器模塊(4)連接到地址總線(2)的地址輸入端并具有用于連接到另一個地址總線(6)的地址輸出端，具有地址解碼器單元(7)，以便使用被施加到地址輸入端的地址來尋址所連接的存儲器芯片(5)之一或?qū)⑺┘拥牡刂肥┘拥降刂份敵龆?，其特征在于錯誤識別單元(9)，以便使用所提供的校驗數(shù)據(jù)來檢測一個或多個存儲器芯片的存儲區(qū)中的錯誤。
2.如權(quán)利要求1中所述的集線器模塊(4)，其特征在于，為了檢測所連接的存儲器芯片(5)的存儲區(qū)的內(nèi)容，設(shè)置另一個存儲器芯片接口，以便使用該另一個存儲器芯片接口來接收所述校驗數(shù)據(jù)。
3.如權(quán)利要求1中所述的集線器模塊(4)，其特征在于，地址解碼器單元(7)被設(shè)計來存儲或讀取所連接的存儲器芯片(5)的存儲區(qū)的第一部分中的有效數(shù)據(jù)和存儲或讀取第二部分中的校驗數(shù)據(jù)，所述校驗數(shù)據(jù)能夠被用來使用所述錯誤識別單元(9)校驗所連接的存儲器芯片(5)的存儲區(qū)的內(nèi)容。
4.如權(quán)利要求1至3之一所述的集線器模塊(4)，其特征在于，所述錯誤識別單元(9)使用錯誤識別方法、特別是使用奇偶校驗方法來校驗有效數(shù)據(jù)的正確存儲。
5.如權(quán)利要求1至4之一所述的集線器模塊(4)，其特征在于，所述錯誤識別單元(9)具有糾錯單元(24)，以便以所述校驗數(shù)據(jù)為基礎(chǔ)來糾正錯誤的有效數(shù)據(jù)，特別是使用哈明碼(Humming code)方法來糾正錯誤的有效數(shù)據(jù)。
6.如權(quán)利要求1至5之一所述的集線器模塊(4)，其特征在于，設(shè)置錯誤寄存器(23)，以便存儲關(guān)于已出現(xiàn)的錯誤的數(shù)量、已出現(xiàn)的錯誤的類型和/或已出現(xiàn)的錯誤的地址的錯誤信息，其中，能夠從所述集線器模塊(4)中的錯誤寄存器(20)中讀取該錯誤信息。
7.一種存儲器模塊(3)，其具有如權(quán)利要求1至6之一所述的集線器模塊(4)并具有被連接到該集線器模塊的一個或多個存儲器芯片(5)。
全文摘要
本發(fā)明涉及用于經(jīng)由各自的存儲器芯片接口連接一個或多個存儲器芯片的集線器模塊，其具有用于將集線器模塊連接到地址總線的地址輸入端并具有用于連接到另一條地址總線的地址輸出端，具有地址解碼器單元，以便使用被施加到地址輸入端的地址來尋址所連接的存儲器芯片之一或者將所施加的地址施加到地址輸出端，以錯誤識別單元為特征，以便使用所提供的校驗數(shù)據(jù)來檢測一個或多個存儲器芯片的存儲區(qū)中的錯誤。
文檔編號H04L12/00GK1833289SQ200480022511
公開日2006年9月13日 申請日期2004年8月5日 優(yōu)先權(quán)日2003年8月6日
發(fā)明者P·佩赫米勒 申請人:因芬尼昂技術(shù)股份公司