專利名稱：以時(shí)鐘與數(shù)據(jù)回復(fù)為基礎(chǔ)的時(shí)鐘合成的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及時(shí)鐘合成，且特別涉及以CDR(時(shí)鐘與數(shù)據(jù)回復(fù))為基礎(chǔ)的時(shí)鐘合成。
背景技術(shù)：
傳統(tǒng)的串行數(shù)據(jù)無(wú)線收發(fā)器可用于發(fā)射與接收一通信媒體上的串行數(shù)據(jù)，而串行數(shù)據(jù)傳輸則由一發(fā)射時(shí)鐘信號(hào)所控制。無(wú)線收發(fā)器裝置接收一潛在噪音外部時(shí)鐘來(lái)源而作為一輸入，并產(chǎn)生響應(yīng)該外部時(shí)鐘來(lái)源的該發(fā)射時(shí)鐘信號(hào)。一般而言，此一噪音外部時(shí)鐘來(lái)源可通過(guò)一窄頻濾波操作而清除；傳統(tǒng)的窄頻濾波操作是以模擬方式而執(zhí)行，其需要大量的電容器，因此，這樣的模擬方式若非占據(jù)了該無(wú)線收發(fā)器中大量的芯片面積，便必須要在該無(wú)線收發(fā)器的外部執(zhí)行，因而導(dǎo)致額外組件以及相關(guān)成本的增加。
發(fā)射時(shí)鐘信號(hào)的產(chǎn)生亦受到已知的拉頻(frequency pulling)現(xiàn)象影響；拉頻會(huì)通過(guò)接踵而來(lái)的串行數(shù)據(jù)所回復(fù)的鄰近接收時(shí)鐘信號(hào)而將其本身抑制為鎖相回路(phase-locked loop，PLL)時(shí)鐘與發(fā)射時(shí)鐘信號(hào)的一低頻調(diào)變，其中該接收時(shí)鐘信號(hào)所具有的頻率與該P(yáng)LL時(shí)鐘與該發(fā)射時(shí)鐘信號(hào)的頻率非常接近。調(diào)變頻率可由該等時(shí)鐘個(gè)別的ppm補(bǔ)償而決定，而調(diào)變振幅則根據(jù)兩振幅是如何耦合(例如經(jīng)由基板與電源供應(yīng))以及何種程度之耦合而決定。再較高的集成等級(jí)時(shí)，拉頻的問(wèn)題變地更為明顯。為了將耦合與串音最小化，在部分傳統(tǒng)方式中，接收器與發(fā)射器是由獨(dú)立的集成電路所提供。
就前述觀點(diǎn)而言，則需要提供一種能夠降低拉頻及/或執(zhí)行一外部時(shí)鐘來(lái)源的上述的窄頻率波的串行數(shù)據(jù)無(wú)線收發(fā)器，而同時(shí)維持可接受的集成等級(jí)與成本。
傳統(tǒng)的串行數(shù)據(jù)無(wú)線收發(fā)器是利用時(shí)鐘與數(shù)據(jù)回復(fù)(CDR)回路而回復(fù)所接收的一串行數(shù)據(jù)流的時(shí)鐘，并接著回復(fù)及反序列化所接收的串行數(shù)據(jù)。圖1圖標(biāo)說(shuō)明了此一傳統(tǒng)CDR回路(標(biāo)記為CDR1)；一參考時(shí)鐘信號(hào)REF_CLK輸入至一PLL 11，其依序以一頻率產(chǎn)生垂直相位時(shí)鐘I與Q至輸入13所接收的串行數(shù)據(jù)RXD_I的數(shù)據(jù)率的百萬(wàn)分之一(ppm)內(nèi)。接著對(duì)該I與Q時(shí)鐘進(jìn)行操作周期校正(DCC)以及相位插入(PI)，在14處的相位差入信號(hào)ICLK被插入以符數(shù)據(jù)轉(zhuǎn)換，而在16處的相位插入信號(hào)QCLK系被插入以集中于數(shù)據(jù)眼圖(data eye)的中央。
一Bang-Bang相位偵測(cè)器(PD)利用該等時(shí)鐘信號(hào)ICLK與QCLK以于位置15處提供能夠插入于數(shù)字域中的相位錯(cuò)誤信息；因此該CDR回路的后續(xù)階段(例如取樣器17、回路濾波器(LPF)與相位插入器(PI))便能夠執(zhí)行數(shù)字或混合信號(hào)技術(shù)，而該回路CDR1則輸出并行數(shù)據(jù)RD_I及對(duì)應(yīng)的回復(fù)時(shí)鐘。

發(fā)明內(nèi)容
通過(guò)對(duì)具有固定的轉(zhuǎn)換密度之一潛在噪音時(shí)鐘來(lái)源信號(hào)執(zhí)行一CDR操作而合成一時(shí)鐘信號(hào)；該CDR操作系產(chǎn)生響應(yīng)該時(shí)鐘來(lái)源信號(hào)的一所希望的時(shí)鐘信號(hào)，而一單一共同的PLL用于時(shí)鐘回復(fù)與時(shí)鐘合成。


圖1圖標(biāo)說(shuō)明了在傳統(tǒng)串行數(shù)據(jù)無(wú)線收發(fā)器的串行數(shù)據(jù)輸入所使用的時(shí)鐘與數(shù)據(jù)回復(fù)電路的一傳統(tǒng)例。
圖2圖標(biāo)說(shuō)明了根據(jù)本發(fā)明較佳實(shí)施例的串行數(shù)據(jù)無(wú)線收發(fā)器的相關(guān)部分。
具體實(shí)施例方式
一時(shí)鐘來(lái)源可被視為一周期性數(shù)據(jù)流；當(dāng)給定一數(shù)據(jù)率fD時(shí)，具有頻率為fD/(2n)的一時(shí)鐘來(lái)源則可被視為具有一百分率轉(zhuǎn)換密度為(100/n)的周期性數(shù)據(jù)流。舉例而言，具有頻率為1.25GHz(n＝1)、625MHz(n＝2)與417MHz(n＝3)的時(shí)鐘皆可視為是2.5Gb/s的周期性數(shù)據(jù)流，其分別具有轉(zhuǎn)換密度為100％、50％與33％。
對(duì)一時(shí)鐘輸入執(zhí)行CDR則是相當(dāng)于在衰減其噪音內(nèi)容時(shí)回復(fù)其頻率。與隨機(jī)數(shù)據(jù)不同的是，時(shí)鐘具有固定的(亦即通常不隨時(shí)間改變的)轉(zhuǎn)換密度，因此CDR電路能夠使用比隨機(jī)數(shù)據(jù)所需更低的帶寬，由此在較低頻時(shí)執(zhí)行相位噪音之去除。
圖2圖標(biāo)說(shuō)明了根據(jù)本發(fā)明較佳實(shí)施例的串行數(shù)據(jù)無(wú)線收發(fā)器的相關(guān)部分。一噪音外部時(shí)鐘來(lái)源(TXCKSRC)能夠被施加至無(wú)線收發(fā)器的一輸入21(例如經(jīng)由選擇器31)，該輸入21則耦合至一CDR回路CRD2的串行數(shù)據(jù)輸入13。在部分實(shí)施例中，CDR2可與回路CDR1具有相同的結(jié)構(gòu)與功能性(請(qǐng)同時(shí)參閱圖1)；由于輸入信號(hào)TXCKSRC具有一已知轉(zhuǎn)化密度的緣故，CDR2一般會(huì)有比CDR1更低的帶寬，然CDR1本質(zhì)上是接收隨機(jī)數(shù)據(jù)RXD_i。接收側(cè)回路CDR1及發(fā)射側(cè)回路CDR2的I與Q時(shí)鐘輸入是由回路CDR1與CDR2所共享的PLL 11而產(chǎn)生，且由參考時(shí)鐘信號(hào)REF_CLK所驅(qū)動(dòng)(同時(shí)參閱圖1)。
發(fā)射側(cè)回路CDR2對(duì)接踵而來(lái)的時(shí)鐘TXCKSRC上轉(zhuǎn)化至發(fā)射數(shù)據(jù)的串行化率，并同時(shí)將高于回路帶寬的噪音成分濾出，藉以最小化跳動(dòng)傳輸。該發(fā)射側(cè)回路CDR2因而能夠產(chǎn)生已清除的時(shí)鐘信號(hào)，其可依次于發(fā)射串行化過(guò)程中使用。
在部分實(shí)施例中，由圖2所示的CDR2產(chǎn)生的發(fā)射時(shí)鐘信號(hào)可自于CDR1中產(chǎn)生ICLK(請(qǐng)見(jiàn)圖1)的同一相位插入輸出獲得，即圖2中的CDR2的輸出14。其它實(shí)施例則使用相位插入輸出16(其產(chǎn)生圖1中的QCLK)為發(fā)射時(shí)鐘信號(hào)；發(fā)射時(shí)鐘信號(hào)是用以串行化接收自發(fā)射(TX)FIFO的數(shù)據(jù)，而產(chǎn)生輸出串行數(shù)據(jù)TXD_i。舉例而言，若該時(shí)鐘來(lái)源TXCKSRC具有上述三種不同頻率(1.25GHz、625MHz與417MHz)中任一種，則該發(fā)射側(cè)回路CDR2將對(duì)該TXCKSRC三種不同輸入頻率的任一種產(chǎn)生相同的發(fā)射時(shí)鐘信號(hào)；因此，該發(fā)射串行化數(shù)據(jù)能夠通過(guò)對(duì)許多不同頻率參考來(lái)源任一種執(zhí)行一CDR操作而加以合成，而不需任何分頻器。在部分實(shí)施例中，該發(fā)射時(shí)鐘頻率是(串行發(fā)射數(shù)據(jù)率)/2，因此該發(fā)射時(shí)鐘信號(hào)的上升或下降邊緣皆可使用于該發(fā)射串行化操作中；該發(fā)射時(shí)鐘信號(hào)是于位置25處被分頻，以產(chǎn)生一頻率是(串行發(fā)射數(shù)據(jù)率)/8的發(fā)射位率時(shí)鐘信號(hào)TBC。TBC作為發(fā)射并行數(shù)據(jù)流的時(shí)鐘來(lái)源，其被串行化為8倍的并行數(shù)據(jù)率；其它的實(shí)施例亦可針對(duì)4∶1與2∶1串行化率而要求1/4或1/2數(shù)據(jù)率時(shí)鐘。
一般而言，雖然所接收的數(shù)據(jù)流RXD_i與發(fā)射時(shí)鐘來(lái)源TXCKSRC為準(zhǔn)同步(亦即其具有一頻率偏移)，在該CDR2的輸出14(或16)處所回復(fù)的接收時(shí)鐘RBC_i與窄帶寬發(fā)射時(shí)鐘則皆由來(lái)自該共享的PLL 11的合成時(shí)鐘I與Q之連續(xù)相位插入所產(chǎn)生；在此一方法中，該等PLL時(shí)鐘I與Q、該接收時(shí)鐘RBS_i與該發(fā)射時(shí)鐘具有相同的實(shí)時(shí)頻率，然而該等頻率在較長(zhǎng)的觀察周期中并不會(huì)彼此產(chǎn)生偏差。
通過(guò)該回路CDR1與CDR2而對(duì)來(lái)自該P(yáng)LL 11的時(shí)鐘I與Q的相位噪音高通濾波(亦即衰減該等I與Q時(shí)鐘的低頻噪音成分)，舉例而言，其由于PLL 11的輸出處所產(chǎn)生的拉頻與閃爍噪音，而導(dǎo)致低頻相位調(diào)變的衰減。
對(duì)于本領(lǐng)域的技術(shù)人員而言，顯然此處所說(shuō)明的發(fā)明技術(shù)可應(yīng)用于無(wú)線收發(fā)器中，以適用于多種傳統(tǒng)的數(shù)據(jù)通信標(biāo)準(zhǔn)，舉例而言，由光網(wǎng)際網(wǎng)絡(luò)論壇(OIF)所發(fā)表的SFI-5標(biāo)準(zhǔn)、由IEEE 802.3ae 10G以太網(wǎng)絡(luò)工作強(qiáng)制標(biāo)準(zhǔn)所發(fā)表的Xaui標(biāo)準(zhǔn)、由ANSI的X3T9.3工作團(tuán)隊(duì)所發(fā)表的光纖信道標(biāo)準(zhǔn)、以及由ANSI的交換載波標(biāo)準(zhǔn)協(xié)會(huì)所發(fā)表的SONET標(biāo)準(zhǔn)。
在一例中，對(duì)于2.5Gb/s之?dāng)?shù)據(jù)率而言，該噪音時(shí)鐘來(lái)源TXCKSRC(或所接收的串行數(shù)據(jù)流)的跳動(dòng)帶寬是在1.5MHz至1.25GHz的范圍中。為了衰減該時(shí)鐘跳動(dòng)，在部分實(shí)施例中則將CDR2的回路帶寬編程為低于1.5MHz；此外，舉例而言，在該接收時(shí)鐘(RBC_i)與該P(yáng)LL所產(chǎn)生的I與Q時(shí)鐘之頻率間的一40ppm偏移將導(dǎo)致一100KHz的頻率調(diào)變，因此，在部分實(shí)施例中，為了減少由于拉頻所引起的跳動(dòng)，會(huì)適當(dāng)編程CDR2的回路帶寬而高于100KHz。一般而言，若該時(shí)鐘來(lái)源TXCKSRC相對(duì)較為“嘈雜”，則應(yīng)降低回路帶寬；而若TXCKSRC相對(duì)較為“清凈”，則可加寬該回路帶寬以減少拉頻效應(yīng)。
延續(xù)前述的例子，若CDR2的回路帶寬是在100KHz至1.5MHz的范圍中，則清除該噪音外部時(shí)鐘，而減輕由拉頻所產(chǎn)生的跳動(dòng)。對(duì)于部分實(shí)施例而言，要減少在5KHz至100KHz范圍中的共同PLL 11的相位噪音是相當(dāng)關(guān)鍵的(例如在SONET的例子中)；因此，在這樣的例子中，CDR2的回路帶寬可被調(diào)整為前述范圍的上端，例如約1MHz；而在其它的例子中，降低在MHz范圍或高于此范圍的時(shí)鐘跳動(dòng)是很重要的(例如在SFI-5、光纖信道與Xaui的例子中)，因此CDR2的回路帶寬能夠被調(diào)整至上述范圍的下端，例如約150KHz。
圖2亦說(shuō)明了，在部分實(shí)施例中，通過(guò)一選擇器31的操作，該外部時(shí)鐘來(lái)源TXCKSRC或是該回復(fù)之接收時(shí)鐘信號(hào)RBC_i皆可選擇性的被施加至該輸入21；在未清除與濾波前，該回復(fù)時(shí)鐘一般是嘈雜且不適合用于數(shù)據(jù)發(fā)射。
在部分實(shí)施例中，如圖2中的虛線所示，于選擇器31與CDR2之間具有一二分電路，以于CDR2的輸入13處降低工作周期失真的影響。
由上述的實(shí)施例說(shuō)明可清楚了解本發(fā)明是利用CDR技術(shù)來(lái)對(duì)一噪音外部時(shí)鐘來(lái)源(或是一回復(fù)時(shí)鐘)窄帶寬濾波，以回復(fù)其頻率并移除高于該CDR帶寬的相位噪音成分。該CDR回路亦衰減了由低于該CDR回路帶寬的PLL所產(chǎn)生的時(shí)鐘中的低頻噪音成分，因而移除了隨機(jī)VCO相位噪音及因拉頻所致的相位調(diào)變。
根據(jù)本發(fā)明的上述無(wú)線收發(fā)器實(shí)施例，施加該噪音外部時(shí)鐘來(lái)源于一第一時(shí)鐘與數(shù)據(jù)回復(fù)電路的串行數(shù)據(jù)輸入，該第一時(shí)鐘與數(shù)據(jù)回復(fù)電路對(duì)該噪音外部時(shí)鐘來(lái)源窄帶寬濾波于數(shù)字域中，并產(chǎn)生發(fā)射時(shí)鐘信號(hào)。該第一時(shí)鐘與數(shù)據(jù)回復(fù)電路是由相同的PLL時(shí)鐘所驅(qū)動(dòng)，該P(yáng)LL時(shí)鐘亦同樣驅(qū)動(dòng)一使用于接收側(cè)的第二時(shí)鐘與數(shù)據(jù)回復(fù)電路以回復(fù)接踵而來(lái)的串行數(shù)據(jù)。該等時(shí)鐘與數(shù)據(jù)回復(fù)電路皆對(duì)其共享的PLL時(shí)鐘進(jìn)行高通濾波而降低拉頻。
在部分實(shí)施例中，時(shí)鐘回復(fù)與時(shí)鐘合成皆使用單一共同的一PLL以減少由異步接收與發(fā)射信道間的拉頻所引起的跳動(dòng)；該CDR除了對(duì)輸入時(shí)鐘來(lái)源提供窄頻濾波外，亦衰減了PLL輸出的低頻相位調(diào)變。
上述說(shuō)明僅用以說(shuō)明本發(fā)明的實(shí)施例而并不限制本發(fā)明的范疇，本發(fā)明可施行于各種實(shí)施例中。
組件附圖標(biāo)記說(shuō)明11PLL(鎖相回路)13輸入14輸出15位置16輸出17取樣器21輸出25位置31選擇器DCC 操作周期校正PI相位插入器DECIMATOR 取樣器LPF 回路濾波器CDR 時(shí)鐘與數(shù)據(jù)回復(fù)DRIVER驅(qū)動(dòng)器SERIALIZER串行器
權(quán)利要求
1.一種時(shí)鐘合成器裝置，包括一時(shí)鐘與數(shù)據(jù)回復(fù)(CDR)電路，其包括了一串行數(shù)據(jù)輸入，當(dāng)經(jīng)由該串行數(shù)據(jù)輸入一串行數(shù)據(jù)流而施加至該CDR電路以便回復(fù)來(lái)自該串行數(shù)據(jù)流的一時(shí)鐘信號(hào)時(shí)，該CDR電路為可操作；一時(shí)鐘來(lái)源輸入，以接收一具有固定轉(zhuǎn)換密度的時(shí)鐘來(lái)源信號(hào)，該時(shí)鐘來(lái)源輸入耦合至該串行數(shù)據(jù)輸入以施加該時(shí)鐘來(lái)源信號(hào)至該CDR電路；以及該CDR電路響應(yīng)在該串行數(shù)據(jù)輸入所接收的該時(shí)鐘來(lái)源信號(hào)而產(chǎn)生一所希望的的時(shí)鐘信號(hào)。
2.根據(jù)權(quán)利要求1所述的裝置，其中該CDR電路具有的一回路帶寬為100KHz至1.5MHz。
3.根據(jù)權(quán)利要求1所述的裝置，其中該CDR電路具有的一回路帶寬約為1MHz。
4.根據(jù)權(quán)利要求1所述的裝置，其中該CDR電路具有一可編程回路帶寬。
5.根據(jù)權(quán)利要求1所述的裝置，其中該所希望的的時(shí)鐘信號(hào)是一串行化的時(shí)鐘信號(hào)進(jìn)以用于將并行數(shù)據(jù)轉(zhuǎn)化至一串行數(shù)據(jù)流。
6.根據(jù)權(quán)利要求1所述的裝置，其中該CDR電路包括了在施加一串行數(shù)據(jù)流至該串行數(shù)據(jù)輸入時(shí)被供以該回復(fù)信號(hào)的一第一節(jié)點(diǎn)，且該CDR電路具有在施加該時(shí)鐘來(lái)源信號(hào)至該串行數(shù)據(jù)輸入時(shí)被供以該所希望的的時(shí)鐘信號(hào)的一第二節(jié)點(diǎn)，其中該第一與第二節(jié)點(diǎn)彼此為電性不同。
7.根據(jù)權(quán)利要求1所述的裝置，其中包括一連接于該時(shí)鐘來(lái)源輸入與該串行數(shù)據(jù)輸入間的二分電路。
8.一串行數(shù)據(jù)無(wú)線收發(fā)器裝置，包括一接收數(shù)據(jù)輸入，用以接收一輸入串行數(shù)據(jù)流；一第一時(shí)鐘與數(shù)據(jù)回復(fù)(CDR)電路，其耦合至該接收數(shù)據(jù)輸入以反序列化該輸入串行數(shù)據(jù)流；一數(shù)據(jù)串行器，用以將并行數(shù)據(jù)轉(zhuǎn)化至一輸出串行數(shù)據(jù)流，該數(shù)據(jù)串行器具有一時(shí)鐘輸入，以接收一發(fā)射串行化時(shí)鐘信號(hào)，該數(shù)據(jù)串行器根據(jù)該發(fā)射串行化時(shí)鐘信號(hào)而產(chǎn)生該輸出串行數(shù)據(jù)流；一時(shí)鐘合成器裝置，其耦合至該時(shí)鐘輸入以提供該發(fā)射串行化時(shí)鐘信號(hào)，其包括了具有一串行數(shù)據(jù)輸入的一第二CDR電路，當(dāng)一串行數(shù)據(jù)流經(jīng)由該串行數(shù)據(jù)輸入而施至該第二CDR電路經(jīng)由該串行數(shù)據(jù)輸入一串行數(shù)據(jù)流以回復(fù)來(lái)自該串行數(shù)據(jù)的一時(shí)鐘信號(hào)時(shí)，該第二CDR電路為可操作，該時(shí)鐘合成器裝置包括一時(shí)鐘來(lái)源輸入以便接收一時(shí)鐘來(lái)源信號(hào)，該時(shí)鐘來(lái)源輸入是耦合至該串行數(shù)據(jù)輸入以施加該時(shí)鐘來(lái)源信號(hào)至該第二CDR電路，該第二CDR電路響應(yīng)該時(shí)鐘來(lái)源信號(hào)而產(chǎn)生該發(fā)射串行化時(shí)鐘信號(hào)；以及一發(fā)射數(shù)據(jù)輸出，其耦合至該數(shù)據(jù)串行器以發(fā)射該輸出串行數(shù)據(jù)流。
9.根據(jù)權(quán)利要求8所述的裝置，所述裝置作為一SONET收發(fā)器。
10.根據(jù)權(quán)利要求8所述的裝置，所述裝置作為一SFI-5收定器。
11.根據(jù)權(quán)利要求8所述的裝置，所述裝置作為一光纖信道收發(fā)器。
12.根據(jù)權(quán)利要求8所述的裝置，所述裝置作為一Xaui收發(fā)器。
13.根據(jù)權(quán)利要求8所述的裝置，其中包括了一選擇器，該選擇器的一輸出耦合至該串行數(shù)據(jù)輸入，其中該第一CDR電路是用于回復(fù)一來(lái)自該輸入串行數(shù)據(jù)流的時(shí)鐘信號(hào)，該選擇器具有一耦合至該時(shí)鐘來(lái)源輸入以接收該時(shí)鐘來(lái)源信號(hào)的第一輸入，且具有一耦合至該第一CDR電路以接收該回復(fù)時(shí)鐘信號(hào)的第二輸入。
14.根據(jù)權(quán)利要求13所述的裝置，其中各該CDR電路具有一PLL時(shí)鐘輸入以接收第一與第二PLL時(shí)鐘，且包括一具有一輸出以提供該第一與第二PLL時(shí)鐘的PPL，各具有該P(yáng)LL時(shí)鐘輸入的該CDR電路是耦合至所述PLL輸出以便接收該第一與第二PLL時(shí)鐘。
15.根據(jù)權(quán)利要求14所述的裝置，其中該第一與第二CDR電路各自減弱了該第一與第二PLL時(shí)鐘的低頻相位噪音成分。
16.根據(jù)權(quán)利要求8所述的裝置，其中該第二CDR電路具有的回路帶寬低于該第一CDR電路的回路帶寬。
17.根據(jù)權(quán)利要求8所述的裝置，其中各該CDR電路具有一PLL時(shí)鐘輸入以接收第一與第二PLL時(shí)鐘，且包括一PLL，該P(yáng)LL具有一輸出以提供該第一與第二PLL時(shí)鐘，各該CDR電路所具有的該P(yáng)LL時(shí)鐘輸入是耦合至用于接收該第一與第二PLL時(shí)鐘之該P(yáng)LL輸出。
18.根據(jù)權(quán)利要求17所述的裝置，其中各該第一與第二CDR電路減弱了該第一與第二PLL時(shí)鐘的低頻相位噪音成分。
19.根據(jù)權(quán)利要求18所述的裝置，其中該第二CDR電路去除該時(shí)鐘來(lái)源信號(hào)的高頻噪音成分。
20.根據(jù)權(quán)利要求8所述的裝置，其中該第二CDR電路對(duì)該時(shí)鐘來(lái)源信號(hào)執(zhí)行低通濾波。
21.根據(jù)權(quán)利要求20所述的裝置，其中包括一選擇器，該選擇器具有耦合至該串行數(shù)據(jù)輸入的輸出，其中該第一CDR電路是用于回復(fù)一來(lái)自該輸入串行數(shù)據(jù)流的時(shí)鐘信號(hào)，該選擇器具有一耦合至該時(shí)鐘來(lái)源輸入以接收該時(shí)鐘來(lái)源信號(hào)的第一輸入，且具有一耦合至該第一CDR電路以接收該回復(fù)時(shí)鐘信號(hào)的第二輸入。
22.一種用于合成一時(shí)鐘信號(hào)的方法，包括提供一具有一固定轉(zhuǎn)換密度的時(shí)鐘來(lái)源信號(hào)；以及對(duì)該時(shí)鐘來(lái)源信號(hào)執(zhí)行一時(shí)鐘與數(shù)據(jù)回復(fù)(CDR)操作，其應(yīng)該時(shí)鐘來(lái)源信號(hào)而產(chǎn)生一所希望的的時(shí)鐘信號(hào)。
23.根據(jù)權(quán)利要求22所述的方法，其中該所希望的的時(shí)鐘信號(hào)是一串行化的時(shí)鐘信號(hào)以用于將并行數(shù)據(jù)轉(zhuǎn)化至一串行數(shù)據(jù)流。
24.根據(jù)權(quán)利要求22所述的方法，其中該執(zhí)行步驟包括了在數(shù)字域?qū)υ摃r(shí)鐘來(lái)源信號(hào)濾波。
25.一種串行數(shù)據(jù)收發(fā)器裝置，包括用于反序列化一輸入串行數(shù)據(jù)流的裝置；用于根據(jù)一發(fā)射串行化時(shí)鐘信號(hào)而將并行數(shù)據(jù)轉(zhuǎn)化至一輸出串行數(shù)據(jù)流的裝置；以及用于通過(guò)對(duì)一時(shí)鐘來(lái)源信號(hào)施加一時(shí)鐘與數(shù)據(jù)回復(fù)操作而產(chǎn)生該發(fā)射串行化時(shí)鐘信號(hào)的裝置。
26.一種串行數(shù)據(jù)收發(fā)器裝置，包括一接收數(shù)據(jù)輸入，其用于接收一輸入串行數(shù)據(jù)流；一時(shí)鐘與數(shù)據(jù)回復(fù)(CDR)電路，其耦合至該接收數(shù)據(jù)輸入以回復(fù)來(lái)自該輸入串行數(shù)據(jù)流的一接收時(shí)鐘輸入信號(hào)；一數(shù)據(jù)串行器，用于將并行數(shù)據(jù)轉(zhuǎn)化至一輸出串行時(shí)鐘信號(hào)，該數(shù)據(jù)串行器具有一時(shí)鐘輸入以接收一發(fā)射串行化時(shí)鐘信號(hào)，該數(shù)據(jù)串行器是用以根據(jù)該發(fā)射串行化時(shí)鐘信號(hào)而產(chǎn)生該輸出串行數(shù)據(jù)流；一時(shí)鐘合成器裝置，其耦合至該時(shí)鐘輸入以提供該發(fā)射串行化時(shí)鐘信號(hào)；該CDR電路與該時(shí)鐘合成器裝置具有個(gè)別的PLL時(shí)鐘輸入，各PLL時(shí)鐘輸入用于接收第一與第二PLL時(shí)鐘；以及一PLL，其具有一輸出以便提供該第一與第二PLL時(shí)鐘，該CDR電路與具有該P(yáng)LL時(shí)鐘輸入該時(shí)鐘合成器裝置，耦合至該P(yáng)LL輸出以接收該第一與第二PLL時(shí)鐘。
27.一種串行數(shù)據(jù)收發(fā)器裝置，包括用于根據(jù)第一與第二PLL時(shí)鐘而回復(fù)來(lái)自一輸入串行數(shù)據(jù)流的一接收時(shí)鐘輸入信號(hào)的裝置；用于根據(jù)該第一與第二PLL時(shí)鐘而產(chǎn)生一發(fā)射串行化時(shí)鐘信號(hào)的裝置；以及用于根據(jù)該發(fā)射串行化時(shí)鐘信號(hào)而將并行數(shù)據(jù)轉(zhuǎn)化至一輸出串行數(shù)據(jù)流的裝置。
28.一種用于發(fā)射與接收串行數(shù)據(jù)的方法，包括根據(jù)第一與第二PLL時(shí)鐘而回復(fù)來(lái)自一輸入串行數(shù)據(jù)流的一接收時(shí)鐘信號(hào)；根據(jù)該第一與第二PLL時(shí)鐘而產(chǎn)生一發(fā)射串行化時(shí)鐘信號(hào)；以及根據(jù)該發(fā)射串行化時(shí)鐘信號(hào)而將并行數(shù)據(jù)轉(zhuǎn)化至一輸出串行數(shù)據(jù)流。
全文摘要
本發(fā)明涉及以時(shí)鐘與數(shù)據(jù)回復(fù)為基礎(chǔ)的時(shí)鐘合成。本發(fā)明通過(guò)對(duì)具有已知轉(zhuǎn)換密度的一潛在噪音時(shí)鐘來(lái)源信號(hào)執(zhí)行一時(shí)鐘與數(shù)據(jù)回復(fù)(CDR)操作而合成一時(shí)鐘信號(hào)；該CDR操作響應(yīng)該時(shí)鐘來(lái)源信號(hào)而產(chǎn)生一所希望的時(shí)鐘信號(hào)。為了減少在一串行數(shù)據(jù)無(wú)線收發(fā)器中的準(zhǔn)同步接收與發(fā)射時(shí)鐘間的串音，使用一單一共同的PLL以回復(fù)來(lái)自接收數(shù)據(jù)的接收時(shí)鐘并自一潛在噪音發(fā)射時(shí)鐘來(lái)源信號(hào)合成發(fā)射時(shí)鐘。
文檔編號(hào)H04L27/233GK1722655SQ20051005290
公開日2006年1月18日 申請(qǐng)日期2005年2月25日 優(yōu)先權(quán)日2004年2月25日
發(fā)明者W·埃文斯, H·帕托維 申請(qǐng)人:因芬尼昂技術(shù)股份公司, 拉姆巴斯公司