專利名稱：以太網(wǎng)數(shù)據(jù)包與多個dsp串口數(shù)據(jù)轉(zhuǎn)發(fā)的方法和系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種基于現(xiàn)場可編程門陣列FPGA(Field Programmable Gate Array)實現(xiàn)以太網(wǎng)媒體面控制器MAC(Media Access Controller)地址數(shù)據(jù)包與數(shù)字信號處理器DSP(DigitalSignal Processor)串口的數(shù)據(jù)轉(zhuǎn)發(fā)的方法和系統(tǒng)。
背景技術(shù)：
MAC定義了以太網(wǎng)的媒體面控制器的標(biāo)準(zhǔn)，可以處理線速100Mbps(bit per second)的數(shù)據(jù)流量。
媒體面標(biāo)準(zhǔn)接口MII(Media Independent Interface)定義了以太網(wǎng)的媒體面控制器MAC和物理層PHY(Physical Layer)連接總線的標(biāo)準(zhǔn)。MII接口使用4bit數(shù)據(jù)寬度，字節(jié)級控制方式，最高操作頻率為25MHz，支持單個物理層器件連接，達到線速100Mbps。
MII接口總線的時鐘是由PHY從線路時鐘上恢復(fù)出來的，PHY產(chǎn)生接收和發(fā)送端口的25MHz的時鐘。
MII接口總線操作時，由數(shù)據(jù)的發(fā)送者控制操作的過程。當(dāng)PHY向MAC發(fā)送數(shù)據(jù)時，PHY會有效接收使能信號，同時同步于接收時鐘產(chǎn)生數(shù)據(jù)。當(dāng)MAC向PHY發(fā)送數(shù)據(jù)時，MAC會有效發(fā)送使能信號，同時同步于發(fā)送時鐘產(chǎn)生數(shù)據(jù)。
DSP是通用數(shù)字信號處理器的簡稱。數(shù)字信號處理是一種將現(xiàn)實世界中的連續(xù)信號轉(zhuǎn)換為計算機能夠處理的信息的過程，DSP完成數(shù)字信號處理的核心運算功能。
帶有緩沖能力的多通道串口McBSP(Multichannel Buffered Serial Ports)是DSP處理器的外圍串行接口，為DSP提供處理數(shù)據(jù)的輸入、輸出串行通道。
時分復(fù)用串行通道TDM(Time Divided Multichannel)是DSP串行接口的工作模式。
FPGA繼承了專用集成電路ASIC(Application Specific Integrated Circuit)的大規(guī)模、高集成度、高可靠性的優(yōu)點，又克服了普通ASIC設(shè)計周期長、投資大、靈活性差的缺點，逐步成為復(fù)雜數(shù)字硬件電路設(shè)計的理想首選。FPGA內(nèi)部靈活的邏輯資源可完成總線轉(zhuǎn)換的邏輯功能，豐富的塊存儲器資源適用于在總線轉(zhuǎn)換中進行數(shù)據(jù)緩存。
單個DSP的McBSP接口的數(shù)據(jù)流量低于MII接口的流量。當(dāng)設(shè)計多個DSP的低速McBSP復(fù)接到一個ETHERNET的MAC控制器時，需要考慮發(fā)送數(shù)據(jù)的緩沖問題。在發(fā)送方向多路McBSP的數(shù)據(jù)是同時到達FPGA的，而MAC幀數(shù)據(jù)是以順序的過程從FPGA中發(fā)出，必然存在當(dāng)前發(fā)送的McBSP數(shù)據(jù)占據(jù)MII總線，所以其他的McBSP數(shù)據(jù)需要進行緩沖。在接收方向MAC幀數(shù)據(jù)是以順序的過程進入FPGA的，然后同時向McBSP發(fā)送數(shù)據(jù)，必然存在當(dāng)前接收的MII數(shù)據(jù)無法及時的從McBSP發(fā)出，所以需要對MII的數(shù)據(jù)進行緩沖。
通過中央處理器CPU(Central Procession Unit)管理FPGA，可以對FPGA內(nèi)部寄存器進行動態(tài)配置，建立不同的MAC地址數(shù)據(jù)包選路功能。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種基于FPGA實現(xiàn)以太網(wǎng)MAC地址數(shù)據(jù)包與多個DSP串口的數(shù)據(jù)轉(zhuǎn)發(fā)的方法和系統(tǒng)。以克服當(dāng)前的MAC層芯片和DSP串行口總線接口不匹配，不能直接相連以及普通橋接芯片不能靈活實現(xiàn)的問題。
實現(xiàn)本發(fā)明所要解決的技術(shù)問題而采取的技術(shù)方案概括如下提供一種基于FPGA實現(xiàn)以太網(wǎng)MAC地址數(shù)據(jù)包與多個DSP串口的數(shù)據(jù)轉(zhuǎn)發(fā)的方法，其數(shù)據(jù)流處理可概括為兩個方向從媒體面標(biāo)準(zhǔn)接口MII接收媒體面控制器MAC包數(shù)據(jù)，根據(jù)MAC包的地址進行數(shù)據(jù)包的路由，存儲，校驗，并串轉(zhuǎn)換，選擇相應(yīng)通用數(shù)字信號處理器DSP的帶有緩沖能力的多通道串口McBSP進行串行數(shù)據(jù)的轉(zhuǎn)發(fā)；從多個DSP的McBSP端口接收到串行數(shù)據(jù)后，校驗，串并轉(zhuǎn)換，在DSP內(nèi)部進行MAC包封裝后，從MII端口以MAC包結(jié)構(gòu)轉(zhuǎn)發(fā)。
上述方法中，主要可分為以下兩個方向的處理1、MAC數(shù)據(jù)包從MII接口(總線工作頻率25MHz、4bit數(shù)據(jù)寬度、單PHY模式)接收，經(jīng)過FPGA的處理、路由和并串轉(zhuǎn)換，轉(zhuǎn)換為多路McBSP(總線工作頻率25MHz、串行數(shù)據(jù)、1幀256個數(shù)據(jù)位)的串行數(shù)據(jù)輸出。具體為(1)MAC幀接收模塊檢測到數(shù)據(jù)輸入后，判斷MAC幀前導(dǎo)碼是否正確，進行4bit數(shù)據(jù)的移位合并為8bit的字節(jié)數(shù)據(jù)；(2)MAC幀接收模塊根據(jù)目標(biāo)MAC地址，選擇和MAC地址對應(yīng)的FIFO進行數(shù)據(jù)存儲；(3)MAC幀接收模塊進行MAC幀的CRC校驗判斷，校驗正確后置位相應(yīng)MAC接收標(biāo)志，然后產(chǎn)生中斷通知內(nèi)核控制模塊相應(yīng)的數(shù)據(jù)包在FIFO中有效；(4)如果MAC幀接收模塊進行MAC幀的CRC校驗失敗，丟棄這個MAC幀，相應(yīng)的FIFO指針位置還原；(5)內(nèi)核控制模塊接收到MAC幀接收模塊的中斷后，查詢相應(yīng)的MAC接收標(biāo)志，使能對應(yīng)的TDM幀接收模塊的TDM接收標(biāo)志；(6)TDM幀接收模塊檢查TDM接收標(biāo)志有效后，對相應(yīng)的FIFO緩沖區(qū)中的數(shù)據(jù)進行并串轉(zhuǎn)換，封裝串行數(shù)據(jù)的頭部標(biāo)志、尾部異或校驗標(biāo)志，向DSP的McBSP端口發(fā)送數(shù)據(jù)。
2、多路McBSP(總線工作頻率25MHz、串行數(shù)據(jù)、1幀256個數(shù)據(jù)位)從串行口接收，經(jīng)過FPGA的串并轉(zhuǎn)換、存儲、封裝MAC幀結(jié)構(gòu)，轉(zhuǎn)換為MAC數(shù)據(jù)包從MII接口(總線工作頻率25MHz、4bit數(shù)據(jù)寬度、單PHY模式)發(fā)送。具體為(1)TDM幀發(fā)送模塊從McBSP端口接收串行數(shù)據(jù)后，判斷前導(dǎo)碼是否正確，進行串行數(shù)據(jù)移位合并為8bit的字節(jié)數(shù)據(jù)；(2)TDM幀發(fā)送模塊把8bit的字節(jié)數(shù)據(jù)依次寫入對應(yīng)的FIFO中；(3)TDM幀發(fā)送模塊進行數(shù)據(jù)的異或校驗，校驗正確后置位相應(yīng)TDM發(fā)送標(biāo)志，然后產(chǎn)生中斷通知內(nèi)核控制模塊相應(yīng)的數(shù)據(jù)包在FIFO中有效；(4)如果TDM幀發(fā)送模塊進行串行數(shù)據(jù)的異或校驗失敗，丟棄這個串行幀，相應(yīng)的FIFO指針位置還原；(5)內(nèi)核控制模塊接收到TDM幀發(fā)送模塊的中斷后，查詢相應(yīng)的TDM發(fā)送標(biāo)志，使能對應(yīng)的MAC幀發(fā)送模塊的MAC發(fā)送標(biāo)志；(6)MAC幀發(fā)送模塊輪詢MAC幀發(fā)送模塊，然后根據(jù)MAC發(fā)送標(biāo)志對相應(yīng)的FIFO緩沖區(qū)的數(shù)據(jù)進行8bit移位轉(zhuǎn)換為4bit的MII接口數(shù)據(jù)，同時封裝頭部標(biāo)志，尾部CRC校驗標(biāo)志，向MII接口總線發(fā)送MAC包數(shù)據(jù)。
提供一種基于FPGA實現(xiàn)以太網(wǎng)MAC地址數(shù)據(jù)包與DSP串口的數(shù)據(jù)轉(zhuǎn)發(fā)的系統(tǒng)，它主要包括MAC幀接收模塊、TDM幀接收模塊、內(nèi)核控制模塊、MAC幀發(fā)送模塊、TDM幀發(fā)送模塊、CPU輸入控制模塊、鎖相環(huán)控制模塊和沖突檢測模塊；其中MAC幀接收模塊連接以太網(wǎng)的MII總線接口和內(nèi)部的接收緩沖FIFO陣列，處理MAC包的凈荷提取、FIFO路由；TDM幀接收模塊連接內(nèi)部的接收緩沖FIFO陣列和DSP的McBSP接口，處理凈荷數(shù)據(jù)的并串轉(zhuǎn)換和串行數(shù)據(jù)的標(biāo)志碼插入；MAC幀發(fā)送模塊連接以太網(wǎng)的MII總線接口和內(nèi)部的發(fā)送緩沖FIFO陣列，處理FIFO路由、MAC包的組裝；TDM幀發(fā)送模塊連接DSP的McBSP接口和內(nèi)部的發(fā)送緩沖FIFO陣列，處理凈荷數(shù)據(jù)的串并轉(zhuǎn)換和串行數(shù)據(jù)的標(biāo)志碼剝離；內(nèi)核控制模塊，連接FPGA內(nèi)部的上述各個模塊，處理FPGA內(nèi)部的各個模塊的中斷，控制相關(guān)模塊的工作使能；CPU輸入控制模塊處理外部CPU對FPGA內(nèi)部功能模塊的配置，從而動態(tài)的調(diào)整MAC的地址路由、通道的使能；鎖相環(huán)控制模塊用于FPGA內(nèi)部功能模塊的時鐘同步；沖突檢測模塊用于以太網(wǎng)單工運行方式時沖突檢測和數(shù)據(jù)重發(fā)的控制。
采用本發(fā)明的技術(shù)方案，不僅有效的完成了MII總線的MAC包數(shù)據(jù)和McBSP總線的串行數(shù)據(jù)之間的信號轉(zhuǎn)換，而且可以根據(jù)配置實現(xiàn)一個MII總線向多個McBSP總線的數(shù)據(jù)轉(zhuǎn)換。由于FPGA的靈活性，可以通過CPU動態(tài)配置MAC包轉(zhuǎn)發(fā)的路由和流量控制以及McBSP端口的數(shù)量。


圖1是本發(fā)明的邏輯功能框圖；圖2是MAC包數(shù)據(jù)向串行數(shù)據(jù)轉(zhuǎn)換的處理過程圖；圖3是串行數(shù)據(jù)向MAC包數(shù)據(jù)轉(zhuǎn)換的處理過程圖。
具體實施例方式
下面將結(jié)合附圖，說明本發(fā)明的具體實施方式
。
參照圖1，本發(fā)明的系統(tǒng)主要包括八個功能子模塊MAC幀接收模塊、TDM幀接收模塊、內(nèi)核控制模塊、MAC幀發(fā)送模塊、TDM幀發(fā)送模塊、CPU輸入控制模塊、鎖相環(huán)控制模塊和沖突檢測模塊。
本發(fā)明的方法從數(shù)據(jù)流轉(zhuǎn)換的角度考慮，可分為以下兩個方向的處理MAC包數(shù)據(jù)向串行數(shù)據(jù)轉(zhuǎn)換的處理過程；串行數(shù)據(jù)向MAC包數(shù)據(jù)轉(zhuǎn)換的處理過程。
圖2示出了MAC包數(shù)據(jù)向串行數(shù)據(jù)轉(zhuǎn)換的處理過程從MII接口接收、路由、存儲、校驗、并串轉(zhuǎn)換和串行數(shù)據(jù)發(fā)送的過程。
圖3示出了串行數(shù)據(jù)向MAC包數(shù)據(jù)轉(zhuǎn)換的處理過程從McBSP接口接收、校驗、串并轉(zhuǎn)換、封裝成MAC數(shù)據(jù)包、存儲和MAC包數(shù)據(jù)發(fā)送的過程。
為了實現(xiàn)設(shè)計的數(shù)據(jù)流的處理過程，需要以下各模塊完成相關(guān)的具體操作功能，每個模塊間獨立工作，通過內(nèi)核控制模塊來控制其他模塊是否參與工作。具體操作如下MAC幀接收模塊此模塊連接以太網(wǎng)的MII總線接口和內(nèi)部的接收緩沖FIFO陣列，處理MAC包的凈荷提取、FIFO路由。主要工作過程如下●判斷前導(dǎo)碼是否正確；●根據(jù)不同的MAC地址要進行相應(yīng)的緩沖區(qū)索引；●進入每個MAC地址對應(yīng)的FIFO；●保留長度部分并且獲取凈荷數(shù)據(jù)；●當(dāng)一個完整幀接收結(jié)束后，置位相應(yīng)MAC的接收標(biāo)志；●產(chǎn)生中斷通知內(nèi)核控制部分相應(yīng)的數(shù)據(jù)包接收結(jié)束。
TDM幀接收模塊此模塊連接內(nèi)部的接收緩沖FIFO陣列和DSP的McBSP接口，處理凈荷數(shù)據(jù)的并串轉(zhuǎn)換和串行數(shù)據(jù)的標(biāo)志碼插入。主要工作過程如下●判斷接收緩沖FIFO不為空；●判斷接收使能標(biāo)志有效；
●從接收FIFO中讀取數(shù)據(jù)；●同步于串口的時鐘進行數(shù)據(jù)的并串轉(zhuǎn)換；●McBSP串口進行數(shù)據(jù)的發(fā)送。
內(nèi)核控制模塊此模塊處理FPGA內(nèi)部的各個模塊的中斷，控制相關(guān)模塊的工作使能。主要工作過程如下●響應(yīng)MAC幀接收模塊產(chǎn)生的中斷，使能TDM幀接收模塊對應(yīng)的FIFO通道，從而TDM幀接收模塊得到相應(yīng)的數(shù)據(jù)；●響應(yīng)TDM幀發(fā)送模塊產(chǎn)生的中斷，結(jié)合中斷標(biāo)志選擇性使能對應(yīng)的FIFO通道，從而MAC幀發(fā)送模塊得到相應(yīng)的數(shù)據(jù)。
MAC幀發(fā)送模塊此模塊連接以太網(wǎng)的MII總線接口和內(nèi)部的發(fā)送緩沖FIFO陣列，處理FIFO路由、MAC包的組裝。主要工作過程如下●判斷發(fā)送的FIFO不為空；●判斷MAC幀發(fā)送模塊對應(yīng)的發(fā)送使能標(biāo)志有效；●讀取FIFO中對應(yīng)的數(shù)據(jù)；●組裝MAC幀的頭部標(biāo)志；●向MII總線發(fā)送數(shù)據(jù)。
TDM幀發(fā)送模塊此模塊連接DSP的McBSP接口和內(nèi)部的發(fā)送緩沖FIFO陣列，處理凈荷數(shù)據(jù)的串并轉(zhuǎn)換和串行數(shù)據(jù)的標(biāo)志碼剝離。主要工作過程如下●檢測的串行口串行數(shù)據(jù)的前導(dǎo)碼；●同步于TDM的時鐘進行串并轉(zhuǎn)換；●判斷發(fā)送的FIFO不為滿；●把轉(zhuǎn)換后的數(shù)據(jù)寫入發(fā)送的FIFO中；●剝離判斷異或校驗位；●接收到一個完整的數(shù)據(jù)幀；●產(chǎn)生一個中斷通知內(nèi)核控制模塊。
CPU輸入控制模塊此模塊處理外部控制CPU對FPGA內(nèi)部功能模塊的配置，從而動態(tài)的調(diào)整MAC的地址路由、通道的使能。主要工作過程如下●提供一個異步總線的操作接口；●地址譯碼選擇內(nèi)部的MAC地址寄存器；●動態(tài)的調(diào)整MAC地址寄存器的輸出控制接收FIFO和TDM接收模塊的選通；●動態(tài)的調(diào)整MAC地址寄存器的輸出控制發(fā)送FIFO和TDM發(fā)送模塊的選通。
鎖相環(huán)控制模塊此模塊用于FPGA內(nèi)部功能模塊的時鐘同步。主要工作過程如下●同步系統(tǒng)輸入的50MHz的時鐘，分頻25MHz的時鐘；
●產(chǎn)生MAC幀接收模塊的25MHz的時鐘；●產(chǎn)生MAC幀發(fā)送模塊的25MHz的時鐘；●產(chǎn)生TDM幀接收模塊的25MHz的時鐘；●產(chǎn)生TDM幀發(fā)送模塊的25MHz的時鐘；●產(chǎn)生內(nèi)核控制模塊的50MHz的時鐘；●產(chǎn)生FIFO的50MHz的讀寫時鐘。
沖突檢測模塊此模塊用于以太網(wǎng)單工運行方式時沖突檢測和數(shù)據(jù)重發(fā)的控制。主要工作過程如下●設(shè)置MAC的工作模式；●在單工模式有效前提下，檢測MII總線的沖突信號；●發(fā)生沖突重新復(fù)位發(fā)送的FIFO指針；●重新進行MAC幀發(fā)送模塊的發(fā)送過程。
由于本發(fā)明是基于FPGA實現(xiàn)的，故具有以下靈活特征首先，在MAC層提供了多個MAC地址向單個物理層芯片綁定的功能，簡化了MAC的接口；其次，可以動態(tài)的調(diào)整FPGA內(nèi)部的MAC和McBSP串口的映射關(guān)系，實現(xiàn)靈活的工作配置；最后，提供了多個DSP的McBSP串口的接入，可以根據(jù)實際需要進行裁減增加，多個DSP實現(xiàn)流量的分擔(dān)處理。
綜上所述，本發(fā)明提出了基于FPGA實現(xiàn)以太網(wǎng)MAC地址數(shù)據(jù)包與多個DSP串口的數(shù)據(jù)轉(zhuǎn)發(fā)的方法和系統(tǒng)。以克服當(dāng)前的MAC層芯片和DSP串行口總線接口不匹配，不能直接相連以及普通橋接芯片不能靈活實現(xiàn)的問題。本發(fā)明可實施的一個典型應(yīng)用場合寬帶碼分多址系統(tǒng)WCDMA(Wideband Code Division Multiple Access)中，核心網(wǎng)進行自適應(yīng)編解碼AMR(Adaptive Multi-Rate)的業(yè)務(wù)流算法處理。在實際應(yīng)用中，通過本設(shè)計實現(xiàn)多個DSP并行、負(fù)荷分擔(dān)方式進行業(yè)務(wù)數(shù)據(jù)的分流處理。
盡管參照實施例對所公開的涉及一種基于FPGA實現(xiàn)以太網(wǎng)MAC地址數(shù)據(jù)包與多個DSP串口的數(shù)據(jù)轉(zhuǎn)發(fā)的方法和系統(tǒng)進行了特別描述，本領(lǐng)域技術(shù)人員將能理解，在不偏離本發(fā)明的范圍和精神的情況下，可以對它進行形式和細(xì)節(jié)的種種顯而易見的修改。因此，以上描述的實施例是說明性的而不是限制性的，在不脫離本發(fā)明的精神和范圍的情況下，所有的變化和修改都在本發(fā)明的范圍之內(nèi)。
權(quán)利要求
1.一種以太網(wǎng)數(shù)據(jù)包與多個DSP串口數(shù)據(jù)轉(zhuǎn)發(fā)的方法，其特征在于，按數(shù)據(jù)流處理概括為以下兩個方向從媒體面標(biāo)準(zhǔn)接口MII接收媒體面控制器MAC包數(shù)據(jù)，根據(jù)MAC包的地址進行數(shù)據(jù)包的路由，存儲，校驗，并串轉(zhuǎn)換，選擇相應(yīng)通用數(shù)字信號處理器DSP的帶有緩沖能力的多通道串口McBSP進行串行數(shù)據(jù)的轉(zhuǎn)發(fā)；從多個DSP的McBSP端口接收到串行數(shù)據(jù)后，校驗，串并轉(zhuǎn)換，在DSP內(nèi)部進行MAC包封裝后，從MII端口以MAC包結(jié)構(gòu)轉(zhuǎn)發(fā)。
2.根據(jù)權(quán)利要求1所述的以太網(wǎng)數(shù)據(jù)包與多個DSP串口數(shù)據(jù)轉(zhuǎn)發(fā)的方法，其特征在于，所述方法中，MAC數(shù)據(jù)包從MII接口接收，經(jīng)過FPGA的處理、路由和并串轉(zhuǎn)換，轉(zhuǎn)換為多路McBSP的串行數(shù)據(jù)輸出；具體為(1)MAC幀接收模塊檢測到數(shù)據(jù)輸入后，判斷MAC幀前導(dǎo)碼是否正確，進行4bit數(shù)據(jù)的移位合并為8bit的字節(jié)數(shù)據(jù)；(2)MAC幀接收模塊根據(jù)目標(biāo)MAC地址，選擇和MAC地址對應(yīng)的FIFO進行數(shù)據(jù)存儲；(3)MAC幀接收模塊進行MAC幀的CRC校驗判斷，校驗正確后置位相應(yīng)MAC接收標(biāo)志，然后產(chǎn)生中斷通知內(nèi)核控制模塊相應(yīng)的數(shù)據(jù)包在FIFO中有效；(4)如果MAC幀接收模塊進行MAC幀的CRC校驗失敗，丟棄這個MAC幀，相應(yīng)的FIFO指針位置還原；(5)內(nèi)核控制模塊接收到MAC幀接收模塊的中斷后，查詢相應(yīng)的MAC接收標(biāo)志，使能對應(yīng)的TDM幀接收模塊的TDM接收標(biāo)志；(6)TDM幀接收模塊檢查TDM接收標(biāo)志有效后，對相應(yīng)的FIFO緩沖區(qū)中的數(shù)據(jù)進行并串轉(zhuǎn)換，封裝串行數(shù)據(jù)的頭部標(biāo)志、尾部異或校驗標(biāo)志，向DSP的McBSP端口發(fā)送數(shù)據(jù)；多路McBSP從串行口接收，經(jīng)過FPGA的串并轉(zhuǎn)換、存儲、封裝MAC幀結(jié)構(gòu)，轉(zhuǎn)換為MAC數(shù)據(jù)包從MII接口發(fā)送；具體為(1)TDM幀發(fā)送模塊從McBSP端口接收串行數(shù)據(jù)后，判斷前導(dǎo)碼是否正確，進行串行數(shù)據(jù)移位合并為8bit的字節(jié)數(shù)據(jù)；(2)TDM幀發(fā)送模塊把8bit的字節(jié)數(shù)據(jù)依次寫入對應(yīng)的FIFO中；(3)TDM幀發(fā)送模塊進行數(shù)據(jù)的異或校驗，校驗正確后置位相應(yīng)TDM發(fā)送標(biāo)志，然后產(chǎn)生中斷通知內(nèi)核控制模塊相應(yīng)的數(shù)據(jù)包在FIFO中有效；(4)如果TDM幀發(fā)送模塊進行串行數(shù)據(jù)的異或校驗失敗，丟棄這個串行幀，相應(yīng)的FIFO指針位置還原；(5)內(nèi)核控制模塊接收到TDM幀發(fā)送模塊的中斷后，查詢相應(yīng)的TDM發(fā)送標(biāo)志，使能對應(yīng)的MAC幀發(fā)送模塊的MAC發(fā)送標(biāo)志；(6)MAC幀發(fā)送模塊輪詢MAC幀發(fā)送模塊，然后根據(jù)MAC發(fā)送標(biāo)志對相應(yīng)的FIFO緩沖區(qū)的數(shù)據(jù)進行8bit移位轉(zhuǎn)換為4bit的MII接口數(shù)據(jù)，同時封裝頭部標(biāo)志，尾部CRC校驗標(biāo)志，向MII接口總線發(fā)送MAC包數(shù)據(jù)。
3.一種以太網(wǎng)數(shù)據(jù)包與多個DSP串口數(shù)據(jù)轉(zhuǎn)發(fā)的系統(tǒng)，其特征在于它主要包括MAC幀接收模塊、TDM幀接收模塊、內(nèi)核控制模塊、MAC幀發(fā)送模塊、TDM幀發(fā)送模塊、CPU輸入控制模塊、鎖相環(huán)控制模塊和沖突檢測模塊；其中MAC幀接收模塊連接以太網(wǎng)的MII總線接口和內(nèi)部的接收緩沖FIFO陣列；TDM幀接收模塊連接內(nèi)部的接收緩沖FIFO陣列和DSP的McBSP接口；MAC幀發(fā)送模塊連接以太網(wǎng)的MII總線接口和內(nèi)部的發(fā)送緩沖FIFO陣列；TDM幀發(fā)送模塊連接DSP的McBSP接口和內(nèi)部的發(fā)送緩沖FIFO陣列；內(nèi)核控制模塊，連接FPGA內(nèi)部的上述各個模塊；CPU輸入控制模塊處理外部CPU對FPGA內(nèi)部功能模塊的配置；鎖相環(huán)控制模塊用于FPGA內(nèi)部功能模塊的時鐘同步；沖突檢測模塊用于以太網(wǎng)單工運行方式時沖突檢測和數(shù)據(jù)重發(fā)的控制。
全文摘要
本發(fā)明涉及以太網(wǎng)數(shù)據(jù)包與多個DSP串口數(shù)據(jù)轉(zhuǎn)發(fā)的方法和系統(tǒng)。其方法概括為兩個方向從MII端口接收MAC包數(shù)據(jù)，根據(jù)其地址進行數(shù)據(jù)包的路由，存儲，校驗，并串轉(zhuǎn)換，選擇相應(yīng)DSP的McBSP端口進行串行數(shù)據(jù)的轉(zhuǎn)發(fā)；從多個DSP的McBSP端口接收到串行數(shù)據(jù)后，校驗，串并轉(zhuǎn)換，在DSP內(nèi)部進行MAC包封裝后，從MII端口以MAC包結(jié)構(gòu)轉(zhuǎn)發(fā)。其系統(tǒng)包括MAC幀接收模塊、TDM幀接收模塊、內(nèi)核控制模塊、MAC幀發(fā)送模塊、TDM幀發(fā)送模塊、CPU輸入控制模塊、鎖相環(huán)控制模塊和沖突檢測模塊。本發(fā)明完成了MII總線的MAC包數(shù)據(jù)和McBSP總線的串行數(shù)據(jù)之間的信號轉(zhuǎn)換，且實現(xiàn)一個MII總線向多個McBSP總線的數(shù)據(jù)轉(zhuǎn)換。
文檔編號H04L12/56GK1863136SQ20051006921
公開日2006年11月15日 申請日期2005年5月12日 優(yōu)先權(quán)日2005年5月12日
發(fā)明者王晉濤, 王洪斌 申請人:中興通訊股份有限公司