專利名稱：在線對上傳輸和接收數(shù)據(jù)信號的方法及其發(fā)送和接收電路的制作方法
技術(shù)領域：
本發(fā)明涉及一種用于在線對上傳輸數(shù)據(jù)信號的方法，以及一種用于接收數(shù)據(jù)信號的方法。此外，本發(fā)明還涉及一種用于通過線對發(fā)送數(shù)據(jù)信號的發(fā)送電路以及一種用于接收數(shù)據(jù)信號的接收電路。
背景技術(shù)：
由于數(shù)據(jù)傳輸速率對于CPU的數(shù)據(jù)需求來說是不夠的，所以例如在如今的DRAM存儲電路中向存儲電路傳輸數(shù)據(jù)或從存儲電路傳輸數(shù)據(jù)是計算機系統(tǒng)中的數(shù)據(jù)的最大瓶頸。為了解決存儲器組件之間受限制的數(shù)據(jù)傳輸速率的問題和例如控制該存儲器組件的存儲器控制器的問題，首先應用同步DRAM存儲電路，其中數(shù)據(jù)與時鐘信號同步傳輸。由此，能夠?qū)?shù)據(jù)速率從以前的50MHz提高到大約133MHz。其次，引入了雙倍數(shù)據(jù)速率接口(DDR)，其使傳輸速率處在400MHz的范圍中。當前，DDR2工藝(大約533MHz)正處于市場引入階段?？墒牵诖似陂g，處理器的處理速度已經(jīng)大大提高，以致處理器的數(shù)據(jù)需求和數(shù)據(jù)速率之間的缺口不是擴大了而是縮小了，以該數(shù)據(jù)速率能夠往返于存儲器組件傳輸數(shù)據(jù)。
為了增大數(shù)據(jù)速率，必須提高傳輸頻率，由此相對外部干擾，信號傳輸變得更加靈敏，并且因此更加不可靠。此外，由此，數(shù)據(jù)的同步傳輸也變得困難。尤其是，由于總線線路上的不同的信號傳輸時間，隨著傳輸頻率的增加，存儲器組件與之相連的數(shù)據(jù)總線上的數(shù)據(jù)與一個或者多個時鐘信號的同步變得難以解決。
在傳輸頻率較高的情況下，數(shù)據(jù)信號也變得更加易受干擾，并且尤其是通過信號串擾相互影響。

發(fā)明內(nèi)容
因而，本發(fā)明的任務是，提供一種用于傳輸和接收數(shù)據(jù)信號的方法，利用所述方法能夠以非常高的傳輸速率可靠地提供和接收數(shù)據(jù)信號，并且其中數(shù)據(jù)信號的接收不太易受干擾。
此外，本發(fā)明的任務是，提供用于以高傳輸速率發(fā)送或接收數(shù)據(jù)信號的發(fā)送電路和接收電路，其中不出現(xiàn)同步問題。
此外，本發(fā)明的任務是，提供集成的存儲電路，所述集成的存儲電路可以高數(shù)據(jù)速率來接收具有多位并行性的數(shù)據(jù)，并且能夠提供具有多位并行性的數(shù)據(jù)，以存儲在存儲電路中。
該任務通過按照權(quán)利要求1所述的用于傳輸數(shù)據(jù)信號的方法、按照權(quán)利要求4所述的用于接收數(shù)據(jù)信號的方法、按照權(quán)利要求7所述的發(fā)送電路、按照權(quán)利要求11所述的接收電路以及按照權(quán)利要求19和20所述的集成的存儲電路來解決。
本發(fā)明的其他有利的改進方案在從屬權(quán)利要求中給出。
按照本發(fā)明的第一方面，規(guī)定了一種用于在具有第一傳輸線和第二傳輸線的線對上傳輸數(shù)據(jù)的方法。在所述第一傳輸線上施加數(shù)據(jù)信號，該數(shù)據(jù)信號通過第一和第二信號電平的序列來代表要傳輸?shù)臄?shù)據(jù)。在所述第二傳輸線上施加參考信號，只有當所述第一和第二信號電平之間的電平變化不發(fā)生在所述第一傳輸線上的數(shù)據(jù)信號的兩個連續(xù)的信號電平之間時，所述參考信號才在第一和第二參考電平之間變化。
用于傳輸數(shù)據(jù)信號的方法具有以下優(yōu)點，即差分信號傳輸?shù)母蓴_靈敏性可能具有同時提供被分配給要傳輸?shù)臄?shù)據(jù)信號的時鐘信息的可能性，以便能夠例如在鎖存器中接收通過所述線對傳輸?shù)臄?shù)據(jù)。通常在線對上進行差分信號傳輸，基本上相互平行地并且以微小的間距敷設所述線對的傳輸線，以致從外部輸入耦合的干擾同樣也對線對的兩條傳輸線上的電壓電平產(chǎn)生影響。由于要傳輸?shù)臄?shù)據(jù)通常通過傳輸線之間的電勢差來確定，所以該電勢差不受干擾信號影響。同時，傳輸線被用于，與數(shù)據(jù)同時傳輸時鐘信息，關于所述時鐘信息同步化所述數(shù)據(jù)信號。這通過在所述第一傳輸線上依次施加代表要傳輸?shù)臄?shù)據(jù)的數(shù)據(jù)信號的信號電平來執(zhí)行。為了當在數(shù)據(jù)信號的兩個連續(xù)的數(shù)據(jù)位中不出現(xiàn)電平變化時，也能識別出兩個連續(xù)的數(shù)據(jù)位，在這種情況下，在所述第二傳輸線上施加參考信號，該參考信號在第一和第二參考電平之間具有過渡。由此實現(xiàn)，時鐘信息由數(shù)據(jù)信號或者參考信號來引起。只有當數(shù)據(jù)信號的兩個連續(xù)的信號電平相同時，參考信號才具有電平變化，通過該方式來同時避免設置比所必需的更多的參考信號的參考電平的電平過渡。這是可能的，因為當數(shù)據(jù)信號的信號電平發(fā)生電平變化時，數(shù)據(jù)信號已經(jīng)包含了用于接收所傳輸?shù)臄?shù)據(jù)的時鐘信息。
優(yōu)選地，所述數(shù)據(jù)信號的第一和第二信號電平的電勢不同于所述參考信號的第一和第二參考電平的電勢，以致能夠通過數(shù)據(jù)信號的各個信號電平和參考信號的各個參考電平之間的電勢差的求值來實現(xiàn)分配給所傳輸?shù)臄?shù)據(jù)位。
優(yōu)選地，所述數(shù)據(jù)信號的第一信號電平的電勢小于所述參考信號的第一和第二參考電平的電勢，和/或所述數(shù)據(jù)信號的第二信號電平的電勢大于所述參考信號的第一和第二參考電平的電勢。由此，可以借助于線對上的數(shù)據(jù)信號和參考信號之間的電勢差的符號來解釋所傳輸?shù)臄?shù)據(jù)。
根據(jù)本發(fā)明的另一方面，規(guī)定了一種用于通過具有第一傳輸線和第二傳輸線的線對來接收數(shù)據(jù)的方法。在所述第一傳輸線上接收數(shù)據(jù)信號，該數(shù)據(jù)信號通過第一和第二信號電平的序列來代表要傳輸?shù)臄?shù)據(jù)。在所述第二傳輸線上接收具有第一和第二參考電平的參考信號，其中根據(jù)施加的數(shù)據(jù)信號的信號電平和施加的參考電平之間的差來確定通過所述數(shù)據(jù)信號傳輸?shù)臄?shù)據(jù)。根據(jù)在數(shù)據(jù)信號的信號電平之間出現(xiàn)的電平變化和在參考信號的參考電平之間出現(xiàn)的電平變化，所述數(shù)據(jù)被提供為有效數(shù)據(jù)。
用于接收所述數(shù)據(jù)信號的方法具有以下優(yōu)點，即通過具有兩條傳輸線的差分的線對不僅能夠接收相對外部干擾影響更穩(wěn)定(robust)的數(shù)據(jù)信號，而且同時能夠傳輸時鐘信息，利用該時鐘信息可以接收所述數(shù)據(jù)。由此，不必使所傳輸?shù)臄?shù)據(jù)與同樣要提供的時鐘信號同步，并且避免了從數(shù)據(jù)信號和一個或者多個時鐘信號的不同的信號傳輸時間中得出的缺點。在關于參考信號在第一傳輸線上傳輸數(shù)據(jù)信號的期間，基于第一傳輸線上的電平過渡或者基于第二傳輸線上的參考信號的電平過渡產(chǎn)生時鐘信號的時鐘邊緣。
優(yōu)選地，利用電平變化來提供直接在所述電平變化之前接收到的那個數(shù)據(jù)?？商鎿Q地，利用電平變化可以將直接在電平變化之后接收到的數(shù)據(jù)提供為有效的數(shù)據(jù)。
根據(jù)本發(fā)明的另一方面，設置了用于在具有第一傳輸線和第二傳輸線的線對上發(fā)送數(shù)據(jù)信號的發(fā)送電路。該發(fā)送電路具有第一驅(qū)動電路，該第一驅(qū)動電路在第一傳輸線上施加數(shù)據(jù)信號，其中所述數(shù)據(jù)信號通過第一和第二信號電平的序列來代表要傳輸?shù)臄?shù)據(jù)。所述發(fā)送電路具有第二驅(qū)動電路，該第二驅(qū)動電路在所述第二傳輸線上施加具有第一和第二參考電平的參考信號。設置了控制單元，該控制單元如此控制所述第二驅(qū)動電路，以致只有當在所述第一傳輸線上施加數(shù)據(jù)信號的情況下第一和第二信號電平之間的電平變化不發(fā)生在兩個連續(xù)的數(shù)據(jù)之間時，參考信號才在第一和第二參考電平之間變化。
根據(jù)本發(fā)明的發(fā)送電路具有以下優(yōu)點，即該發(fā)送電路能夠以差分方式在所述線對上傳輸數(shù)據(jù)信號，并且同時在所述線對上傳輸時鐘信息，數(shù)據(jù)信號與所述時鐘信息同步，并且該時鐘信息能夠用于接收所述數(shù)據(jù)信號。
優(yōu)選地，如此設置所述第一驅(qū)動電路，以致在所述第一傳輸線上以數(shù)據(jù)信號的第一和第二信號電平的電勢來施加數(shù)據(jù)信號。如此設置第二驅(qū)動電路，以致在所述第二傳輸線上以參考信號的第一和第二參考電平的電勢來施加參考信號。所述參考信號的第一和第二參考電平的電勢不同于所述第一和所述第二信號電平的電勢。
如此構(gòu)成控制單元，以致該控制單元接收代表要傳輸?shù)臄?shù)據(jù)的數(shù)據(jù)輸出信號和時鐘信息，并且根據(jù)所述數(shù)據(jù)輸出信號來控制第一驅(qū)動電路，其中所述控制單元控制第二驅(qū)動電路，以便只有當數(shù)據(jù)信號的信號電平具有與以前的信號電平相同的信號電平時，才引起參考信號的電平變化。
根據(jù)本發(fā)明的另一方面，設置了用于通過具有第一傳輸線和第二傳輸線的線對來接收數(shù)據(jù)信號的接收電路。該接收電路具有可與第一傳輸線相連的第一輸入電路，以便接收數(shù)據(jù)信號，所述數(shù)據(jù)信號通過第一和第二信號電平的序列來代表要傳輸?shù)臄?shù)據(jù)。所述接收電路此外還具有可與第二傳輸線相連的第二輸入電路，以便接收參考信號。所述接收電路此外還包括求值電路，該求值電路根據(jù)施加的數(shù)據(jù)信號的信號電平和施加的參考電平之間的差來確定數(shù)據(jù)信號的數(shù)據(jù)，并且根據(jù)數(shù)據(jù)信號的信號電平之間或者參考信號的參考電平之間出現(xiàn)的電平變化將該數(shù)據(jù)提供為有效數(shù)據(jù)。
根據(jù)本發(fā)明的接收電路具有接收數(shù)據(jù)信號的優(yōu)點，所述數(shù)據(jù)信號在線對上差分地來傳輸，其中在線對上隨著所述數(shù)據(jù)信號傳輸時鐘信息。
所述接收電路可以設置有第一邊緣檢測器單元和第二邊緣檢測器單元，以便根據(jù)參考信號或數(shù)據(jù)信號的電平過渡分別產(chǎn)生時鐘脈沖。
根據(jù)實施方案，可以設置，所述求值電路具有輸出鎖存器，以便根據(jù)所述時鐘信號將數(shù)據(jù)信號接收在所述輸出鎖存器中。
此外，還可以設置讀取電路，以便響應于時鐘信號的邊緣將直接在該邊緣之前所確定的那個數(shù)據(jù)接收在所述輸出鎖存器中。為此，所述求值電路能夠包括與所述第一輸入電路相連的延遲元件，以便相對時鐘信號的邊緣延遲所述數(shù)據(jù)信號。
根據(jù)另一實施方案，可以如此設置所述求值電路，以致響應于時鐘信號的邊緣將直接在所述時鐘信號的邊緣之后所確定的數(shù)據(jù)接收在所述輸出鎖存器中。對此，所述求值電路可以包括與時鐘產(chǎn)生單元相連的延遲元件，以便相對所述數(shù)據(jù)信號延遲時鐘信號。
根據(jù)本發(fā)明的另一方面，設置了具有多個接收電路的集成的存儲電路。多個接收電路的求值電路分別具有輸出鎖存器，其中能夠暫存要接收的數(shù)據(jù)。此外，還設置了接收控制單元，以便當每個輸出鎖存器已經(jīng)接收到數(shù)據(jù)時，產(chǎn)生有效信號。
以這種方式，可能在集成的存儲電路中異步地接收數(shù)據(jù)，并且當數(shù)據(jù)已經(jīng)被完全接收時，提供所述存儲電路，這通過所述有效信號來指出。尤其是，針對每個求值電路，所述接收控制單元可以具有另一鎖存器，以便存儲數(shù)據(jù)信號的信號電平之間的或者參考信號的參考電平之間的電平變化的出現(xiàn)，其中在這種情況下，由于所述接收控制單元輸出有效信號，則每個鎖存器存儲一個所出現(xiàn)的電平變化。這是產(chǎn)生有效信號的特別簡單的方式。
根據(jù)實施方案，可以設置，當已經(jīng)讀出所述數(shù)據(jù)時，所述接收控制單元復位所述另一鎖存器，以便能夠接收隨后的數(shù)據(jù)。
可以設置，在每個求值電路中設置多個輸出鎖存器，以便暫存多個連續(xù)的數(shù)據(jù)，其中所述求值電路已經(jīng)將緩沖器設置為先進先出存儲器。


下面，借助于附圖更詳細地描述本發(fā)明的優(yōu)選實施方案。其中
圖1示出按照本發(fā)明的實施方案的接收電路的框圖；圖2示出按照本發(fā)明的實施方案的發(fā)送電路的框圖；圖3示出信號時間圖，其具有根據(jù)本發(fā)明的實施方案的用于傳輸數(shù)據(jù)信號的方法所述的信號電平；以及圖4示出具有多個接收電路的存儲電路的詳圖。
具體實施例方式
本發(fā)明通常涉及在差分線對上隨著所分配的時鐘信息傳輸數(shù)據(jù)信號。在此，可以通過兩條傳輸線上的信號電平之間形成差值來消除同樣對線對的傳輸線產(chǎn)生影響的信號干擾。同時通過兩條傳輸線來傳輸時鐘信息，其方式是為此應用兩條傳輸線之一的信號邊緣來產(chǎn)生用于接收數(shù)據(jù)信號的時鐘邊緣。
為了接收以這種方式通過線對傳輸?shù)男盘?，例如可以應用在圖1中所示的接收電路1。該接收電路具有用于連接到第一傳輸線3上的第一信號輸入2和用于連接到第二傳輸線5上的第二信號輸入4。該第一和第二傳輸線3、5例如作為線對的導線，并且優(yōu)選地并行和/或彼此緊緊相鄰地來敷設，以致兩條傳輸線3、5上的信號電平波動時同樣也可注意到所出現(xiàn)的干擾。針對這種線對的例子是雙絞傳輸線，其中傳輸線相互扭絞。
第一傳輸線3通過第一信號輸入2與第一輸入電路6的第一連接相連，以便接收數(shù)據(jù)信號DS。第二傳輸線5通過第二信號輸入與第一輸入電路6的第二連接相連，以便接收參考信號RS。
第一輸入電路6優(yōu)選地被構(gòu)造為運算放大器或者差分放大器，并且在其輸出上根據(jù)在第一和第二傳輸線3、5上所施加的信號電平的電勢差輸出具有第一狀態(tài)或者第二狀態(tài)的信號。在運算放大器的情況下，在運算放大器的輸出上的第一和第二狀態(tài)例如對應于正的和負的電源電壓，利用該正的和負的電源電壓來驅(qū)動運算放大器6。在第一接收電路的輸出上的第一和第二狀態(tài)對應于邏輯信號電平，該邏輯信號電平可以由與第一輸入電路的輸出相連的單元檢測到。
第二傳輸線5通過第二輸入4與第二輸入電路7相連，所述第二輸入電路7同樣也可以被構(gòu)造為運算放大器或者差分放大器。該第二輸入電路7的第二連接與參考電壓VRef相連，如此確定該參考電壓VRef，以致在第二傳輸線5上能夠確定參考信號RS的所規(guī)定的電平變化。
第一輸入電路6的輸出與第一邊緣檢測器8相連，并且第二輸入電路7的輸出與第二邊緣檢測器9相連。邊緣檢測器用于檢測第一或第二輸入電路6、7的輸出上的電平變化，并且在識別出電平變化時在其輸出上產(chǎn)生時鐘脈沖信號。該時鐘脈沖信號可以例如是具有所確定的時間長度的脈沖，并且在電平變化時在兩個方向上被產(chǎn)生。
第一和第二邊緣檢測器8、9的輸出與或門10相連，在該或門10的輸出上施加從第一和第二傳輸線5的信號中重建的時鐘信號。該時鐘信號基本上是由第一和第二邊緣檢測器單元所產(chǎn)生的時鐘脈沖信號的疊加。第一輸入電路6的輸出與鎖存器11相連，借助于在或門10的輸出上重建的時鐘信號將施加在第一輸入電路6的輸出上的數(shù)據(jù)信號DS接收到所述鎖存器11中。因此，在鎖存器11中所存儲的數(shù)據(jù)信號能夠被提供給隨后的電路。
第一輸入電路6基本上用于，根據(jù)第一傳輸線3上的數(shù)據(jù)信號DS的信號電平和第二傳輸線5上的參考信號RS的參考電平之間的電勢差的符號來確定并提供數(shù)據(jù)信號。
在第二傳輸線5上施加參考信號RS，當在第一傳輸線3上傳輸?shù)臄?shù)據(jù)信號DS的信號電平不變時，所述參考信號RS在第一和第二參考電平之間至少具有一個邊緣。當?shù)谝粋鬏斁€3上的數(shù)據(jù)信號的信號邊緣出現(xiàn)時，雖然也可以產(chǎn)生第二傳輸線5上的參考信號的電平變化，可是該電平變化表示相應的發(fā)送電路的較大負載，并且由于傳輸線信號之間的信號串擾效應和由于傳輸線3、5上所出現(xiàn)的邊緣數(shù)量的增加而增大了干擾影響。
優(yōu)選地如此選擇第一傳輸線3上的數(shù)據(jù)信號DS的信號電平的電勢和第二傳輸線5上的參考信號RS的信號電平的電勢，以致可以根據(jù)第一和第二傳輸線3、5之間的電勢差的符號借助第一輸入電路6來可靠地檢測到數(shù)據(jù)信號。為了保證這一點，優(yōu)選地如此選擇數(shù)據(jù)信號的信號電平和參考信號的信號電平，以致數(shù)據(jù)信號DS的第一低信號電平的電勢小于參考信號RS的第一和第二參考電平，并且數(shù)據(jù)信號DS的第二較高的信號電平的電勢大于參考信號RS的第一和第二參考電平的電勢。尤其是應該注意的是，第一參考電平的電勢和兩個參考電平中的較低參考電平的電勢之間的電勢差以及第二高信號電平和參考信號的兩個參考電平中的較高參考電平之間的電勢差足夠大，以便能夠通過第一輸入電路6來可靠地進行檢測。
被施加在第二輸入電路7的第二連接上的參考電勢VRef優(yōu)選地對應于處于參考信號的第一和第二參考電平之間的電勢，以致被構(gòu)造為運算放大器的第二輸入電路檢測到參考電平和參考電勢之間的電勢差的符號。尤其是，參考電勢應該位于參考信號RS的第一和第二參考電平之間的大約中心位置。此外，應該如此選擇參考信號RS、數(shù)據(jù)信號DS和參考電勢VRef，以致參考電勢VRef同樣也位于數(shù)據(jù)信號的第一和第二信號電平之間，優(yōu)選地位于第一和第二信號電平之間的中心位置。
為了檢測到所出現(xiàn)的時鐘邊緣，借助于邊緣檢測器單元8、9來確定數(shù)據(jù)信號DS的電平過渡和參考信號RS的電平過渡。如果兩個邊緣檢測器單元8、9之一確定了電平變化，則該電平變化通過時鐘脈沖被轉(zhuǎn)交給或門10，以致每當兩個邊緣檢測器單元8、9之一已經(jīng)確定了電平變化時，就從或門10的輸出輸出時鐘脈沖。該時鐘脈沖用于將施加在鎖存器11上的數(shù)據(jù)信號接收到該鎖存器中，并且在該鎖存器的輸出A、也就是接收電路的輸出上提供該數(shù)據(jù)信號。
為了使數(shù)據(jù)信號DS和時鐘信號CLK彼此同步，并且遵守鎖存器11的設置和保持時間，可以可替換地在鎖存器11的輸入之前為數(shù)據(jù)信號DS連接延遲元件12。在這種情況下，要接收的數(shù)據(jù)信號利用時鐘信號的時鐘邊緣被傳輸?shù)芥i存器11中，利用所述時鐘信號終止相應數(shù)據(jù)位的時間窗?？商鎿Q地，可以在或門10的輸出上設置另一延遲元件13，以便延遲時鐘脈沖，以致在所接收到的數(shù)據(jù)位開始時已檢測到的時鐘邊緣被用于將數(shù)據(jù)位接收到鎖存器11中。于是，如此設置該另一延遲元件13，以致在施加數(shù)據(jù)信號DS之后，在鎖存器11的設置時間之后施加時鐘脈沖的進行接收的邊緣。
在圖2中示出了按照本發(fā)明的優(yōu)選的實施方案的發(fā)送電路20，該發(fā)送電路20具有針對數(shù)據(jù)信號的第一驅(qū)動電路21和針對參考信號的第二驅(qū)動電路22。驅(qū)動電路與控制單元23相連，所述控制單元23通過相應的輸入接收代表要輸出的數(shù)據(jù)的數(shù)據(jù)輸出信號DAS和針對數(shù)據(jù)輸出信號DAS的相應所屬的時鐘信號CLK。該控制單元23如此控制第一驅(qū)動電路21，以致數(shù)據(jù)輸出信號DAS作為數(shù)據(jù)信號通過第一傳輸線3和相應的接收電路來驅(qū)動。該控制單元23同樣也如此控制第二驅(qū)動電路22，以致當在由第一驅(qū)動電路21輸出的數(shù)據(jù)信號的兩個連續(xù)的數(shù)據(jù)位之間不進行電平變化時，在第二驅(qū)動電路22的輸出上提供電平變化。優(yōu)選地如此選擇數(shù)據(jù)信號的第一信號電平的電勢，以致該電勢小于通過第二驅(qū)動電路22輸出的參考信號RS的參考電平的可能的電勢。如此選擇數(shù)據(jù)信號的第二信號電平的電勢，以致該電勢大于由第二驅(qū)動電路22輸出的參考信號的可能的參考電平。
在圖3中示出了信號時間圖，該信號時間圖描述了在傳輸具有在圓圈中所給出的狀態(tài)值的多個連續(xù)的數(shù)據(jù)位時數(shù)據(jù)信號DS和參考信號RS的信號電平。對于具有狀態(tài)“1”的前4個數(shù)據(jù)位，數(shù)據(jù)信號DS具有對應于低電勢Vlow_low的第一信號電平。數(shù)據(jù)信號DS的第二信號電平對應于電勢Vhigh_high。參考信號RS在第一參考電平處具有電勢Vlow，而在第二參考電平處具有電勢Vhigh。電勢Vhigh和Vlow位于由電勢Vhigh_high和Vlow_low形成的范圍之內(nèi)，以致，當數(shù)據(jù)信號位于第一信號電平之上、也就是位于電勢Vlow_low之上時，不依賴于參考信號正好采取哪個參考電平，在差分信號和數(shù)據(jù)信號之間的電壓差總是正的。同樣地，當數(shù)據(jù)信號位于電勢Vhigh_high處的第二信號電平之上時，不依賴于參考信號RS正好采取哪個參考電平，參考信號和數(shù)據(jù)信號之間的差總是負的。
在圖4中示出了集成的存儲電路的詳圖的框圖，所述集成的存儲電路具有多個接收電路31。該接收電路31基本上對應于在圖1中所示的接收電路1。接收電路31的區(qū)別僅僅在于鎖存器11′的構(gòu)成，該鎖存器11′與圖1的實施方案的鎖存器11相比具有另一輸入，在該另一輸入上可以施加輸出控制信號ASS。輸出控制信號ASS用于指示接收電路31的鎖存器，向其各個輸出out1、out2、…outn輸出之前所接收到的數(shù)據(jù)。
此外，接收電路31具有時鐘輸出TA，以便輸出所產(chǎn)生的時鐘脈沖CLK。時鐘輸出TA分別與同步單元32的輸入相連。該同步單元32基本上用于，只要在每個接收電路31中已經(jīng)接收到數(shù)據(jù)，就產(chǎn)生輸出控制信號ASS。在所示的實施方案中，同步單元32具有分別連接所述接收電路31的時鐘輸出的另一鎖存器33。如果那里施加了時鐘脈沖，則各個鎖存器33的輸出從低電平變化到高電平。鎖存器33的輸出與與門34的輸入相連。如果鎖存器33的所有輸出都處于高電平，則與門34的輸出也同樣處于高電平。提供輸出控制信號ASS的與門34的輸出上的高電平引起，接收電路31中的鎖存器11′中的數(shù)據(jù)被輸出給接收電路31的輸出。同樣，輸出控制信號ASS的產(chǎn)生引起，同步單元32的鎖存器33被復位，以致輸出控制信號ASS從高電平過渡到低電平。當已經(jīng)在每個接收電路31中接收到下面的數(shù)據(jù)時，輸出控制信號ASS才從低電平恢復到高電平。
根據(jù)可替換的實施方案，取代接收電路中的鎖存器11′，也可以設置具有多個鎖存器的FiFo移位寄存器，并且代替同步單元32中的另一鎖存器33可以設置其他的FiFo移位寄存器，以致即使單個數(shù)據(jù)信號被嚴重延遲時，不同數(shù)據(jù)DQ1、DQ2…DQn彼此的正確分配也會維持多個時鐘周期。
參考符號列表1接收電路2第一信號輸入3第一傳輸線4第二信號輸入5第二傳輸線6第一輸入電路7第二輸入電路8第一邊緣檢測器單元9第二邊緣檢測器單元10或門11鎖存器12延遲單元13另一延遲單元20發(fā)送電路21第一驅(qū)動電路22第二驅(qū)動電路23控制單元30集成的存儲電路31接收電路32同步單元33另一鎖存器34與門DS數(shù)據(jù)信號RS參考信號Vlow第一參考電平Vhigh第二參考電平Vlow_low第一信號電平Vhigh_high第二信號電平VRef參考電勢
權(quán)利要求
1.用于在具有第一傳輸線(3)和第二傳輸線(5)的線對上傳輸數(shù)據(jù)信號的方法，其中，在所述第一傳輸線(3)上施加數(shù)據(jù)信號，該數(shù)據(jù)信號通過第一和第二信號電平的序列來代表要傳輸?shù)臄?shù)據(jù)；其中，在所述第二傳輸線(5)上施加參考信號，只有當所述第一和所述第二信號電平之間的電平變化不發(fā)生在所述第一傳輸線(3)上的所述數(shù)據(jù)信號的兩個連續(xù)的信號電平之間時，該參考信號才在第一和第二參考電平之間變化。
2.按照權(quán)利要求1所述的方法，其中，選擇不同于所述第一和所述第二信號電平的電勢的所述參考信號的第一和第二參考電平的電勢。
3.按照權(quán)利要求2所述的方法，其中，所述數(shù)據(jù)信號的第一信號電平的電勢小于所述參考信號的第一和第二參考電平的電勢，和/或所述數(shù)據(jù)信號的第二信號電平的電勢大于所述參考信號的第一和第二參考電平的電勢。
4.用于通過具有第一傳輸線(3)和第二傳輸線(5)的線對接收數(shù)據(jù)的方法，其中，在所述第一傳輸線(3)上接收數(shù)據(jù)信號，該數(shù)據(jù)信號通過第一和第二信號電平的序列來代表要傳輸?shù)臄?shù)據(jù)；其中，在所述第二傳輸線(5)上接收參考信號；其中，根據(jù)施加的數(shù)據(jù)信號的信號電平和施加的參考電平之間的差來確定通過所述數(shù)據(jù)信號傳輸?shù)臄?shù)據(jù)，和其中，根據(jù)所述數(shù)據(jù)信號的信號電平之間出現(xiàn)的電平變化或者根據(jù)所述參考信號的參考電平之間的電平變化將所述數(shù)據(jù)提供為有效數(shù)據(jù)。
5.按照權(quán)利要求4所述的方法，其中，利用所述電平變化，將直接在電平變化之前所確定的那個數(shù)據(jù)提供為有效數(shù)據(jù)。
6.按照權(quán)利要求4所述的方法，其中，利用所述電平變化，將直接在電平變化之后所確定的數(shù)據(jù)提供為有效數(shù)據(jù)。
7.用于在具有第一傳輸線(3)和第二傳輸線(5)的線對上發(fā)送數(shù)據(jù)信號的發(fā)送電路(20)，具有第一驅(qū)動電路(21)，其在所述第一傳輸線(3)上施加數(shù)據(jù)信號，其中所述數(shù)據(jù)信號通過第一和第二信號電平的序列來代表要傳輸?shù)臄?shù)據(jù)；具有第二驅(qū)動電路(22)，其在所述第二傳輸線(5)上施加參考信號，所述參考信號具有第一和第二參考電平；具有控制單元(23)，其如此控制所述第二驅(qū)動電路(22)，以致只有當在所述第一傳輸線(3)上施加數(shù)據(jù)信號的情況下所述第一和所述第二信號電平之間的電平變化不發(fā)生在所述數(shù)據(jù)信號的兩個連續(xù)的數(shù)據(jù)之間時，所述參考信號才在第一和第二參考電平之間變化。
8.按照權(quán)利要求7所述的發(fā)送電路(20)，其中，如此設置所述第一驅(qū)動電路(21)，以致所述數(shù)據(jù)信號以所述數(shù)據(jù)信號的第一和第二信號電平的電勢被施加在所述第一傳輸線(3)上，其中，如此設置所述第二驅(qū)動電路(22)，以致所述參考信號以所述參考信號的第一和第二參考電平的電勢被施加在所述第二傳輸線上，其中，所述參考信號的第一和第二參考電平的電勢不同于所述第一和所述第二信號電平的電勢。
9.按照權(quán)利要求8所述的發(fā)送電路(20)，其中所述參考信號的第一參考電平的電勢小于所述第一和第二信號電平的電勢，和/或所述參考信號的第二參考電平的電勢大于所述第一和第二信號電平的電勢。
10.按照權(quán)利要求7至9之一所述的發(fā)送電路(20)，其中所述控制單元(23)接收數(shù)據(jù)輸出信號和時鐘信號，并且根據(jù)所述數(shù)據(jù)輸出信號控制所述第一驅(qū)動電路，其中，所述控制單元控制所述第二驅(qū)動電路(22)，以便只有當所述數(shù)據(jù)信號的信號電平具有與以前的信號電平相同的信號電平時，才引起所述參考信號的電平變化。
11.用于通過具有第一傳輸線(3)和第二傳輸線(5)的線對接收數(shù)據(jù)信號的接收電路(1)，具有第一輸入電路(6)，其可與所述第一傳輸線(3)相連，以便接收數(shù)據(jù)信號，所述數(shù)據(jù)信號通過第一和第二信號電平的序列來代表要傳輸?shù)臄?shù)據(jù)；具有第二輸入電路(7)，其可與所述第二傳輸線(5)相連，以便接收參考信號，具有求值電路，其根據(jù)施加的數(shù)據(jù)信號的信號電平和施加的參考電平之間的差來確定所述數(shù)據(jù)信號的數(shù)據(jù)，并且根據(jù)所述數(shù)據(jù)信號的信號電平之間或者所述參考信號的參考電平的信號電平之間出現(xiàn)的電平變化將所述數(shù)據(jù)提供為有效數(shù)據(jù)。
12.按照權(quán)利要求11所述的接收電路(11)，其中，設置第一邊緣檢測器單元，以便檢測所述數(shù)據(jù)信號的電平變化，并且設置第二邊緣檢測器單元，以便檢測所述參考信號的參考電平的電平變化，并且分別根據(jù)識別出的電平變化產(chǎn)生時鐘脈沖。
13.按照權(quán)利要求12所述的接收電路(1)，其中，設置組合單元(10)，以便如此組合通過所述第一和第二邊緣檢測器單元產(chǎn)生的時鐘脈沖，以致根據(jù)所述時鐘脈沖形成時鐘信號。
14.按照權(quán)利要求13所述的接收電路(1)，其中，所述求值電路具有輸出鎖存器(11)，以便根據(jù)所述時鐘信號將所述數(shù)據(jù)信號接收到所述輸出鎖存器中。
15.按照權(quán)利要求14所述的接收電路(1)，其中，如此設置所述求值電路，以便響應于相應的電平變化，將直接在所述相應的電平變化之前所確定的那個數(shù)據(jù)接收到所述輸出鎖存器中。
16.按照權(quán)利要求15所述的接收電路(1)，其中，所述求值電路包括與所述第一輸入電路相連的延遲元件(12)，以便相對所述參考信號的電平變化延遲所述數(shù)據(jù)信號。
17.按照權(quán)利要求14所述的接收電路(1)，其中，如此設置所述求值電路，以便響應于所述相應的電平變化，將直接在所述相應的電平變化之后所確定的數(shù)據(jù)接收到所述輸出鎖存器中。
18.按照權(quán)利要求17所述的接收電路(1)，其中所述求值電路包括與所述第二輸入電路(7)相連的另一延遲元件(13)，以便相對所述數(shù)據(jù)信號延遲所述參考信號。
19.集成的存儲電路，其具有多個按照權(quán)利要求11至18之一所述的接收電路和/或具有一個或者多個按照權(quán)利要求7至10之一所述的發(fā)送電路(20)。
20.集成的存儲電路(30)，其具有多個按照權(quán)利要求11至18之一所述的接收電路(31)，其中，所述多個接收電路的求值電路分別具有輸出鎖存器，在該輸出鎖存器中暫存所接收到的數(shù)據(jù)，其中，設置同步單元(32)，以便當所述輸出鎖存器中的每個已接收到數(shù)據(jù)時，產(chǎn)生有效信號。
21.按照權(quán)利要求20所述的存儲電路(30)，其中針對每個求值電路，所述同步單元(32)具有另一鎖存器(33)，以便存儲所述數(shù)據(jù)信號的信號電平之間的或者所述參考信號的參考電平的信號電平之間的電平變化的出現(xiàn)，其中，在所述另一鎖存器(33)中的每個存儲所出現(xiàn)的電平變化的情況下，所述同步單元輸出所述有效信號。
22.按照權(quán)利要求18或者19所述的存儲電路(30)，其中當已讀出所述數(shù)據(jù)時，所述同步單元(32)復位所述另一鎖存器(33)。
23.所述時鐘脈沖在組合單元中被組合，以便根據(jù)所述第一和第二邊緣檢測器單元(8，9)的時鐘脈沖產(chǎn)生時鐘信號。
全文摘要
本發(fā)明涉及一種用于在具有第一傳輸線(3)和第二傳輸線(5)的線對上傳輸數(shù)據(jù)信號的方法，其中在所述第一傳輸線(3)上施加數(shù)據(jù)信號，該數(shù)據(jù)信號通過第一和第二信號電平的序列來代表要傳輸?shù)臄?shù)據(jù)；其中在所述第二傳輸線(5)上施加參考信號，只有當所述第一和所述第二信號電平之間的電平變化不發(fā)生在所述第一傳輸線(3)上的數(shù)據(jù)信號的兩個連續(xù)的信號電平之間時，該參考信號才在第一和第二參考電平之間變化。
文檔編號H04B3/00GK1815459SQ20051012677
公開日2006年8月9日 申請日期2005年11月18日 優(yōu)先權(quán)日2004年11月19日
發(fā)明者P·佩赫米勒 申請人:因芬尼昂技術(shù)股份公司