專利名稱：光同步數(shù)字傳輸系統(tǒng)中的16位并行幀同步加/解擾碼器的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種加/解擾碼器，尤其涉及一種光同步數(shù)字傳輸系統(tǒng)中的16位并行加/解擾碼器。
背景技術(shù)：
同步數(shù)字傳輸系統(tǒng)(簡(jiǎn)稱SDH/SONET)一般由傳輸設(shè)備和網(wǎng)絡(luò)節(jié)點(diǎn)兩種基本設(shè)備組成，對(duì)于光同步傳輸系統(tǒng)，傳輸設(shè)備就是光纜系統(tǒng)，網(wǎng)絡(luò)節(jié)點(diǎn)則比較復(fù)雜，包含終結(jié)設(shè)備(TM)、交叉連接設(shè)備(DXC)、復(fù)用設(shè)備(ADM)等。同步數(shù)字傳輸系統(tǒng)中都是按位(BIT)串行傳送信號(hào)，但沒有同時(shí)傳送本節(jié)點(diǎn)的時(shí)鐘信號(hào)，各節(jié)點(diǎn)的接收端所需要的數(shù)據(jù)及時(shí)鐘都是從接收到的數(shù)據(jù)信號(hào)中恢復(fù)出來的。根據(jù)常用的數(shù)據(jù)時(shí)鐘恢復(fù)(CDR)原理，時(shí)鐘恢復(fù)依靠數(shù)據(jù)信號(hào)的變化沿完成，如果接收到的數(shù)據(jù)流中有長(zhǎng)‘1’或者‘0’序列出現(xiàn)，則按該原理恢復(fù)出來的時(shí)鐘不很精確，用這樣的時(shí)鐘處理數(shù)據(jù)會(huì)導(dǎo)致數(shù)據(jù)信息的丟失或者錯(cuò)誤，因此為了保證在接收端能準(zhǔn)確地進(jìn)行數(shù)據(jù)接收和時(shí)鐘提取，必須杜絕傳輸?shù)臄?shù)據(jù)流中有長(zhǎng)‘1’或‘0’序列的出現(xiàn)。為此國(guó)際電聯(lián)(CCITT)在同步數(shù)字傳輸系統(tǒng)協(xié)議中規(guī)定在發(fā)送端對(duì)數(shù)據(jù)進(jìn)行加擾，加擾后的數(shù)據(jù)再經(jīng)過電/光轉(zhuǎn)換后由光纜傳輸；在接收端對(duì)從光纜傳來的信號(hào)進(jìn)行光/電轉(zhuǎn)換，對(duì)轉(zhuǎn)換后的數(shù)據(jù)信號(hào)再進(jìn)行時(shí)鐘提取、數(shù)據(jù)接收、解擾以及后續(xù)處理。CCITT在協(xié)議G709中還規(guī)定對(duì)STM-N(光同步數(shù)字傳輸系統(tǒng)中最基本、最重要的模塊信號(hào)是STM-1信號(hào)，線速率為155.2Mbit/s，STM-N信號(hào)是將基本模塊信號(hào)STM-1同步復(fù)用、經(jīng)字節(jié)間插后的結(jié)果，線速率是N*155.2Mbit/s)段開銷的第一行的9xN個(gè)字節(jié)不進(jìn)行擾碼；一旦緊隨STM-N段開銷第一行最后一個(gè)字節(jié)的那個(gè)字節(jié)的最高位(MSB)一出現(xiàn)，擾碼器應(yīng)自動(dòng)設(shè)置為“1111111”；擾碼序列的生成多項(xiàng)式為1+X6+X7，擾碼序列長(zhǎng)度為127。
在人民出版社出版的韋樂平編著的《光同步數(shù)字傳輸網(wǎng)》(1998年12月第2版)一書中的第56頁給出了一個(gè)串行加/解擾碼器的功能圖。請(qǐng)參閱圖1，7個(gè)D觸發(fā)器用于移位，D觸發(fā)器R2、R3、....、R7的輸入端分別與上一個(gè)D觸發(fā)器R1、R2、....、R6的輸出端相連，CLK為STM-1幀線性時(shí)鐘信號(hào)，Reset為定幀脈沖、置位信號(hào)；一個(gè)異或門用以實(shí)現(xiàn)對(duì)D觸發(fā)器R7和R6的輸出進(jìn)行模2加(異或運(yùn)算)，運(yùn)算結(jié)果反饋到D觸發(fā)器R1的輸入端，D觸發(fā)器R7的輸出即為擾碼序列，它與STM-1幀的線速數(shù)據(jù)進(jìn)行加/解擾的處理。從上述工作流程可分析得出在正常處理階段，每一位擾碼都是來自7個(gè)時(shí)鐘節(jié)拍前的模2加運(yùn)算結(jié)果，在每個(gè)線速時(shí)鐘節(jié)拍，R7輸出1位擾碼，在16個(gè)線速時(shí)鐘節(jié)拍內(nèi)R7依次輸出16位擾碼。這個(gè)擾碼器電路結(jié)構(gòu)簡(jiǎn)單，但由于工作在線速率下，工作頻率高導(dǎo)致生產(chǎn)工藝復(fù)雜，生產(chǎn)成本高，甚至在622M、2.5G、10G或者是更高頻率時(shí)鐘下對(duì)集成電路(IC)工藝制造提出了極高的要求甚至常規(guī)工藝無法實(shí)現(xiàn)，如采用特殊工藝則開發(fā)成本會(huì)大大增加，因而在實(shí)際應(yīng)用中該電路必須被并行化處理取代。
實(shí)用新型內(nèi)容本實(shí)用新型的目的在于提供一種用于高頻率時(shí)鐘下的光同步數(shù)字傳輸系統(tǒng)中的16位并行幀同步加/解擾碼器。
本實(shí)用新型的目的是通過以下技術(shù)方法來實(shí)現(xiàn)的16位并行加/解擾碼器的電路結(jié)構(gòu)包括16個(gè)D觸發(fā)器和16個(gè)異或門，8個(gè)帶復(fù)位端R的D觸發(fā)器R0、R1、R3、R4、R5、R6、R7、R8和8個(gè)帶有置位端S的D觸發(fā)器R2、R9、R10、R11、R12、R13、R14、R15。D觸發(fā)器R0的輸入信號(hào)是D觸發(fā)器R2、R3、R4和R5的輸出信號(hào)經(jīng)過異或門后的輸出信號(hào)，D觸發(fā)器R1的輸入信號(hào)是D觸發(fā)器R3、R4、R5和R6的輸出信號(hào)經(jīng)過異或門后的輸出信號(hào)，D觸發(fā)器R2的輸入信號(hào)是D觸發(fā)器R4、R5、R6和R7的輸出信號(hào)經(jīng)過異或門后的輸出信號(hào)，D觸發(fā)器R3的輸入信號(hào)是D觸發(fā)器R1、R5和R6的輸出信號(hào)經(jīng)過異或門后的輸出信號(hào)，D觸發(fā)器R4的輸入信號(hào)是D觸發(fā)器R2、R6和R7的輸出信號(hào)經(jīng)過異或門后的輸出信號(hào)，D觸發(fā)器R5的輸入信號(hào)是D觸發(fā)器R1和R3的輸出信號(hào)經(jīng)過異或門后的輸出信號(hào)，D觸發(fā)器R6的輸入信號(hào)是D觸發(fā)器R2和R4的輸出信號(hào)經(jīng)過異或門后的輸出信號(hào)，D觸發(fā)器R7的輸入信號(hào)是D觸發(fā)器R3和R5的輸出信號(hào)經(jīng)過異或門后的輸出信號(hào)，D觸發(fā)器R8的輸入信號(hào)是D觸發(fā)器R4和R6的輸出信號(hào)經(jīng)過異或門后的輸出信號(hào)，D觸發(fā)器R9的輸入信號(hào)是D觸發(fā)器R5和R7的輸出信號(hào)經(jīng)過異或門后的輸出信號(hào)，D觸發(fā)器R10的輸入信號(hào)是D觸發(fā)器R1、R6和R7的輸出信號(hào)經(jīng)過異或門后的輸出信號(hào)，D觸發(fā)器R11的輸入信號(hào)是D觸發(fā)器R1和R2的輸出信號(hào)經(jīng)過異或門后的輸出信號(hào)，D觸發(fā)器R12的輸入信號(hào)是D觸發(fā)器R2和R3的輸出信號(hào)經(jīng)過異或門后的輸出信號(hào)，D觸發(fā)器R13的輸入信號(hào)是D觸發(fā)器R3和R4的輸出信號(hào)經(jīng)過異或門后的輸出信號(hào)，D觸發(fā)器R14的輸入信號(hào)是D觸發(fā)器R4和R5的輸出信號(hào)經(jīng)過異或門后的輸出信號(hào)，D觸發(fā)器R15的輸入信號(hào)是D觸發(fā)器R5和R6的輸出信號(hào)經(jīng)過異或門后的輸出信號(hào)。16個(gè)D觸發(fā)器的輸出端Q15...Q0構(gòu)成了16位并行的擾碼序列。
本實(shí)用新型所述的16位并行加/解擾碼器在2.5G系統(tǒng)數(shù)據(jù)處理中可實(shí)現(xiàn)在系統(tǒng)時(shí)鐘155M(線速頻率的1/16)下生成擾碼序列并完成加/解擾操作；并且邏輯表示簡(jiǎn)單，電路實(shí)現(xiàn)簡(jiǎn)明，推導(dǎo)過程簡(jiǎn)捷，并且易于后續(xù)升級(jí)；由于16位并行化處理，極大的降低工作頻率，增強(qiáng)系統(tǒng)穩(wěn)定性，更重要的是便于工藝實(shí)現(xiàn)，為芯片的開發(fā)節(jié)約成本。


圖1是現(xiàn)有的工作在線速率下幀同步加/解擾碼器的電路結(jié)構(gòu)圖。
圖2是采用本實(shí)用新型16位并行加/解擾碼器的SDH設(shè)備中接收端的數(shù)據(jù)流處理流程圖。
圖3是采用本實(shí)用新型16位并行加/解擾碼器的SDH設(shè)備中發(fā)送端的數(shù)據(jù)流處理流程圖。
圖4是本實(shí)用新型16位并行加/解擾碼器的電路結(jié)構(gòu)圖。
具體實(shí)施方式
結(jié)合G.707中規(guī)定的擾碼序列生成多項(xiàng)式1+X6+X7來做進(jìn)一步的詳細(xì)說明。通過對(duì)圖1給出的線速幀同步加/解碼器電路結(jié)構(gòu)的分析可以得到在正常處理階段，每一位擾碼都是來自7個(gè)時(shí)鐘前的模2加運(yùn)算；在每個(gè)線速時(shí)鐘輸出一位擾碼，在8個(gè)線速時(shí)鐘周期內(nèi)，依次輸出8位擾碼。取任意第N個(gè)時(shí)鐘，假設(shè)圖1中7個(gè)D觸發(fā)器的Q端值依次為d1n、d2n、d3n、d4n、d5n、d6n、d7n，在從第N個(gè)到第N+8個(gè)時(shí)鐘周期D觸發(fā)器Q端和XOR的值用第N個(gè)時(shí)鐘周期的值表示依次如表所示表1.串行擾/解碼推導(dǎo)過程


從上表中如果把XOR看作D觸發(fā)器R0，則在第N個(gè)時(shí)鐘周期時(shí)XOR的值就是d0n，在第N+8個(gè)時(shí)鐘周期時(shí)XOR的值就是d0n+8，不過在給D觸發(fā)器R0到R7賦初值時(shí)把R0設(shè)為d6n^d7n，那么這樣就實(shí)現(xiàn)了對(duì)擾碼序列生成的并行化處理。為了更清楚地說明，假設(shè)擾碼序列生成系統(tǒng)時(shí)鐘頻率(clk_sys)是線速時(shí)鐘(clk_line)的1/8，并且當(dāng)前第P個(gè)系統(tǒng)時(shí)鐘周期與第N個(gè)線速時(shí)鐘的第N個(gè)周期是同一時(shí)刻，則第P+1個(gè)系統(tǒng)時(shí)鐘周期與線速時(shí)鐘的第N+8個(gè)周期是同一時(shí)刻，8個(gè)D觸發(fā)器的值如下表所示表2.8位擾/解碼


上述把串行擾碼生成器并行化實(shí)現(xiàn)的推導(dǎo)方法是最常見的一種方法，在并行化程度比較低時(shí)還不算復(fù)雜，但是如果要實(shí)現(xiàn)16位、32位、64位、128位或者更高時(shí)就顯得很復(fù)雜，并且出錯(cuò)后不易檢查。
跳躍式并行擾碼推導(dǎo)方法是一種簡(jiǎn)便的推導(dǎo)方法。假設(shè)對(duì)任意第N個(gè)時(shí)鐘周期時(shí)8個(gè)D觸發(fā)器的值依次為d0n...d7n；第N+M個(gè)時(shí)鐘周期時(shí)8個(gè)D觸發(fā)器的值依次為d0n+m...d7n+m。(M分別為0、1、2、4、8、16.....)。在表3中第N+M個(gè)時(shí)鐘周期時(shí)每列所在該時(shí)鐘時(shí)刻表示的值是相等的，只不過是用不同的時(shí)鐘周期時(shí)D觸發(fā)器的值表示而已，如第N+4個(gè)時(shí)鐘周期時(shí)Q0的值d0n+4＝d2n^d3n＝d4n+2^d5n+2＝d6n+4^d7n+4，分別用第N、N+2、N+4個(gè)時(shí)鐘周期觸發(fā)器的值表示。從下表3可以看出在M為1、2時(shí)的方法與上面方法相同，在M為8時(shí)就省略了第3、5、6、7個(gè)時(shí)鐘周期時(shí)的推導(dǎo)以實(shí)現(xiàn)過程的簡(jiǎn)化。在第N+4個(gè)時(shí)鐘周期時(shí)，以Q0為例，設(shè)N′＝N+2，則由d0n+2＝d4n^d5n
得d0n′+2＝d4n′^d5n1＝d4n+2^d5n+2，又由下表知d4n+2＝d2nd5n+2＝d3n進(jìn)而得到d0n+4＝d4n′^d51＝d4n+2^d5n+2＝d2n^d3n同理可以得到其他觸發(fā)器的值。
表3.跳躍式并行擾碼推導(dǎo)方法


由上面的推導(dǎo)原理，可以推導(dǎo)出16位并行擾/解碼器，16個(gè)觸發(fā)器的值依次為d0n+16＝d2n^d3n^d4n^d5nd1n+16＝d3n^d4n^d5n^d6nd2n+16＝d4n^d5n^d6n^d7nd3n+16＝d1n^d5n^d6nd4n+16＝d2n^d6n^d7nd5n+16＝d1n^d3nd6n+16＝d2n^d4nd7n+16＝d3n^d5nd8n+16＝d4n^d6nd9n+16＝d5n^d7nd10n+16＝d1n^d6n^d7n
d11n+16＝d1n^d2nd12n+16＝d2n^d3nd13n+16＝d3n^d4nd14n+16＝d4n^d5nd15n+16＝d5n^d6n從上面16個(gè)等式可以得到如圖4所示的電路結(jié)構(gòu)16個(gè)D觸發(fā)器R0。。。R15和16個(gè)異或門按序間插串聯(lián)，16個(gè)D觸發(fā)器的輸出端Q0。。。Q15在一個(gè)時(shí)鐘節(jié)拍內(nèi)一次輸出16位的擾碼位，同時(shí)輸出信號(hào)到相應(yīng)的異或門輸入端。16個(gè)D觸發(fā)器在一個(gè)時(shí)鐘周期內(nèi)的輸出與線速同步擾碼器在16個(gè)時(shí)鐘周期內(nèi)從R7輸出的碼流是一樣的。
圖4所示的16位并行加/解擾碼器的電路結(jié)構(gòu)的16個(gè)D觸發(fā)器中，8個(gè)為帶復(fù)位端R的D觸發(fā)器R0、R1、R3、R4、R5、R6、R7、R8，另8個(gè)為帶有置位端S的D觸發(fā)器R2、R9、R10、R11、R12、R13、R14、R15。D觸發(fā)器R0的輸入信號(hào)是D觸發(fā)器R2、R3、R4和R5的輸出信號(hào)經(jīng)過異或門后的輸出信號(hào)，D觸發(fā)器R1的輸入信號(hào)是D觸發(fā)器R3、R4、R5和R6的輸出信號(hào)經(jīng)過異或門后的輸出信號(hào)，D觸發(fā)器R2的輸入信號(hào)是D觸發(fā)器R4、R5、R6和R7的輸出信號(hào)經(jīng)過異或門后的輸出信號(hào)，D觸發(fā)器R3的輸入信號(hào)是D觸發(fā)器R1、R5和R6的輸出信號(hào)經(jīng)過異或門后的輸出信號(hào)，D觸發(fā)器R4的輸入信號(hào)是D觸發(fā)器R2、R6和R7的輸出信號(hào)經(jīng)過異或門后的輸出信號(hào)，D觸發(fā)器R5的輸入信號(hào)是D觸發(fā)器R1和R3的輸出信號(hào)經(jīng)過異或門后的輸出信號(hào)，D觸發(fā)器R6的輸入信號(hào)是D觸發(fā)器R2和R4的輸出信號(hào)經(jīng)過異或門后的輸出信號(hào)，D觸發(fā)器R7的輸入信號(hào)是D觸發(fā)器R3和R5的輸出信號(hào)經(jīng)過異或門后的輸出信號(hào)，D觸發(fā)器R8的輸入信號(hào)是D觸發(fā)器R4和R6的輸出信號(hào)經(jīng)過異或門后的輸出信號(hào)，D觸發(fā)器R9的輸入信號(hào)是D觸發(fā)器R5和R7的輸出信號(hào)經(jīng)過異或門后的輸出信號(hào)，D觸發(fā)器R10的輸入信號(hào)是D觸發(fā)器R1、R6和R7的輸出信號(hào)經(jīng)過異或門后的輸出信號(hào)，D觸發(fā)器R11的輸入信號(hào)是D觸發(fā)器R1和R2的輸出信號(hào)經(jīng)過異或門后的輸出信號(hào)，D觸發(fā)器R12的輸入信號(hào)是D觸發(fā)器R2和R3的輸出信號(hào)經(jīng)過異或門后的輸出信號(hào)，D觸發(fā)器R13的輸入信號(hào)是D觸發(fā)器R3和R4的輸出信號(hào)經(jīng)過異或門后的輸出信號(hào)，D觸發(fā)器R14的輸入信號(hào)是D觸發(fā)器R4和R5的輸出信號(hào)經(jīng)過異或門后的輸出信號(hào)，D觸發(fā)器R15的輸入信號(hào)是D觸發(fā)器R5和R6的輸出信號(hào)經(jīng)過異或門后的輸出信號(hào)。16個(gè)D觸發(fā)器的輸出端Q15...Q0構(gòu)成了16位并行的擾碼序列。
圖2和圖3分別是采用本實(shí)用新型16位并行加/解擾碼器的SDH設(shè)備中接收和發(fā)送端的數(shù)據(jù)流處理流程圖。
在圖2中，接收到的光信號(hào)經(jīng)過時(shí)鐘數(shù)據(jù)恢復(fù)器(CDR)后的線速數(shù)據(jù)經(jīng)搜幀處理、產(chǎn)生幀頭后再經(jīng)過串/并轉(zhuǎn)換形成16位格式的系統(tǒng)數(shù)據(jù)，隨后在控制信號(hào)的作用下與16位并行加/解擾碼器在系統(tǒng)時(shí)鐘下產(chǎn)生16位并行的擾碼序列按位一次完成16位的異或(即解擾碼)運(yùn)算，經(jīng)解擾后的數(shù)據(jù)送給后續(xù)處理模塊。擾解碼開始時(shí)對(duì)并行幀同步加/解擾碼器的D觸發(fā)器R15。。。R0設(shè)置初值為“FE04”。該初始值“FE04”與SDH/SONET幀中需要擾碼的第一個(gè)16位進(jìn)行逐位解擾碼運(yùn)算，直至每幀最后一個(gè)數(shù)據(jù)。
在圖3中，16位的系統(tǒng)數(shù)據(jù)在控制信號(hào)的作用下與16位并行加/解擾碼器在系統(tǒng)時(shí)鐘下產(chǎn)生16位并行的擾碼序列按位一次完成16位的異或(即加擾碼)運(yùn)算，加擾后的數(shù)據(jù)經(jīng)并/串轉(zhuǎn)換后形成位流，經(jīng)過電/光轉(zhuǎn)換后在光纜上傳輸。
本實(shí)用新型所述的16位并行加/解擾碼器在2.5G系統(tǒng)數(shù)據(jù)處理中可實(shí)現(xiàn)在系統(tǒng)時(shí)鐘155M(線速頻率的1/16)下生成擾碼序列并完成加/解擾操作；用FPGA(Field Programmable Gate Array，現(xiàn)場(chǎng)可編程門陳列)實(shí)現(xiàn)后，完成滿足協(xié)議要求，并且邏輯表示簡(jiǎn)單，電路實(shí)現(xiàn)簡(jiǎn)明，推導(dǎo)過程簡(jiǎn)捷，并且易于后續(xù)升級(jí)；由于16位并行化處理，極大的降低工作頻率，增強(qiáng)系統(tǒng)穩(wěn)定性，更重要的是便于工藝實(shí)現(xiàn)，為芯片的開發(fā)節(jié)約成本。此設(shè)計(jì)思路可以在線速更高的SDH/SONET幀數(shù)據(jù)處理中應(yīng)用。
權(quán)利要求1.一種光同步數(shù)字傳輸系統(tǒng)中的16位并行加/解擾碼器，其特征在于包括16個(gè)D觸發(fā)器和16個(gè)異或門；D觸發(fā)器R0的輸入信號(hào)是D觸發(fā)器R2、R3、R4和R5的輸出信號(hào)經(jīng)過異或門后的輸出信號(hào)，D觸發(fā)器R1勺輸入信號(hào)是D觸發(fā)器R3、R4、R5和R6的輸出信號(hào)經(jīng)過異或門后的輸出信號(hào)，D觸發(fā)器R2的輸入信號(hào)是D觸發(fā)器R4、R5、R6和R7的輸出信號(hào)經(jīng)過異或門后的輸出信號(hào)，D觸發(fā)器R3的輸入信號(hào)是D觸發(fā)器R1、R5和R6的輸出信號(hào)經(jīng)過異或門后的輸出信號(hào)，D觸發(fā)器R4的輸入信號(hào)是D觸發(fā)器R2、R6和R7的輸出信號(hào)經(jīng)過異或門后的輸出信號(hào)，D觸發(fā)器R5的輸入信號(hào)是D觸發(fā)器R1和R3的輸出信號(hào)經(jīng)過異或門后的輸出信號(hào)，D觸發(fā)器R6的輸入信號(hào)是D觸發(fā)器R2和R4的輸出信號(hào)經(jīng)過異或門后的輸出信號(hào)，D觸發(fā)器R7的輸入信號(hào)是D觸發(fā)器R3和R5的輸出信號(hào)經(jīng)過異或門后的輸出信號(hào)，D觸發(fā)器R8的輸入信號(hào)是D觸發(fā)器R4和R6的輸出信號(hào)經(jīng)過異或門后的輸出信號(hào)，D觸發(fā)器R9的輸入信號(hào)是D觸發(fā)器R5和R7的輸出信號(hào)經(jīng)過異或門后的輸出信號(hào)，D觸發(fā)器R10的輸入信號(hào)是D觸發(fā)器R1、R6和R7的輸出信號(hào)經(jīng)過異或門后的輸出信號(hào)，D觸發(fā)器R11的輸入信號(hào)是D觸發(fā)器R1和R2的輸出信號(hào)經(jīng)過異或門后的輸出信號(hào)，D觸發(fā)器R12的輸入信號(hào)是D觸發(fā)器R2和R3的輸出信號(hào)經(jīng)過異或門后的輸出信號(hào)，D觸發(fā)器R13的輸入信號(hào)是D觸發(fā)器R3和R4的輸出信號(hào)經(jīng)過異或門后的輸出信號(hào)，D觸發(fā)器R14的輸入信號(hào)是D觸發(fā)器R4和R5的輸出信號(hào)經(jīng)過異或門后的輸出信號(hào)，D觸發(fā)器R15的輸入信號(hào)是D觸發(fā)器R5和R6的輸出信號(hào)經(jīng)過異或門后的輸出信號(hào)；16個(gè)D觸發(fā)器的輸出端構(gòu)成了16位并行的擾碼序列。
2.如權(quán)利要求1所述的光同步數(shù)字傳輸系統(tǒng)中的16位并行加/解擾碼器，其特征在于8個(gè)D觸發(fā)器R0、R1、R3、R4、R5、R6、R7、R8帶復(fù)位端R，8個(gè)D觸發(fā)器R2、R9、R10、R11、R12、R13、R14、R15帶有置位端S。
專利摘要本實(shí)用新型涉及一種光同步數(shù)字傳輸系統(tǒng)中的16位并行加/解擾碼器，其包括16個(gè)D觸發(fā)器R0…R15和16個(gè)異或門按序間插串聯(lián)，16個(gè)D觸發(fā)器的輸出端Q0…Q15在一個(gè)時(shí)鐘節(jié)拍內(nèi)一次輸出16位的擾碼位，同時(shí)輸出信號(hào)到相應(yīng)的異或門輸入端。本實(shí)用新型所述的16位并行加/解擾碼器邏輯表示簡(jiǎn)單，電路實(shí)現(xiàn)簡(jiǎn)明，推導(dǎo)過程簡(jiǎn)捷，并且易于后續(xù)升級(jí)；由于16位并行化處理，極大的降低工作頻率，增強(qiáng)系統(tǒng)穩(wěn)定性，更重要的是便于工藝實(shí)現(xiàn)，為芯片的開發(fā)節(jié)約成本。
文檔編號(hào)H04J3/06GK2774016SQ20052003952
公開日2006年4月19日 申請(qǐng)日期2005年2月4日 優(yōu)先權(quán)日2005年2月4日
發(fā)明者王兆明 申請(qǐng)人:Ut斯達(dá)康通訊有限公司