專利名稱：發(fā)送電路、接收電路和時鐘抽出電路以及數(shù)據(jù)傳送方法和數(shù)據(jù)傳送系統(tǒng)的制作方法
技術領域：
本發(fā)明涉及將并行數(shù)字數(shù)據(jù)進行串行化來傳送的發(fā)送電路和接收電路以及發(fā)送電路使用的編碼電路、以及使用它們的數(shù)據(jù)傳送方法和數(shù)據(jù)傳送系統(tǒng)。
并且，本發(fā)明涉及將并行數(shù)字數(shù)據(jù)進行串行化來接收的串行數(shù)據(jù)傳送系統(tǒng)的接收電路，詳細涉及串行數(shù)據(jù)傳送系統(tǒng)的接收單元中的時鐘復原相位同步電路(也稱為CDRPLL電路時鐘數(shù)據(jù)復原鎖相環(huán)電路或時鐘抽出電路)。
背景技術：
近年，在裝置間的數(shù)字數(shù)據(jù)傳送中，越來越希望進行更高速串行傳送。數(shù)字數(shù)據(jù)的串行傳送具有以下等的特征與數(shù)字數(shù)據(jù)的并行傳送相比較可極力減少使裝置間連接的配線，不僅可實現(xiàn)配線電纜和連接器的小型化，而且可減少由配線間的相互干擾所引起的串音等。
一般，在數(shù)字數(shù)據(jù)串行傳送中，發(fā)送單元側(cè)把所并行供給的數(shù)字數(shù)據(jù)轉(zhuǎn)換成串行數(shù)字數(shù)據(jù)發(fā)送到接收單元。另一方面，在接收單元側(cè)，把所接收的串行數(shù)字數(shù)據(jù)復原成并行數(shù)字數(shù)據(jù)。
這里，參照圖65。圖65是表示將并行數(shù)字數(shù)據(jù)進行串行化來傳送的串行數(shù)據(jù)傳送系統(tǒng)的系統(tǒng)結(jié)構的圖。在(1)電/直流耦合、(2)電/交流耦合、(3)光中的任何情況下，輸入到發(fā)送單元的并行數(shù)據(jù)在編碼器進行了規(guī)定編碼后，在串行轉(zhuǎn)換器被轉(zhuǎn)換成串行數(shù)據(jù)，進行放大來傳送。在接收單元所接收的串行數(shù)據(jù)在被放大后，在CDRPLL電路被轉(zhuǎn)換成并行數(shù)據(jù)，在解碼器被解碼。直流耦合簡單，并且可進行包含直流分量的低頻分量的傳送，交流耦合具有可使發(fā)送側(cè)和接收側(cè)直流隔離的優(yōu)點。光通信具有可進行高速且長距離傳送的優(yōu)點。
在其中任何情況下，在發(fā)送單元側(cè)和接收單元側(cè)各自取得同步進行復原動作，然而當同步超出了規(guī)定的范圍時，則不能進行準確的數(shù)字數(shù)據(jù)復原。因此，在發(fā)生了同步偏差的情況下，需要重新調(diào)整同步。在專利文獻1中描述了以下時鐘復原電路，該時鐘復原電路在發(fā)生了同步偏差的情況下，使用共模把基準時鐘發(fā)送請求發(fā)送到發(fā)送側(cè)，當在接收側(cè)接收到所請求的基準時鐘時，從相位比較模式切換到頻率比較模式進行重新調(diào)整。
并且，在有源矩陣型液晶顯示器或等離子顯示器中，數(shù)字數(shù)據(jù)被串行傳送(例如，參照專利文獻1)。這里，參照圖66和圖67對該以往的串行傳送進行說明。
有源矩陣型液晶顯示器使用的圖像數(shù)據(jù)，如圖66所示，由RGB各自的色數(shù)據(jù)Rx/Gx/Bx和包含DE(DATA ENABLE數(shù)據(jù)啟用)/Hsync(水平同步數(shù)據(jù))/Vsync(垂直同步數(shù)據(jù))的同步數(shù)據(jù)結(jié)構。在激活期間，從圖像數(shù)據(jù)源輸出色數(shù)據(jù)，在消隱期間，從圖像數(shù)據(jù)源輸出同步數(shù)據(jù)。另外，在激活期間即DE＝“高”的期間，Hsync和Vsync仍是“高”而不變化。
圖67表示該專利文獻2所揭示的數(shù)字數(shù)據(jù)串行傳送技術中的把m位圖像數(shù)據(jù)編碼成n位數(shù)據(jù)的方法的概略。在該以往的編碼方法中，把情況分成不發(fā)送同步數(shù)據(jù)的情況(圖67(A))和發(fā)送同步數(shù)據(jù)的情況(圖67(B))，進行m位圖像數(shù)據(jù)的編碼。
在該以往的編碼中，在不發(fā)送同步數(shù)據(jù)的情況下(圖67(A))，把每像素的m位圖像數(shù)據(jù)轉(zhuǎn)換(encode)成同一邏輯位不連續(xù)大于等于k個的n位串行圖像數(shù)據(jù)，進行時分復用來發(fā)送。并且，在發(fā)送同步數(shù)據(jù)的情況下(圖67(B))，將每像素的m位圖像數(shù)據(jù)通過進行時分復用，并附加包含同一邏輯位連續(xù)k個的特定位串而成為(n-m)位的串行碼，轉(zhuǎn)換成串行圖像數(shù)據(jù)進行時分復用來發(fā)送。這里，m、n、k各自滿足m＜n且k＜(n-m)的條件。這樣，不中斷收發(fā)所并行供給的圖像數(shù)據(jù)和同步數(shù)據(jù)，可使用一條傳送路徑進行收發(fā)。
專利文獻1美國專利6,069,927號公報專利文獻2特開平9-168147號公報然而，在專利文獻1的方法中，具有以下等的問題由于在接收單元側(cè)需要共模驅(qū)動器以及在發(fā)送側(cè)需要共模電壓檢測電路，因而成為因這些附加電路的寄生電容、噪聲等而使傳送路徑質(zhì)量下降的主要原因。并且，在把該方法應用于光通信的情況下，由于需要雙向通信，因而需要使用2根光纖或者進行WDM(波分復用)傳送，全都成為成本上升的主要原因。
并且，在上述以往系統(tǒng)中，需要在發(fā)送單元和接收單元之間進行利用訓練信號和確認信號的互動動作。而且，在以往系統(tǒng)中，在接收單元側(cè)的CDR中可復原的時鐘頻率一般限于規(guī)定的窄頻率范圍。這是因為，接收單元的時鐘抽出電路把來自所內(nèi)置的石英振蕩器或外部振蕩器的時鐘輸入用作基準時鐘，時鐘抽出電路只能抽出該基準時鐘附近的頻率范圍的時鐘。因此，具有的問題是，在來自發(fā)送單元側(cè)的串行數(shù)據(jù)的傳送速率變化的情況下，由于接收側(cè)不能進行時鐘抽出，因而不能進行數(shù)據(jù)復原。
并且，在專利文獻2所述的編碼方法中，如以下說明那樣，不能充分減少在把串行數(shù)據(jù)轉(zhuǎn)換成并行數(shù)據(jù)時的時鐘復原(抽出)中的錯誤的發(fā)生。
如果在1碼元的串行數(shù)據(jù)中存在多個上升沿，則當在接收單元側(cè)進行并行化時，可能不能如原來那樣進行時鐘復原。這里，1碼元是指以與所輸入的數(shù)據(jù)相同周期或者其整數(shù)倍周期的上升沿或下降沿來劃分的串行數(shù)據(jù)塊。
這里，對時鐘的復原進行說明。圖1表示從由數(shù)據(jù)A1、A2、A3…構成1碼元的串行數(shù)據(jù)A(圖1(A))和由數(shù)據(jù)B1構成1碼元的串行數(shù)據(jù)B(圖1(B))在接收單元側(cè)復原時鐘的時序圖。在圖1(A)所示的串行數(shù)據(jù)A中，在1碼元內(nèi)存在多個上升沿(Rise Edge)和下降沿(Fall Edge)。另一方面，在圖1(B)所示的串行數(shù)據(jù)B中，在1碼元內(nèi)分別只存在1個上升沿和下降沿。
這里，即使在把為了從串行數(shù)據(jù)A復原時鐘而取得同步的定時設定為點A1即數(shù)據(jù)的上升沿的情況下，也會發(fā)生因數(shù)據(jù)的波形劣化或抖動等的影響而不能取得在點A1的時鐘復原同步。即，在不能取得在點A1的時鐘復原同步的情況下，在作為上升沿的點A2、A3等設定外的點會取得時鐘復原同步，從而不能進行正常的時鐘復原。這是由于像串行數(shù)據(jù)A那樣在1碼元內(nèi)存在多個上升沿而發(fā)生的。
這里，參照圖2(A)和(B)進行更詳細說明。圖2(A)表示包含數(shù)字數(shù)據(jù)C1～C6的串行數(shù)據(jù)C。另一方面，圖2(B)表示數(shù)據(jù)結(jié)構與串行數(shù)據(jù)C不同、包含數(shù)字數(shù)據(jù)D1和D2的串行數(shù)據(jù)D。另外，這里假定兩串行數(shù)據(jù)的時標相同。
在串行數(shù)據(jù)C中的數(shù)字數(shù)據(jù)C1～C6、以及串行數(shù)據(jù)D中的數(shù)字數(shù)據(jù)D1和D2中，當把C3的脈寬和D1的脈寬進行比較時，與C3相比，D1的脈寬長。因此，串行數(shù)據(jù)C的上升沿和下降沿數(shù)比串行數(shù)據(jù)D的上升沿多。
在圖2(A)所示的串行數(shù)據(jù)C中的各數(shù)字數(shù)據(jù)C1～C6的躍遷附近(上升沿或下降沿附近)，因數(shù)字數(shù)據(jù)的波形劣化或者抖動等的影響而發(fā)生抽樣錯誤的概率增高。另一方面，在圖2(B)所示的串行數(shù)據(jù)D中的各數(shù)字數(shù)據(jù)D1和D2中，由于各數(shù)據(jù)長度較長，數(shù)據(jù)持續(xù)同代碼的時間較長，因而發(fā)生抽樣錯誤的概率非常低。換句話說，為了減少串行數(shù)據(jù)的抽樣錯誤，期望的是數(shù)字數(shù)據(jù)的上升沿少的數(shù)據(jù)結(jié)構。
本發(fā)明者們認為在上述以往公知的串行傳送技術中，當在串行數(shù)據(jù)中1碼元內(nèi)存在多個上升沿時，有時把上升沿誤認為碼元劃分，發(fā)生誤同步，這就是不能充分減少在把串行數(shù)據(jù)轉(zhuǎn)換成并行數(shù)據(jù)時的時鐘復原中的錯誤發(fā)生的原因。
在圖1(B)所示的從在1碼元內(nèi)僅存在1個上升沿的串行數(shù)據(jù)B復原時鐘的情況下，當把為復原時鐘而取得同步的定時設定為點B1時，即使有數(shù)據(jù)的波形劣化或抖動等的影響，由于在1碼元內(nèi)僅存在1個上升沿，因而也會減少在時鐘復原時發(fā)生錯誤的可能性。

發(fā)明內(nèi)容
因此，本發(fā)明就是鑒于上述問題而提出的，本發(fā)明提供一種在接收單元側(cè)不需要基準時鐘且不需要互動動作的、可進行簡易高速串行數(shù)據(jù)傳送的串行數(shù)據(jù)傳送系統(tǒng)。并且，本發(fā)明還提供一種即使發(fā)送單元側(cè)的串行數(shù)據(jù)傳送速率變化，也能在接收單元側(cè)追隨該變化的串行數(shù)據(jù)傳送系統(tǒng)。
并且，本發(fā)明提供一種通過將同步數(shù)據(jù)進行脈寬調(diào)制，可實現(xiàn)串行數(shù)據(jù)內(nèi)的上升沿僅為1個、在復原時鐘時減少錯誤的可靠性高的數(shù)字數(shù)據(jù)傳送的數(shù)據(jù)傳送方法、其發(fā)送電路和接收電路以及數(shù)據(jù)傳送系統(tǒng)。
并且，本發(fā)明的目的是提供一種由于使接收單元的電壓控制振蕩電路的頻率在捕獲范圍內(nèi)，因而不需要以往所需要的基準時鐘、而且也不需要雙向通信的、在圖65的任何構成中都能應用的時鐘復原相位同步電路。
本發(fā)明是一種數(shù)字數(shù)據(jù)傳送方法，該傳送方法將第1信息和第2信息各自在第1期間和第2期間交替周期性進行傳送，其特征在于，所述第1期間的所述第1信息的每單位時間的信息量比所述第2期間的所述第2信息的每單位時間的信息量多；所述第1期間的所述第1信息作為以最小脈寬的n倍為1碼元的串行數(shù)據(jù)來傳送，所述第2期間的所述第2信息作為脈寬調(diào)制后的串行數(shù)據(jù)來傳送。
并且，本發(fā)明是一種傳送系統(tǒng)，該傳送系統(tǒng)將第1信息和第2信息各自在第1期間和第2期間交替周期性進行串行傳送，其特征在于，包含第2編碼器，將所述第2信息進行編碼，以便在順序進行串行化而成為1碼元的串行數(shù)據(jù)時，成為將所述第1信息進行了串行化時的串行數(shù)據(jù)的最小脈寬的n倍周期的脈寬調(diào)制信號；第1編碼器，將所述第1信息進行編碼，以便使順序進行了串行化時的1碼元的串行數(shù)據(jù)與所述脈寬調(diào)制信號不同；串行化電路，把所述所編碼的所述第1信息轉(zhuǎn)換成所述1碼元的串行數(shù)據(jù)，把所述所編碼的所述第2信息轉(zhuǎn)換成作為所述1碼元的所述脈寬調(diào)制信號的串行數(shù)據(jù)，將所述第1信息的1碼元串行數(shù)據(jù)和所述第2信息的1碼元串行數(shù)據(jù)交替周期性進行串行化；傳送路徑，傳送所述所串行化的數(shù)據(jù)；時鐘抽出電路，從所述傳送路徑上所傳送的第1信息的串行數(shù)據(jù)或所述第2信息的串行數(shù)據(jù)中抽出這些串行數(shù)據(jù)中的基準時鐘；信息判別電路，根據(jù)所述第1信息的串行數(shù)據(jù)和所述第2信息的串行數(shù)據(jù)的數(shù)據(jù)的所述不同，判別所述第1信息的串行數(shù)據(jù)和所述第2信息的串行數(shù)據(jù)；第1解碼器，將所述所分離的所述第1信息的串行數(shù)據(jù)與所述第1編碼器對應解碼成所述第1信息；以及第2解碼器，將所述所分離的所述第2信息的串行數(shù)據(jù)與所述第2編碼器對應解碼成所述第2信息；在所述第1期間所傳送的所述第1信息的每單位時間的信息量比在所述第2期間所傳送的所述第2信息的每單位時間的信息量多。
并且，本發(fā)明是一種傳送系統(tǒng)，該傳送系統(tǒng)將第1信息和第2信息各自在第1期間和第2期間交替周期性進行串行傳送，其特征在于，具有第2編碼器，將所述第2信息進行編碼，以便在順序進行串行化而成為1碼元的串行數(shù)據(jù)時，成為將所述第1信息進行了串行化時的串行數(shù)據(jù)的最小脈寬的n倍周期的脈寬調(diào)制信號；第1編碼器，將所述第1信息進行編碼，以便使順序進行了串行化時的1碼元的串行數(shù)據(jù)與所述脈寬調(diào)制信號不同；串行化電路，把所述所編碼的所述第1信息轉(zhuǎn)換成所述1碼元的串行數(shù)字數(shù)據(jù)，把所述所編碼的所述第2信息轉(zhuǎn)換成作為所述1碼元的所述脈寬調(diào)制信號的串行數(shù)據(jù)，將所述第1信息的1碼元串行數(shù)據(jù)和所述第2信息的1碼元串行數(shù)據(jù)交替周期性進行串行化；傳送路徑，傳送所述所串行化的數(shù)據(jù)；以及時鐘抽出電路，從所述傳送路徑上所傳送的第1信息的串行數(shù)據(jù)或所述第2信息的串行數(shù)據(jù)中抽出這些串行數(shù)據(jù)中的基準時鐘；信息判別電路，根據(jù)所述第1信息的串行數(shù)據(jù)和所述第2信息的串行數(shù)據(jù)的數(shù)據(jù)的所述不同，識別所述第1信息的串行數(shù)據(jù)和所述第2信息的串行數(shù)據(jù)；第1解碼器，將所述所分離的所述第1信息的串行數(shù)據(jù)與所述第1編碼器對應解碼成所述第1信息；以及第2解碼器，將所述所分離的所述第2信息的串行數(shù)據(jù)與所述第2編碼器對應解碼成所述第2信息；所述時鐘抽出電路具有相位比較環(huán)路，包含電壓控制電路，把所述串行數(shù)據(jù)和電壓控制振蕩電路的輸出相位進行比較的相位比較電路，以及生成所述電壓控制電路的控制電壓的環(huán)路濾波器；抽樣電路，使用在所述電壓控制振蕩電路所生成的多相時鐘將所述串行數(shù)據(jù)進行抽樣；頻率控制電路，把所述1碼元的串行數(shù)據(jù)的頻率和所述電壓控制振蕩電路的振蕩頻率進行比較，使電壓控制振蕩電路的振蕩頻率與所述1碼元的串行數(shù)據(jù)的頻率一致，該頻率控制電路具有沿數(shù)判定電路，判定在所述電壓控制振蕩電路所生成的所述1碼元的期間的串行信號中的上升沿數(shù)是0還是1還是除此以外；以及定時器，在上升沿數(shù)是0，或者頻率控制電路被禁用的情況下被復位，按照規(guī)定的時間間隔輸出定時器信號；該頻率控制電路進行控制，以便在上升沿數(shù)是0的情況下，使電壓控制振蕩電路的振蕩頻率下降，在從定時器輸出了定時器信號的情況下，使電壓控制振蕩電路的頻率上升；充電泵，接收所述頻率控制電路的輸出，把電流脈沖輸出到所述環(huán)路濾波器；以及模式切換電路，在從所述相位比較電路輸入了頻率比較模式請求信號的情況下，啟用頻率控制電路，禁用相位比較電路，在上升沿數(shù)或下降沿數(shù)是1的情況下檢測出連續(xù)大于等于規(guī)定數(shù)，判定為所述電壓控制振蕩電路的輸出頻率在所述相位比較環(huán)路的捕獲范圍內(nèi)，禁用頻率控制電路，啟用相位比較電路。
并且，本發(fā)明是一種發(fā)送電路，該發(fā)送電路用于將第1信息和第2信息各自在第1期間和第2期間交替周期性進行串行傳送，具有第2編碼器，將所述第2信息進行編碼，以便在順序進行串行化而成為1碼元的串行數(shù)據(jù)時，成為將所述第1信息進行了串行化時的串行數(shù)據(jù)的最小脈寬的n倍周期的脈寬調(diào)制信號；第1編碼器，將所述第1信息進行編碼，以便使順序進行了串行化時的1碼元的串行數(shù)據(jù)與所述脈寬調(diào)制信號不同；以及串行化電路，把所述所編碼的所述第1信息轉(zhuǎn)換成所述1碼元的串行數(shù)據(jù)，把所述所編碼的所述第2信息轉(zhuǎn)換成作為所述1碼元的所述脈寬調(diào)制信號的串行數(shù)據(jù)。
并且，所述第1編碼器可以進行編碼，以便在所述1碼元的串行數(shù)據(jù)中具有大于等于2個的上升沿；所述第2編碼器可以進行編碼，以便在所述1碼元的串行數(shù)據(jù)中僅把1個上升沿配置在距所述1碼元的起點一定位置。
并且，所述第1編碼器可以具有組合邏輯電路，具有輸入和輸出的多個對應關系；以及判定電路，至少評價所述所輸入的第1信息，輸出基于該評價的判定信號；所述組合邏輯電路可以根據(jù)所述判定信號進行所選擇的所述對應關系的編碼，并把用于識別該所選擇的所述對應關系的編碼位賦予給所述輸出。
并且，所述對應關系可以包含第1對應關系和第2對應關系；所述第1對應關系可以是所述輸入和輸出相等的關系；所述第2對應關系可以是使輸出相對于所述輸入每隔2位進行代碼反轉(zhuǎn)的關系。
并且，所述判定電路在將所述第1信息進行了單純串行轉(zhuǎn)換時，在上升沿數(shù)是0的情況下，輸出使所述組合邏輯電路選擇所述第2對應關系的判定信號。
并且，所述判定電路將所述第1信息進行單純串行轉(zhuǎn)換，當在其前后附加了代碼相互不同的起始位和停止位時，在上升沿數(shù)是1的情況下，輸出使所述組合邏輯電路選擇所述第2對應關系的判定信號。
并且，所述判定電路輸出使所述組合邏輯電路選擇所述多個對應關系中編碼后的所述1碼元的串行數(shù)據(jù)中的同代碼連續(xù)數(shù)比所述1碼元的串行數(shù)據(jù)的位數(shù)的2分之1加1后的值小的所述對應關系的判定信號。
并且，所述判定電路輸出使所述組合邏輯電路選擇所述多個對應關系中使編碼后的數(shù)據(jù)對稱關系中的數(shù)據(jù)的各自累積數(shù)的差最小的所述對應關系的判定信號。
并且，特征在于，所述判定電路輸出使所述組合邏輯電路選擇所述多個對應關系中使編碼后的數(shù)據(jù)對稱關系中的數(shù)據(jù)的累積數(shù)最小的所述對應關系的判定信號。
并且，所述判定電路可以對包含主信息傳送頻率、EMI量、所述1碼元的串行數(shù)字數(shù)據(jù)以及所述脈寬調(diào)制信號的SN比或錯誤率中的至少一項的信息進行評價，輸出與該評價對應的判定信號。
并且，可以把所述上升沿置換成下降沿。
并且，所述第2編碼器可以將所述第2信息進行編碼，以便在順序進行了串行化時成為以所述上升沿為起點到下降沿的同代碼期間。
并且，本發(fā)明是一種接收電路，該接收電路用于接收將第2信息的串行數(shù)據(jù)，即作為第1信息的1碼元的串行數(shù)據(jù)的最小脈寬的n倍周期的脈寬調(diào)制信號的1碼元的串行數(shù)據(jù)化后的第2信息的串行數(shù)據(jù)、和第1信息的串行數(shù)據(jù)，即串行化成使1碼元的串行數(shù)據(jù)與所述脈寬調(diào)制信號不同的第1信息的串行數(shù)據(jù)交替周期性進行串行傳送的信號，具有時鐘抽出電路，從所述第1信息的串行數(shù)據(jù)或所述第2信息的串行數(shù)據(jù)中抽出這些串行數(shù)據(jù)中的基準時鐘；信息判別電路，根據(jù)所述第1信息的串行數(shù)據(jù)和所述第2信息的串行數(shù)據(jù)的數(shù)據(jù)的所述不同，判別所述第1信息的串行數(shù)據(jù)和所述第2信息的串行數(shù)據(jù)；第1解碼器，將所述所判其它所述第1信息的串行數(shù)據(jù)與所述第1編碼器對應解碼成所述第1信息；以及第2解碼器，將所述所分離的所述第2信息的串行數(shù)據(jù)與所述第2編碼器對應解碼成所述第2信息。
并且，所述第1信息的串行數(shù)據(jù)包含識別編碼模式的編碼位，所述第1解碼器進行與所述編碼位對應的解碼。
并且，所述信息判別電路根據(jù)所述串行數(shù)據(jù)的1碼元中的上升沿數(shù)，識別所述第1信息的串行數(shù)據(jù)和所述第2信息的串行數(shù)據(jù)。
并且，本發(fā)明是一種數(shù)字數(shù)據(jù)發(fā)送電路，該發(fā)送電路把第1數(shù)字數(shù)據(jù)和第2數(shù)字數(shù)據(jù)轉(zhuǎn)換成1碼元的串行數(shù)字數(shù)據(jù)發(fā)送到接收電路，具有編碼器，把所述第2數(shù)字數(shù)據(jù)編碼成上位值總是大于等于下位值的數(shù)字數(shù)據(jù)，在所述1碼元內(nèi)僅生成1個上升沿；開關電路，根據(jù)選擇信號選擇所述第1數(shù)字數(shù)據(jù)或所述所編碼的所述第2數(shù)字數(shù)據(jù)；以及串行化電路，將所述開關電路的輸出信號和所述選擇信號進行串行轉(zhuǎn)換。
并且，本發(fā)明的數(shù)字數(shù)據(jù)接收電路具有并行化電路，把第1串行數(shù)字數(shù)據(jù)并行轉(zhuǎn)換成第1數(shù)字數(shù)據(jù)和選擇信號，而且把在1碼元內(nèi)僅具有1個上升沿的第2串行數(shù)字數(shù)據(jù)并行轉(zhuǎn)換成第2數(shù)字數(shù)據(jù)和所述選擇信號；解碼電路，將所述第2數(shù)字數(shù)據(jù)進行解碼，輸出到第2開關電路；第1開關電路，根據(jù)所述選擇信號選擇和輸出所述第1數(shù)字數(shù)據(jù)；以及第2開關電路，根據(jù)所述選擇信號選擇和輸出所述所解碼的所述第2數(shù)字數(shù)據(jù)。
并且，本發(fā)明是一種數(shù)字數(shù)據(jù)發(fā)送電路，該發(fā)送電路把第1數(shù)字數(shù)據(jù)和第2數(shù)字數(shù)據(jù)轉(zhuǎn)換成1碼元的串行數(shù)字數(shù)據(jù)發(fā)送到接收電路，具有第1編碼器，將所述第1數(shù)字數(shù)據(jù)進行直流平衡處理，在1碼元內(nèi)生成大于等于2個的上升沿；第2編碼器，把所述第2數(shù)字數(shù)據(jù)編碼成上位值總是大于等于下位值的數(shù)字數(shù)據(jù)，在1碼元內(nèi)僅生成1個上升沿；開關電路，根據(jù)選擇信號選擇所述直流平衡處理后的所述第1數(shù)字數(shù)據(jù)或所述所編碼的所述第2數(shù)字數(shù)據(jù)；以及串行化電路，將所述開關電路的輸出信號進行串行轉(zhuǎn)換。
并且，本發(fā)明的接收電路具有并行化電路，把1碼元內(nèi)具有大于等于2個上升沿的第1串行數(shù)字數(shù)據(jù)并行轉(zhuǎn)換成第1數(shù)字數(shù)據(jù)，而且把1碼元內(nèi)僅具有1個上升沿的第2串行數(shù)字數(shù)據(jù)并行轉(zhuǎn)換成第2數(shù)字數(shù)據(jù)；第1解碼電路，將所述第1數(shù)字數(shù)據(jù)進行解碼，輸出到第1開關電路；第2解碼電路，將所述第2數(shù)字數(shù)據(jù)進行解碼，輸出到第2開關電路；判定電路，判定所述第1數(shù)字數(shù)據(jù)和所述第2數(shù)字數(shù)據(jù)的所述上升沿數(shù)，在所述上升沿數(shù)是1的情況下和大于等于2的情況下輸出不同的選擇信號；第1開關電路，根據(jù)所述選擇信號選擇和輸出所述所解碼的所述第1數(shù)字數(shù)據(jù)；以及第2開關電路，根據(jù)所述選擇信號選擇和輸出所述所解碼的所述第2數(shù)字數(shù)據(jù)。
并且，本發(fā)明是一種數(shù)字數(shù)據(jù)傳送方法，該傳送方法在發(fā)送側(cè)單元中把并行輸入的第1數(shù)字數(shù)據(jù)和第2數(shù)字數(shù)據(jù)轉(zhuǎn)換成1碼元的串行數(shù)字數(shù)據(jù)發(fā)送到接收側(cè)單元，其特征在于，在第1期間，把所述第1數(shù)字數(shù)據(jù)和選擇信號轉(zhuǎn)換成第1串行數(shù)字數(shù)據(jù)發(fā)送到所述接收側(cè)單元，在第2期間，把所述第2數(shù)字數(shù)據(jù)編碼成上位值總是大于等于下位值，在1碼元內(nèi)僅生成1個上升沿，而且轉(zhuǎn)換成第2串行數(shù)字數(shù)據(jù)發(fā)送到所述接收側(cè)單元。
并且，本發(fā)明是一種數(shù)字數(shù)據(jù)傳送方法，該傳送方法在發(fā)送側(cè)單元中把并行輸入的第1數(shù)字數(shù)據(jù)和第2數(shù)字數(shù)據(jù)轉(zhuǎn)換成1碼元的串行數(shù)字數(shù)據(jù)發(fā)送到接收側(cè)單元，其特征在于，在第1期間，將所述第1數(shù)字數(shù)據(jù)進行直流平衡處理，把所述直流平衡處理后的所述第1數(shù)字數(shù)據(jù)轉(zhuǎn)換成第1串行數(shù)字數(shù)據(jù)發(fā)送到所述接收側(cè)單元，在第2期間，把所述第2數(shù)字數(shù)據(jù)編碼成上位值總是大于等于下位值，在1碼元內(nèi)僅生成1個上升沿，而且轉(zhuǎn)換成第2串行數(shù)字數(shù)據(jù)發(fā)送到所述接收側(cè)單元。
并且，本發(fā)明的數(shù)據(jù)傳送系統(tǒng)是在發(fā)送側(cè)單元中把并行輸入的第1數(shù)字數(shù)據(jù)和第2數(shù)字數(shù)據(jù)轉(zhuǎn)換成1碼元的串行數(shù)字數(shù)據(jù)發(fā)送到接收側(cè)單元的數(shù)字數(shù)據(jù)傳送系統(tǒng)，具有所述發(fā)送側(cè)單元和接收側(cè)單元；所述發(fā)送側(cè)單元具有編碼器，把所述第2數(shù)字數(shù)據(jù)編碼成上位值總是大于等于下位值的數(shù)字數(shù)據(jù)，在所述1碼元內(nèi)僅生成1個上升沿；第1開關電路，根據(jù)選擇信號選擇所述第1數(shù)字數(shù)據(jù)或所述所編碼的所述第2數(shù)字數(shù)據(jù)；以及串行化電路，將所述第1開關電路的輸出信號中的所述第1數(shù)字數(shù)據(jù)和所述選擇信號進行串行轉(zhuǎn)換，生成第1串行數(shù)字數(shù)據(jù)，而且將所述第1開關電路的輸出信號中的所述所編碼的所述第2數(shù)字數(shù)據(jù)和所述選擇信號進行串行轉(zhuǎn)換，生成第2串行數(shù)字數(shù)據(jù)；所述接收側(cè)單元具有數(shù)字數(shù)據(jù)接收電路，該數(shù)字數(shù)據(jù)接收電路具有并行化電路，把所述第1串行數(shù)字數(shù)據(jù)并行轉(zhuǎn)換成所述第1數(shù)字數(shù)據(jù)和所述選擇信號，而且把所述第2串行數(shù)字數(shù)據(jù)并行轉(zhuǎn)換成所述所編碼的所述第2數(shù)字數(shù)據(jù)和所述選擇信號；解碼電路，將所述所編碼的所述第2數(shù)字數(shù)據(jù)進行解碼，輸出到第3開關電路；第2開關電路，根據(jù)所述選擇信號選擇和輸出所述第1數(shù)字數(shù)據(jù)；第3開關電路，根據(jù)所述選擇信號選擇和輸出所述所解碼的所述第2數(shù)字數(shù)據(jù)。
并且，本發(fā)明是一種數(shù)字數(shù)據(jù)傳送系統(tǒng)，該傳送系統(tǒng)在發(fā)送側(cè)單元中把并行輸入的第1數(shù)字數(shù)據(jù)和第2數(shù)字數(shù)據(jù)轉(zhuǎn)換成1碼元的串行數(shù)字數(shù)據(jù)發(fā)送到接收側(cè)單元，具有所述發(fā)送側(cè)單元和接收側(cè)單元；所述發(fā)送側(cè)單元具有第1編碼器，將所述第1數(shù)字數(shù)據(jù)進行直流平衡處理，在1碼元內(nèi)生成大于等于2個的上升沿；第2編碼器，把所述第2數(shù)字數(shù)據(jù)編碼成上位值總是大于等于下位值的數(shù)字數(shù)據(jù)，在1碼元內(nèi)僅生成1個上升沿；第1開關電路，根據(jù)第1選擇信號選擇所述直流平衡處理后的所述第1數(shù)字數(shù)據(jù)或所述所編碼的所述第2數(shù)字數(shù)據(jù)；以及串行化電路，將所述第1開關電路的輸出信號中的所述直流平衡處理后的所述第1數(shù)字數(shù)據(jù)進行串行轉(zhuǎn)換，生成第1串行數(shù)字數(shù)據(jù)，而且將所述第1開關電路的輸出信號中的所述所編碼的所述第2數(shù)字數(shù)據(jù)進行串行轉(zhuǎn)換，生成第2串行數(shù)字數(shù)據(jù)；所述接收側(cè)單元具有并行化電路，把所述第1串行數(shù)字數(shù)據(jù)并行轉(zhuǎn)換成所述直流平衡處理后的所述第1數(shù)字數(shù)據(jù)，而且把所述第2串行數(shù)字數(shù)據(jù)并行轉(zhuǎn)換成所述所編碼的所述第2數(shù)字數(shù)據(jù)；第1解碼電路，將所述直流平衡處理后的所述第1數(shù)字數(shù)據(jù)進行解碼，輸出到第2開關電路；第2解碼電路，將所述所編碼的所述第2數(shù)字數(shù)據(jù)進行解碼，輸出到第3開關電路；判定電路，判定所述直流平衡處理后的所述第1數(shù)字數(shù)據(jù)和所述所解碼的所述第2數(shù)字數(shù)據(jù)的所述上升沿數(shù)，在所述上升沿數(shù)是1的情況下和大于等于2的情況下輸出不同的第2選擇信號；第2開關電路，根據(jù)所述第2選擇信號選擇和輸出所述所解碼的所述第1數(shù)字數(shù)據(jù)；以及第3開關電路，根據(jù)所述第2選擇信號選擇和輸出所述所解碼的所述第2數(shù)字數(shù)據(jù)。
并且，本發(fā)明的特征在于，具有相位比較環(huán)路，包含電壓控制電路，把串行數(shù)據(jù)和電壓控制振蕩電路的輸出相位進行比較的相位比較電路，以及生成所述電壓控制電路的控制電壓的環(huán)路濾波器；抽樣電路，使用在所述電壓控制振蕩電路所生成的多相時鐘將所述串行數(shù)據(jù)進行抽樣；頻率控制電路，把所述串行數(shù)據(jù)的頻率和所述電壓控制振蕩電路的振蕩頻率進行比較，使電壓控制振蕩電路的振蕩頻率與串行數(shù)據(jù)的頻率一致，該頻率控制電路具有沿數(shù)判定電路，判定在所述電壓控制振蕩電路所生成的1碼元的期間的串行信號中的上升沿數(shù)是0還是1還是除此以外；以及定時器，在上升沿數(shù)是0，或者頻率控制電路被禁用的情況下被復位，按照規(guī)定的時間間隔輸出定時器信號；該頻率控制電路進行控制，以便在上升沿數(shù)是0的情況下，使電壓控制振蕩電路的振蕩頻率下降，在從定時器輸出了定時器信號的情況下，使電壓控制振蕩電路的頻率上升；充電泵，接收所述頻率控制電路的輸出，把電流脈沖輸出到所述環(huán)路濾波器；以及模式切換電路，在從所述相位比較電路輸入了頻率比較模式請求信號的情況下，啟用頻率控制電路，禁用相位比較電路，在上升沿數(shù)是1的情況下檢測出連續(xù)大于等于規(guī)定數(shù)，判定為所述電壓控制振蕩電路的輸出頻率在所述相位比較環(huán)路的捕獲范圍內(nèi)，禁用頻率控制電路，啟用相位比較電路。
并且，所述沿數(shù)判定電路可以根據(jù)所述所抽樣的信號中的上升沿數(shù)的計數(shù)結(jié)果表示零的輸出、和從所述串行數(shù)據(jù)直接判斷的結(jié)果表示不存在上升沿的輸出的“與”進行沿數(shù)零的判定。
并且，所述頻率控制電路可以使所述電壓控制振蕩電路的振蕩頻率下降比上升優(yōu)先進行。
并且，所述充電泵可以使在從所述頻率控制電路接收到上升信號的情況下進行充電的總電荷量比在從所述頻率控制電路接收到下降信號的情況下進行放電的總電荷量大。
并且，合適的是，所述充電泵使在從所述頻率控制電路接收到上升信號的情況下進行充電的充電脈沖數(shù)比在從所述頻率控制電路接收到下降信號的情況下進行放電的放電脈沖數(shù)多。
并且，合適的是，所述充電泵使在從所述頻率控制電路接收到上升信號的情況下進行充電的充電脈沖電流比在從所述頻率控制電路接收到下降信號的情況下進行放電的放電脈沖電流大。
并且，本發(fā)明是一種時鐘抽出電路，該時鐘抽出電路從將第1信息被解碼的1碼元的串行數(shù)字數(shù)據(jù)和脈寬調(diào)制信號交替周期性進行了串行傳送的信號中抽出時鐘，該脈寬調(diào)制信號是將第2信息編碼成與所述1碼元的串行數(shù)字數(shù)據(jù)不同，按照構成所述1碼元的串行數(shù)字數(shù)據(jù)的數(shù)字數(shù)據(jù)的脈寬的n倍周期進行了脈寬調(diào)制的脈寬調(diào)制信號，在所述1碼元中僅具有1個上升沿或下降沿，所述上升沿或下降沿配置在距所述1碼元的幀端一定位置，其特征在于，根據(jù)所述1碼元中的所述上升沿或下降沿的周期抽出所述時鐘。
并且，本發(fā)明的時鐘抽出電路具有電壓控制振蕩器；相位比較器，輸出與輸入數(shù)據(jù)串和來自所述電壓控制振蕩器的輸出信號的相位差對應的相位差信號；頻率比較器，輸出與所述輸入數(shù)據(jù)串和來自所述電壓控制振蕩器的輸出信號的頻率差對應的頻率差信號；以及模式切換電路，選擇所述相位差信號或頻率差信號；所述電壓控制振蕩器的振蕩頻率根據(jù)由所述模式切換電路所選擇的所述相位差信號或所述頻率差信號來控制。
并且，所述頻率比較器具有沿數(shù)判定電路，判定來自所述電壓控制振蕩器的輸出信號的1碼元周期中的輸入數(shù)據(jù)沿數(shù)是0還是1，輸出與判定結(jié)果對應的沿數(shù)判定信號；定時器，在所述沿數(shù)是0且選擇了所述相位差信號的情況下被復位，按照規(guī)定的時間間隔輸出定時器信號；以及頻率控制電路，根據(jù)所述沿數(shù)判定信號和所述定時器信號，控制所述電壓控制振蕩器的振蕩頻率；所述定時器的所述規(guī)定的時間間隔比傳送所述從信息的時間間隔長；所述頻率控制電路在所述沿數(shù)是0的情況下，使所述電壓控制振蕩器的振蕩頻率下降，在輸出了所述定時器信號的情況下，使所述電壓控制振蕩器的振蕩頻率上升；所述模式切換電路在按規(guī)定次數(shù)連續(xù)獲得了所述沿數(shù)是1的判定結(jié)果的情況下，選擇所述相位差信號。
并且，本發(fā)明的時鐘抽出電路具有抽樣電路，對輸入數(shù)據(jù)進行抽樣，輸出抽樣數(shù)據(jù)；所述沿數(shù)判定電路具有沿檢測電路，根據(jù)所述輸入數(shù)據(jù)檢測所述輸入數(shù)據(jù)串有無沿，輸出沿有無信息；所述沿數(shù)判定電路根據(jù)所述抽樣數(shù)據(jù)和所述沿有無信息判定沿數(shù)。
并且，本發(fā)明的時鐘抽出電路具有微調(diào)頻率比較電路；所述微調(diào)頻率比較電路根據(jù)1碼元中的上升沿的位置的每碼元的變化量，算出所述振蕩器的振蕩信號的頻率和基于所述1幀中的所述上升沿的周期的頻率的頻率偏差量，把與所述頻率偏差量對應的控制信號輸出到所述電壓控制振蕩器。
并且，所述微調(diào)頻率比較電路具有推測電路，推測所述1碼元中的起始位和停止位；根據(jù)所述起始位和所述停止位的每1碼元的變化量，導出所述電壓控制振蕩器的所述振蕩信號的頻率和基于所述1碼元中的所述上升沿的周期的頻率的頻率偏差量；把與所述頻率偏差量對應的控制信號輸出到所述電壓控制振蕩器。
根據(jù)本發(fā)明，在消隱期間，串行數(shù)據(jù)的每1碼元的上升沿數(shù)被固定為僅1個，因而可實現(xiàn)在從串行數(shù)據(jù)中抽出時鐘時由波形劣化所引起的錯誤的減少，可實現(xiàn)穩(wěn)定的數(shù)據(jù)傳送。
并且，根據(jù)本發(fā)明的數(shù)字數(shù)據(jù)傳送系統(tǒng)，可具有使用一對配線(包含光纖)的簡單構成進行從發(fā)送單元到接收單元的高速的串行數(shù)字數(shù)據(jù)傳送。而且，取得以下優(yōu)良效果是，不需要以往在發(fā)送單元和接收單元之間所進行的利用訓練信號和確認信號的互動動作。另外，在使用光纖的情況下，由于以往進行在訓練信號和確認信號的互動時所需要的雙向通信是困難的，因而根據(jù)本發(fā)明，不需要互動動作，在配線使用光纖的情況下，取得顯著效果。
并且，本發(fā)明的數(shù)字數(shù)據(jù)傳送系統(tǒng)可在消隱期間(通常，Hsync、Vsync)發(fā)送頻率低的數(shù)據(jù)(聲音數(shù)據(jù)等)。
并且，根據(jù)本發(fā)明的數(shù)字數(shù)據(jù)傳送系統(tǒng)，取得以下效果是，由于串行數(shù)字數(shù)據(jù)內(nèi)嵌入有時鐘，因而接收單元的時鐘抽出電路不需要來自石英振蕩器或外部振蕩器的時鐘輸入，即使串行數(shù)字數(shù)據(jù)的圖像尺寸變化，也能自動追隨，并且也能應對即插即用。
并且，根據(jù)本發(fā)明，由于接收單元不需要基準時鐘，而且不需要進行從接收側(cè)到發(fā)送側(cè)的反向傳送，因而可提供由于在接收側(cè)不需要共模驅(qū)動器以及在發(fā)送側(cè)不需要共模電壓檢測電路，因而消除了傳送系統(tǒng)的成本上升主要原因和傳送路徑質(zhì)量下降的主要原因的時鐘復原相位同步電路。


圖1是在1碼元內(nèi)存在多個上升沿的情況和在1碼元內(nèi)僅存在1個上升沿的串行數(shù)據(jù)的圖。
圖2是表示數(shù)據(jù)長度不同的數(shù)字數(shù)據(jù)的圖。
圖3是表示本發(fā)明一實施方式的數(shù)字數(shù)據(jù)發(fā)送電路和接收電路以及數(shù)字數(shù)據(jù)傳送方法和數(shù)字數(shù)據(jù)傳送系統(tǒng)的概念的圖。
圖4是表示本發(fā)明一實施方式的串行數(shù)據(jù)的概要的圖。
圖5是表示本發(fā)明一實施方式中的發(fā)送單元的電路構成的圖。
圖6是表示本發(fā)明一實施方式中的第1編碼電路2504a的電路方框圖。
圖7是表示本發(fā)明一實施方式中的組合邏輯電路2504a-1的電路構成的圖。
圖8是本發(fā)明一實施方式中的第1編碼電路的電路圖和動作表。
圖9是本發(fā)明一實施例的編碼方法的流程圖。
圖10是表示本發(fā)明一實施方式中的接收單元的電路構成的圖。
圖11是本發(fā)明一實施方式中的第1解碼電路2524a的電路圖。
圖12是本發(fā)明一實施方式中的第2解碼電路2524b的電路圖。
圖13是本發(fā)明一實施方式中的第1/第2解碼器判別電路2524c的電路圖。
圖14是本發(fā)明一實施方式中的解碼方法的流程圖。
圖15是本發(fā)明一實施方式中的DE濾波器的電路圖和動作說明圖。
圖16是表示作為本發(fā)明的接收電路的時鐘抽出電路的電路構成的硬件方框圖。
圖17是圖像顯示的1行的串行數(shù)據(jù)結(jié)構圖。
圖18是消隱期間的串行數(shù)據(jù)的上升沿數(shù)和電壓控制振蕩器的周期Tvco的關系圖。
圖19是激活期間的串行數(shù)據(jù)的上升沿數(shù)和電壓控制振蕩器的周期的關系圖。
圖20是表示時鐘抽出處理的流程圖。
圖21是表示電壓控制振蕩電路的電路構成的硬件方框和表示各時鐘間的定時的圖。
圖22是抽樣器的輸入輸出信號的串行數(shù)據(jù)和子時鐘的時序圖、以及抽樣結(jié)果的時序圖。
圖23是表示沿數(shù)判定電路的電路構成的硬件方框圖。
圖24是表示沿檢測電路的電路構成的硬件方框圖和輸入輸出信號的時序圖。
圖25是表示頻率差檢測電路的電路構成的硬件方框圖。
圖26是表示定時器的電路構成的硬件方框圖和各信號的時序圖。
圖27是表示充電泵的構成的電路方框圖。
圖28是表示控制電路的電路構成的硬件方框圖、其時序圖以及控制動作狀態(tài)躍遷圖。
圖29是時鐘抽出處理中的電壓控制振蕩器的頻率時間變化。
圖30是對在將數(shù)字數(shù)據(jù)進行了串行傳送時所發(fā)生的數(shù)據(jù)錯誤進行說明的圖。
圖31是對未發(fā)生數(shù)據(jù)錯誤的數(shù)字數(shù)據(jù)的串行傳送進行說明的圖。
圖32是本發(fā)明一實施例的編碼方法的流程圖。
圖33是本發(fā)明一實施例中的編碼電路的電路構成圖。
圖34是本發(fā)明一實施例中的評價函數(shù)的電路構成圖。
圖35是本發(fā)明一實施例的編碼方法的流程圖。
圖36是表示本發(fā)明一實施例的時鐘復原相位同步電路2600的電路構成的硬件方框圖。
圖37是本發(fā)明一實施例中的微調(diào)頻率比較電路80的電路方框圖。
圖38是表示本發(fā)明一實施例的沿抽出電路80a的電路構成的圖。
圖39是表示本發(fā)明一實施例的起始/停止推測電路80b的電路構成的圖。
圖40是表示本發(fā)明一實施例的頻率檢測電路80c的電路構成的圖。
圖41是本發(fā)明一實施例的發(fā)送單元3000的概略構成圖。
圖42是表示本發(fā)明一實施例的CRD檢測電路3000的電路構成的圖。
圖43是表示本發(fā)明一實施例的第1編碼電路的電路構成的圖。
圖44是表示本發(fā)明一實施例的串行數(shù)字數(shù)據(jù)的圖。
圖45是表示本發(fā)明一實施例的圖。
圖46是表示本發(fā)明一實施例的圖。
圖47是表示本發(fā)明一實施例中的發(fā)送單元的圖。
圖48是表示本發(fā)明一實施例中的編碼電路的圖。
圖49是表示本發(fā)明一實施例中的接收單元的圖。
圖50是表示本發(fā)明一實施例中的解碼電路的圖。
圖51是表示本發(fā)明一實施例中的發(fā)送單元的圖。
圖52是表示本發(fā)明一實施例的圖。
圖53是表示本發(fā)明一實施例的串行數(shù)字數(shù)據(jù)的圖。
圖54是表示本發(fā)明一實施例中的接收單元的圖。
圖55是表示本發(fā)明一實施例中的DE濾波器的圖。
圖56是表示本發(fā)明一實施例的串行數(shù)字數(shù)據(jù)的圖。
圖57是表示本發(fā)明一實施例的圖。
圖58是表示本發(fā)明一實施例中的直流平衡編碼電路的圖。
圖59是表示本發(fā)明一實施例的圖。
圖60是表示本發(fā)明一實施例的圖。
圖61是表示本發(fā)明一實施例中的發(fā)送單元的圖。
圖62是表示本發(fā)明一實施例中的接收單元的圖。
圖63是表示本發(fā)明一實施例的串行數(shù)字數(shù)據(jù)的圖。
圖64是表示本發(fā)明一實施例中的時鐘抽出電路的圖。
圖65是表示串行數(shù)據(jù)傳送系統(tǒng)的系統(tǒng)結(jié)構例的圖。
圖66是表示有源矩陣型液晶顯示器使用的圖像數(shù)據(jù)的構成的圖。
圖67是表示以往的數(shù)字數(shù)據(jù)串行傳送的圖。
圖68是表示本發(fā)明一實施例的串行數(shù)字數(shù)據(jù)的圖。
圖69是表示本發(fā)明一實施例的串行數(shù)字數(shù)據(jù)的圖。
圖70是表示本發(fā)明一實施例中的串行數(shù)據(jù)和抽樣時鐘的關系的時序圖。
圖中401發(fā)送單元、402串行化電路、403相位同步電路、404編碼電路、405開關電路、406輸出緩沖、411輸入色數(shù)據(jù)、412輸入同步數(shù)據(jù)、414輸入時鐘、415串行數(shù)據(jù)、421接收單元、422并行化電路、423時鐘抽出電路、424解碼電路、425開關電路、426開關電路、427輸入緩沖、431輸入色數(shù)據(jù)、432輸出同步數(shù)據(jù)、434輸出時鐘、2501發(fā)送單元、2502串行化電路、2503相位同步電路、2504編碼電路、2505開關電路、2506輸出緩沖、2511輸入色數(shù)據(jù)、2512輸入同步數(shù)據(jù)、2514輸入時鐘、2515串行數(shù)據(jù)、2521接收單元、2522并行化數(shù)據(jù)、2523時鐘抽出電路、2524解碼電路、2525開關電路、2526開關電路、2527輸入緩沖、2531輸出色數(shù)據(jù)、2532輸出同步數(shù)據(jù)、2534輸出時鐘、10相位比較電路、20環(huán)路濾波器、30電壓控制振蕩器、40抽樣、50頻率比較電路、51沿數(shù)判定電路、52頻率差檢測電路、53定時器、60充電泵、70控制電路、200接收電路(時鐘復原相位同步電路)、300串行數(shù)據(jù)、PLLCLKPLL時鐘、SUBCLK子時鐘、DetCLK沿檢測時鐘、NEDG0上升沿數(shù)0、NEDF1上升沿數(shù)1、FQDEN頻率比較激活信號、FQDEN相位比較激活信號、FQDRQ頻率比較請求信號、TIM表示大于等于1行掃描的時間的信號、CLK系統(tǒng)時鐘。
具體實施例方式
以下，根據(jù)附圖對本發(fā)明的最佳實施方式(以下稱為實施方式)進行說明。圖3表示本實施方式的數(shù)據(jù)發(fā)送電路和接收電路以及使用它們的數(shù)據(jù)傳送方法和數(shù)據(jù)傳送系統(tǒng)。該發(fā)送電路可封裝成發(fā)送用LSI，并且該接收電路可封裝成接收用LSI。
發(fā)送單元(發(fā)送電路)2501把將第1輸入信息2511(在本實施方式中，輸入色數(shù)據(jù)(RI5～RI0、GI5～GI0、BI5～BI0))、和第2輸入信息2512(輸入同步數(shù)據(jù)(HsyncI(輸入水平同步數(shù)據(jù))、VsyncI(輸入垂直同步數(shù)據(jù))、CTRLI(輸入控制))、以及第1輸入信息和第2輸入信息的切換信號DEI(輸入選擇信號(輸入數(shù)據(jù)啟用))進行了串行化的串行數(shù)據(jù)2515發(fā)送到接收單元2521。該串行數(shù)據(jù)2515內(nèi)嵌入有輸入時鐘2514的信息。
接收單元(接收電路)2521接收從發(fā)送單元2501所發(fā)送的串行數(shù)據(jù)2515，進行并行化，復原成第1輸出信息2531(輸出色數(shù)據(jù)(RO5～RO0、GO5～GO0、BO5～BO0))、第2輸出信息2532(HsyncO(輸出水平同步數(shù)據(jù))、VsyncO(輸出垂直同步數(shù)據(jù))、CTRLO(輸出控制)、DEO(輸出選擇信號(輸出數(shù)據(jù)啟用)))以及輸出時鐘2534進行輸出。
發(fā)送單元2501具有串行化電路2502(Serializer)，相位同步電路2503(PLL電路Phase Locked Loop(鎖相環(huán))電路)，第1編碼電路2504a(Encoder1)和第2編碼電路2504b(Encoder2)，開關電路2505以及輸出緩沖器2506(Output Buffer)。
并且，接收單元2521具有并行化電路2522(De-serializer)，時鐘抽出電路(CDRPLL電路Clock Data Recovery Phase Locked Loop(時鐘數(shù)據(jù)復原鎖相環(huán))電路)2523，第1解碼電路2524a(Decoder1)和第2解碼電路2524b(Decoder2)，第1開關電路2525和第2開關電路2526以及輸入緩沖器2527(Input Buffer)。另外，輸出緩沖器2506和輸入緩沖器2527可以根據(jù)需要設置。并且，在本實施方式中，對于作為第1輸入信息2511的輸入色數(shù)據(jù)，表示RGB各色數(shù)據(jù)各自是6位的例，然而本發(fā)明也能應用于8位的RGB數(shù)據(jù)和10位的RGB數(shù)據(jù)等，本發(fā)明不限于特定的RGB數(shù)據(jù)位數(shù)。并且，在接收單元2521中，第1解碼電路2524a、第2解碼電路2524b、第1開關電路2525以及第2開關電路2526由于這些電路協(xié)調(diào)而實現(xiàn)將第1輸出信息2531和第2輸出信息2532進行分離和生成的功能，因而也可以將這些電路統(tǒng)稱為信息分離電路。另外，第1輸入信息2511與第2輸出信息2531對應，第2輸入信息2512與第2輸出信息2532對應。
在發(fā)送單元2501中，第1輸入信息2511和作為輸入同步數(shù)據(jù)的第2輸入信息2512分別被輸入到第1編碼電路2504a和第2編碼電路2504b中進行編碼。開關電路2505把DEI用作輸入選擇信號，在DEI高的情況下，選擇由第1編碼電路2504a所編碼的第1信息2511，在DEI低的情況下，選擇由第2編碼電路2504b所編碼的第2信息2512，輸出到串行化電路2502。輸入時鐘2514在相位同步電路2503被轉(zhuǎn)換成多相時鐘，串行化電路2502使用該多相時鐘將開關電路2505的輸出進行串行化，生成串行數(shù)據(jù)2515，通過輸出緩沖器2506進行輸出。
發(fā)送單元2501的第2編碼電路2504b將第2信息(HSYNCI、VSYNCI和CTRLI)進行編碼。此時，如果第2編碼電路2504b在將數(shù)據(jù)順序進行了串行化(單純串行化)時在1碼元內(nèi)以時間上先來的信號為MSB，則進行編碼使MSB的值大于等于LSB的值，并輸出到開關電路2505。在第2信息期間(在本實施方式中，消隱期間(DEI＝“低”)時，第2編碼電路2504b的輸出數(shù)據(jù)由開關電路2505選擇，由串行化電路2502從MSB到LSB順序進行串行化來輸出。因此，在DEI低的情況下，由于由串行化電路2502所串行化的數(shù)據(jù)在1碼元內(nèi)時間早的為高電平，因而僅在碼元切換時產(chǎn)生上升沿。
并且，發(fā)送單元2501的第1編碼電路2504a將第1輸入信息2511使用多個模式(使輸入與輸出對應的對應關系)中的任何模式進行編碼，輸出到開關電路2505。在第1信息期間(在本實施方式中，在激活期間(DEI＝“高”)時，第1編碼電路2504a的輸出數(shù)據(jù)由開關電路2505選擇，由串行化電路2502從MSB到LSB順序進行串行化來輸出。關于該第1編碼電路2504a中的編碼方法，在后面描述。
在接收單元2521中，首先，時鐘抽出電路2523從串行數(shù)據(jù)2515復原輸出時鐘(CLKO)2534和多相時鐘。然后，并行化電路2522使用多相時鐘把串行數(shù)據(jù)2515轉(zhuǎn)換成并行信號。該并行信號被輸入到第1解碼電路2524a、第2解碼電路2524b以及第1/第2解碼器判別電路2524c進行解碼。第1開關電路2525在DEI高時為激活，把第1解碼電路2524a的輸出并行數(shù)據(jù)作為第1輸出信息2531(輸出色數(shù)據(jù)(RO5～RO0、GO5～GO0、BO5～BO0))來輸出，在DEI低時輸出低電平。并且，第2開關電路2526在DEI低時為激活，把第2解碼電路2524b的輸出并行數(shù)據(jù)作為第2輸出信息2532(輸出同步數(shù)據(jù))來輸出。并且，優(yōu)選在DEI高時保持輸出。這是因為，在DEI高的期間同步數(shù)據(jù)不變化。
下面參照圖4，對本實施方式的數(shù)字數(shù)據(jù)傳送系統(tǒng)的并行數(shù)據(jù)編碼方法進行說明。圖4(A)和(B)表示作為并行輸入的第1信息的各6位的輸入色數(shù)據(jù)(RI5～RI0、GI5～GI0、BI5～BI0)和作為第2信息的輸入同步數(shù)據(jù)(HsyncI、VsyncI、CTRLI)在發(fā)送單元2501中被編碼和被串行化的串行數(shù)據(jù)2515的信號波形的例。
如圖4(A)所示，在DEI＝“低”即消隱期間，串行數(shù)據(jù)2515的由21位構成的1碼元在作為MSB的起始位(Start)和作為LSB的停止位(Stop)之間嵌入有HsyncI、VsyncI和CTRLI的信息。編碼電路2504中編碼該HsyncI、VsyncI和CTRLI的3位信息，使其在順序進行了串行化后成為脈寬調(diào)制(PWM)數(shù)據(jù)。即，當使起始位為“高”時，把HsyncI、VsyncI和CTRLI的3位信息調(diào)制成“高”位脈沖時間寬度。在圖4(A)所示的例中，以2位寬度為單位進行0至7(0至14位寬度)的脈寬調(diào)制。在圖4(A)中，表示將該14位寬度的脈寬調(diào)制信號從1碼元的MSB的起始位起第4位開始嵌入的例，然而只要從與起始位電平同電平的位開始，到1碼元結(jié)束前收納14位寬度，則從哪位嵌入都可以。例如，在從1碼元的MSB的起始位起第4位開始嵌入PWM數(shù)據(jù)的情況下，在1碼元的終端部包含停止位，存在3位不是PWM數(shù)據(jù)的位。該終端部的3位與停止位同為“低”電平。這樣所串行化的串行數(shù)據(jù)2515如圖4(A)所示具有在1碼元中僅存在1個上升沿的數(shù)據(jù)結(jié)構。以上，對起始位是“高”、停止位是“低”、PWM調(diào)制數(shù)據(jù)是“高”脈寬的例作了說明，然而，只要能具有1碼元中僅存在1個上升沿的數(shù)據(jù)結(jié)構，則起始位、停止位以及PWM調(diào)制位的電平就不限于該例。即，即使是例如起始位“低”、停止位“高”、以及PWM調(diào)制位“低”的串行數(shù)據(jù)，也能構成1碼元中僅存在1個上升沿的數(shù)據(jù)，這種串行數(shù)據(jù)也能在本發(fā)明的系統(tǒng)中使用。并且，在圖4(A)所示的例中，PWM數(shù)據(jù)按2位單位來構成，然而PWM數(shù)據(jù)可以按2位以外的單位，例如1位寬度單位來構成。另外，在DEI＝“低”的情況下，按照構成第1輸入信息的數(shù)字數(shù)據(jù)的脈寬的21倍周期對第2輸入信息進行脈寬調(diào)制。
在嵌入有HsyncI、VsyncI和CTRLI的信息的PWM信號以外的2模式中也能嵌入其它信息。例如也能在該2模式中嵌入聲音信息。
然后，在DEI＝“高”即激活期間，如圖4(B)所示，串行數(shù)據(jù)2515的1碼元由按照起始位(Start)、包含所編碼的第1輸入信息(RI5～RI0、GI5～GI0、BI5～BI0)的串行數(shù)字數(shù)據(jù)D<17:0>、和1位的編碼位En(也稱為編碼模式識別信息)、以及停止位(Stop)的順序進行了串行化的數(shù)據(jù)結(jié)構。在DEI＝“高”的情況下，為了形成1碼元中存在大于等于2個的上升沿的串行數(shù)據(jù)，第1編碼電路2504a將第1輸入信息如圖4(B)所示，使用激活1模式(ACTV symbol/1)和激活2模式(ACTV symbol/2)中的任何一種模式進行編碼和串行化。在本實施例中，選擇激活1模式和激活2模式中的任何一種編碼模式，以使1碼元中的上升沿數(shù)，即躍遷數(shù)大于等于2。
在本實施例中，如圖4(B)所示，在串行數(shù)據(jù)2515中具有編碼位，以便對使用2種中的哪種編碼模式進行了編碼的數(shù)據(jù)進行區(qū)別。在本實施例中，作為編碼位的一例，在使用激活1模式進行了編碼的情況下，在停止位(stop)前附加數(shù)據(jù)“1”作為編碼位(En)，并且在使用激活2模式進行了編碼的情況下，在停止位(stop)前附加數(shù)據(jù)“0”作為編碼位(En)，可對使用激活1模式進行了編碼的數(shù)據(jù)和使用激活2模式進行了編碼的數(shù)據(jù)進行判別。
并且，在本發(fā)明中，由于在DEI＝“低”的情況下，1碼元中的上升沿數(shù)是1，因而在DEI＝“高”的情況下，選擇激活1模式和激活2模式中的任何一種編碼模式，以使1碼元中的上升沿數(shù)不為1地生成串行數(shù)據(jù)。
如圖4所示，在本實施方式中，使用激活2模式進行了編碼的串行數(shù)據(jù)采用使使用激活1模式進行了編碼的串行數(shù)據(jù)每2位每2位反轉(zhuǎn)的構成。即，針對使用激活1模式進行了編碼的串行數(shù)據(jù)D<17:0>，使用激活2模式進行了編碼的串行數(shù)據(jù)采用D<D17，D16，反轉(zhuǎn)D15，反轉(zhuǎn)D14，D13，D12，…D5，D4，反轉(zhuǎn)D3，反轉(zhuǎn)D2，D1，D0>的構成。另外，使用激活1模式和激活2模式的編碼方法并不限于此，可應用1碼元中的上升沿即躍遷數(shù)大于等于2的編碼方法。
(發(fā)送單元)這里，使用圖5對本發(fā)明的數(shù)字數(shù)據(jù)傳送系統(tǒng)的發(fā)送單元2501的構成和各構成要素的連接構成進行說明。如圖5所示，來自第1編碼電路2504a和第2編碼電路2504b的輸出被輸入到開關電路2505。開關電路2505具有20個多路復用器。另外，如圖5所示，在本實施方式中，來自第1編碼電路2504a的18位(ENCD1～18)輸出和來自第2編碼電路2504b的7位輸出被輸入到開關電路2505。
下面參照圖6。圖6表示本實施方式中的第1編碼電路2504a的電路方框圖。第1編碼電路2504a具有組合邏輯電路2504a-1和判定電路2504a-2。第1輸入信息2511(D<17:0>)被輸入到組合邏輯電路2504a-1和判定電路2504a-2。判定電路2504a-2根據(jù)第1輸入信息2511，判定使用激活1模式和激活2模式中的哪種模式將第1輸入信息2511進行編碼，輸出基于該判定的判定信號。在本實施方式中，判定電路2504a-2輸出的判定信號在使組合邏輯電路2504a-1進行激活1模式的編碼的情況下是“高”電平信號，在進行激活2模式的編碼的情況下是“低”電平信號。該判定信號也可用作編碼位En。組合邏輯電路2504a-1將第1輸入信息2511按照判定信號使用激活1模式或激活2模式進行編碼和輸出。并且，判定電路2504a-2可以不僅根據(jù)第1輸入信息2511，而且根據(jù)第1信息的傳送頻率、EMI量、第1信息的1碼元的串行數(shù)字數(shù)據(jù)和第2信息的脈寬調(diào)制信號的SN比或錯誤率中的至少一項進行評價。在此情況下，判定電路2504a-2除了第1輸入信息以外，取得這些信息。通過采用這種構成，第1編碼電路2505a可使用第1信息的傳送頻率、EMI量、第1信息的1碼元的串行數(shù)字數(shù)據(jù)和第2信息的脈寬調(diào)制信號的SN比或錯誤率良好的模式進行編碼，可綜合改善傳送特性。
另外，在本實施方式中，第1編碼電路2504a使用激活1模式和激活2模式的2種模式中的任何一種模式將數(shù)據(jù)進行編碼，然而本發(fā)明不限于此，組合邏輯電路2504a可以具有2種以上的編碼模式(例如，n個模式)，使用其中任何一種模式將數(shù)據(jù)進行編碼。在此情況下，判定電路2504a-2生成(log2n)位的判定信號，輸出到組合邏輯電路2504a-1。這里，編碼模式的不同意味著輸入和輸出的對應關系不同。因此，如果編碼模式不同，則輸入和輸出的對應關系不同。
下面參照圖7，對第1編碼電路2504a的組合邏輯電路2504a-1的電路構成進行說明。組合邏輯電路2504a-1具有與第1輸入信息2511的位數(shù)對應的數(shù)的“異”電路(XOR電路)和開關電路。與激活1模式對應的數(shù)據(jù)和與激活2模式對應的數(shù)據(jù)被輸入到各開關電路。各開關電路根據(jù)來自判定電路2504a-2的判定信號，選擇與激活1模式對應的數(shù)據(jù)或與激活2模式對應的數(shù)據(jù)，輸出到各XOR電路。第1輸入信息2511和來自各開關電路的輸出被輸入到各XOR電路，由各XOR電路進行邏輯運算。各XOR電路的輸出被輸入到第1開關電路2525。
下面，參照圖8(A)和(B)對第2編碼電路2504b的動作進行說明。圖8(A)表示本實施方式的第2編碼電路2504b的電路構成及其7位輸出(SYNC
～SYNC[6])。并且，圖8(B)表示輸入到本實施方式的第2編碼電路2504b的Hsync、Vsync和CTRLI及其輸出數(shù)據(jù)(SYNC
～SYNC[6])的數(shù)據(jù)表。
如圖8(B)的數(shù)據(jù)表所示，來自第2編碼電路2504b的輸出數(shù)據(jù)(SYNC
～SYNC[6])具有當輸入了輸入數(shù)據(jù)Hsync、Vsync和CTRLI時，躍遷數(shù)受到限制的形式。換句話說，把以最上位(MSB)為HsyncI、以最下位(LSB)為CTRLI的3位數(shù)據(jù){Hsync、Vsync、CTRLI}編碼成7位數(shù)據(jù){SYNC
(最上位)～SYNC[6](最下位)}時，編碼成該3位數(shù)據(jù)每增加1，就從該7位數(shù)據(jù)的最上位順序連續(xù)輸出“高”數(shù)據(jù)。而且換句話說，編碼成使7位數(shù)據(jù){SYNC
(最上位)～SYNC[6](最下位)}中上位值總是大于等于下位值的數(shù)據(jù)被輸出。這種輸出方式一般被稱為“Thermo-Code(熱代碼)”，這種編碼被稱為“Thermo-Code”型編碼，并且這種編碼器被稱為“Thermo-Code”型編碼器。
本發(fā)明的數(shù)據(jù)傳送方法和數(shù)據(jù)傳送系統(tǒng)中的第2編碼電路2504b采取Thermo-Code型輸出方式。另外，關于第2編碼電路2504b的電路構成，不限于圖8(A)所示的電路構成，只要是采取Thermo-Code型輸出方式的電路構成，就可以采用任何電路構成。這樣，在1碼元內(nèi)僅生成1個上升沿。
這里，再次參照圖5。來自第1編碼電路2404a的輸出數(shù)據(jù)(ENCD1～19)和來自第2編碼電路2404b的輸出數(shù)據(jù)(SYNC
～SYNC[6])以及DEI(輸入數(shù)據(jù)啟用)被輸入到開關電路2505。開關電路2505根據(jù)所輸入的DEI，當DEI＝“高”時，選擇來自第1編碼電路2404a的輸出數(shù)據(jù)(ENCD1～19)，并且在DEI＝“低”時，選擇來自第2編碼電路2404b的輸出數(shù)據(jù)(SYNC
～SYNC[6])，把數(shù)據(jù)(SR0～SR19)輸出到串行化電路2502。
相位同步電路2503根據(jù)輸入時鐘2514形成相位不同的多個時鐘，輸出到串行化電路2502。
串行化電路2502根據(jù)從相位同步電路2503所輸入的相位不同的多個時鐘，將所輸入的數(shù)據(jù)(SR0～SR19)進行串行化，形成串行數(shù)據(jù)2515，通過輸出緩沖器2506輸出到接收單元2521。在該串行數(shù)據(jù)2515的形成中，為了在1碼元的開頭形成“高”的起始位，在末尾形成“低”的停止位，“高”電平和“低”電平信號被輸入到串行化電路2502。
這里，參照圖9對本實施方式的數(shù)據(jù)傳送系統(tǒng)中的與輸入信息對應的編碼模式的區(qū)分進行詳細說明。圖9表示根據(jù)本實施方式的編碼模式區(qū)分方法的流程圖。
首先，判斷輸入信息(并行數(shù)據(jù))的DEI是“高”還是“低”(步驟S1)。在步驟S1，在DEI＝“低”的情況下，將第2信息(HsyncI、VsyncI和CTRLI)進行編碼，以便當順序進行了串行化時成為脈寬調(diào)制(PWM)信號。根據(jù)該編碼，在進行了串行化后，可取得在1碼元中僅存在1個上升沿數(shù)的數(shù)據(jù)結(jié)構(步驟S2)。至此，第2信息的數(shù)據(jù)編碼結(jié)束(步驟S3)。
在步驟S1，在DEI＝“高”的情況下，在將輸入色數(shù)據(jù)(RI5～RI0、GI5～GI0、BI5～BI0)進行編碼時，使用激活1模式進行編碼，當在其前后附加了代碼相互不同的起始位和停止位進行串行化時，判斷在1碼元中上升沿數(shù)是否是1(步驟S4)，在1碼元中上升沿數(shù)是1的情況下，將第1信息(RI5～RI0、GI5～GI0、BI5～BI0)使用激活2模式進行編碼(步驟S5)，結(jié)束數(shù)據(jù)編碼(步驟S6)。另一方面，在1碼元中上升沿數(shù)大于等于2的情況下，進行步驟S7的處理。在步驟S7，在將第1信息(RI5～RI0、GI5～GI0、BI5～BI0)進行編碼時，使用激活2模式進行編碼，當在其前后附加了代碼相互不同的起始位和停止位進行串行化時，判斷在1碼元中上升沿數(shù)是否是1(步驟S7)，在1碼元中上升沿數(shù)是1的情況下，將第1信息(RI5～RI0、GI5～GI0、BI5～BI0)使用激活1模式進行編碼(步驟S8)，結(jié)束數(shù)據(jù)編碼(步驟S9)，在1碼元中上升沿數(shù)大于等于2的情況下，進行步驟S10的處理。
以上，將作為第1信息的輸入色數(shù)據(jù)進行單純串行轉(zhuǎn)換，當在其前后附加了代碼相互不同的起始位和停止位時，對上升沿數(shù)是否是1進行評價，并進行判定，然而可以不考慮起始位和停止位，對在將作為第1信息的輸入色數(shù)據(jù)進行了單純串行轉(zhuǎn)換的情況下的串行數(shù)據(jù)進行評價。在此情況下，判定上升沿數(shù)是否是0。
在步驟S10中，使用規(guī)定的評價函數(shù)來評價使用激活1模式或激活2模式中的哪種模式進行編碼，根據(jù)該評價判定是使用激活1模式進行編碼(步驟S8)，還是使用激活2模式進行編碼(步驟S5)。通過該編碼來完成第1信息的數(shù)據(jù)編碼(步驟S9或步驟S6)。另外，在步驟S10中，即使在使用激活1模式或激活2模式中的哪種模式進行了編碼的情況下，也不會與DEI＝“低”的情況的串行數(shù)據(jù)(上升沿數(shù)是1)相同。
通過進行以上的編碼處理，在DEI＝“低”的情況和DEI＝“高”的情況下的由所編碼的數(shù)據(jù)結(jié)構的串行數(shù)據(jù)可明確區(qū)別是1碼元中的上升沿數(shù)是1(DEI＝“低”的情況)，還是1碼元中的上升沿數(shù)大于等于2(DEI＝“高”的情況)。
如以上那樣，在并行輸入的第1信息2511和第2信息2512被編碼后，進行串行化，作為串行數(shù)據(jù)2515從發(fā)送單元2501被傳送到接收單元2521。在這樣所串行化的串行數(shù)據(jù)的傳送中，把傳送第1信息2511的串行數(shù)據(jù)的1碼元的期間稱為第1期間，把傳送第2信息2512的串行數(shù)據(jù)的1碼元的期間稱為第2期間。因此，第1期間的第1信息的每單位時間的信息量比第2期間的第2信息的每單位時間的信息量多。
以上，在圖3所示的本實施方式中，采用以下構成在串行化電路2502的前級配置開關電路2505，在開關電路2505事先根據(jù)DEI選擇了由第1編碼電路2504a所編碼的第1信息2511和由第2編碼電路2504b所編碼的第2信息2512后，串行化電路2502將這些所選擇的數(shù)據(jù)順序進行串行化。另一方面，也能采用以下構成把串行化電路2502配置在開關電路2505的前級，在將由第1編碼電路2504a所編碼的第1信息2511和由第2編碼電路2504b所編碼的第2信息2512在串行化電路2502中各自進行了串行化后，開關電路2505將第1信息的串行數(shù)據(jù)和第2串行數(shù)據(jù)交替周期性進行串行化。
(接收單元)圖10表示本實施方式的接收單元2521的構成。從發(fā)送單元2501所輸出的串行數(shù)據(jù)2515通過輸入緩沖器2527被輸入到并行化電路2522和時鐘抽出電路2523。時鐘抽出電路2523從串行數(shù)據(jù)2515中抽出時鐘，復原輸出時鐘2534和相位不同的多個時鐘。并行化電路2522根據(jù)由時鐘抽出電路2523所復原的相位不同的多個時鐘，將串行數(shù)據(jù)2515進行并行化，把該輸出數(shù)據(jù)(DSR0～DSR20)輸出到第1解碼電路2524a、第2解碼電路2524b以及第1/第2解碼器判別電路2524c。與第1輸入信息2511對應的輸出數(shù)據(jù)(DSR1～19)被輸入到第1解碼電路2524a，輸出數(shù)據(jù)(在本實施方式中，DSR4、DSR6、DSR8、DSR10、DSR12、DSR14、DSR16)被輸入到第2解碼電路2524b。并且，輸出數(shù)據(jù)(DSR1～19)被輸入到第1/第2解碼器判別電路2524c。各解碼電路2524a、2524b將所輸入的數(shù)據(jù)進行解碼，各自把與第1輸入信息2511和第2輸入信息對應的數(shù)據(jù)輸出到開關電路2525、2526。
另外，接收單元2521，如圖10所示，可以具有DE濾波器2540和觸發(fā)器電路2541。在此情況下，第1/第2解碼器判別電路2524c的輸出數(shù)據(jù)在DE濾波器2540被處理，該輸出被輸入到第1開關電路2525和第2開關電路2526。另外，DE濾波器2540的動作在后面詳細說明。
這里，參照圖11對本實施方式的第1解碼電路2524a進行說明。圖11表示根據(jù)本實施方式的第1解碼電路2524a的電路構成圖。在與編碼位(En)對應的DSR<19>是“低”＝0的情況下，取得與使用激活2模式的編碼方法對應的規(guī)定數(shù)據(jù)(掩碼“001100····”)和DSR<1:18>的“異”(XOR)，把D<17:0>輸出到第1開關電路2525。并且，在DSR<19>是“高”＝1的情況下，與激活1模式的編碼對應把DSR<1:18>照原樣作為D<17:0>輸出到第1開關電路2525。
下面，使用圖12對本實施方式的第2解碼電路2524b的電路構成進行說明。第2解碼電路2524b具有12個NOR電路、1個NAND電路以及2個反相器電路。另外，第2解碼電路2524b可以具有將所“Thermo-code”化的同步信號進行解碼的電路構成，并不限于圖12所示的電路構成。
下面，參照圖13對第1/第2解碼器判別電路2524c的電路構成進行說明。第1/第2解碼器判別電路2524c具有輸入有來自并行化電路2522的輸出數(shù)據(jù)(DSR1～19)的18個AND電路(第1級)和輸入有這些輸出的OR電路(第2級)。在第1級，判定從DSR<1>到DSR<19>的各位間是否有上升沿。在第2級，如果第1級的輸出有1個高，則判斷為DEI＝“高”，輸出“高”(＝“1”)的DEO，如果第1級的輸出沒有1個高，則判定為DEI＝“低”，輸出“低”(＝“0”)的DEO。在取得同步的狀態(tài)下，由于DSR<20>和DSR<0>各自是停止位(Stop)和起始位(Start)，因而確定為其間有1個上升沿，因此結(jié)果，在第1/第2解碼器判別電路2524c中，判定在1碼元中上升沿是1個，還是大于等于1個。
這里，參照圖14使用流程圖對本實施方式的接收單元2521中的解碼方法進行說明。首先，判斷由并行化電路2522所并行化的1碼元的數(shù)據(jù)中上升沿數(shù)是否是1(步驟S1)。在上升沿數(shù)是1的情況下，由于該1碼元的數(shù)據(jù)是第2信息(同步信號(HsyncI、VsyncI、CTRLI))，因而第2解碼電路2524b將這些第2信息進行解碼(步驟S2)，數(shù)據(jù)解碼結(jié)束(步驟S3)。另一方面，在上升沿數(shù)大于等于2的情況下，該1碼元的數(shù)據(jù)是第1信息(色數(shù)據(jù)信號(RI5～RI0、GI5～GI0、BI5～BI0))，進一步判斷編碼位(En)的數(shù)據(jù)是“1”還是“0”(步驟S4)。第1解碼電路2524a在編碼位(En)的數(shù)據(jù)是“1”的情況下，將所并行化的1碼元的數(shù)據(jù)使用與激活1模式的編碼對應的激活1模式進行解碼(步驟S5)，在編碼位(En)的數(shù)據(jù)是“0”的情況下，將所并行化的1碼元的數(shù)據(jù)使用與激活2模式的編碼對應的激活2模式進行解碼(步驟S7)，解碼結(jié)束(步驟S6、S8)。
再次參照圖10。第1開關電路2525根據(jù)從時鐘抽出電路2523所輸入的相位不同的多個時鐘，選擇從第1解碼電路2524a所輸入的數(shù)據(jù)，輸出到觸發(fā)器電路2542。并且，第2開關電路2526根據(jù)從時鐘抽出電路2523所輸入的相位不同的多個時鐘，選擇從第2解碼電路2524b所輸入的數(shù)據(jù)，輸出到觸發(fā)器電路2542。觸發(fā)器電路2542由19個觸發(fā)器構成，輸出第1輸出信息(RO5～RO0、GO5～GO0、BO5～BO0)和第2輸出信息(HsyncO、VsyncO、CTRLO)。
這樣，并行輸入到發(fā)送單元2501的第1信息2511、第2信息2512、DEI以及輸入時鐘2514在進行了串行化后被發(fā)送。在接收單元2521所接收的串行數(shù)據(jù)在進行了并行化后被解碼，復原成第1輸出信息2531、第2輸出信息2532、DEO以及輸出時鐘2534被輸出。
下面，使用圖15對DE濾波器2540的動作進行說明。圖15(A)表示DE濾波器2540的電路構成，圖15(B)表示DE濾波器2540中的數(shù)據(jù)(DE0、DE1、DE2、DEO)的時序圖。本實施方式的DE濾波器2540具有由1個OR電路和3個AND電路構成的多數(shù)表決電路2540a和3個觸發(fā)器。
DEI信號不是僅1位的脈寬信號，而是數(shù)位連續(xù)的信號。因此，如果DEI信號中僅有1位的脈沖，則它不是真數(shù)據(jù)，而是錯誤。DE濾波器2540去除該錯誤。DE濾波器2540由用于使DEI延遲的觸發(fā)器電路和多數(shù)表決電路2540a構成。多數(shù)表決電路2540a在3個輸入中1多時，輸出1，0多時，輸出0。在圖15(B)所示的波形例中，粗線所示的錯誤由多數(shù)表決電路2540濾除。通過采用圖15(A)所示的電路構成，即使輸入到DE濾波器2540的DE0內(nèi)包含串行數(shù)據(jù)的1位的脈寬錯誤，也能輸出去除了該錯誤的DE0。以上，將觸發(fā)器串聯(lián)2級連接，采用每1位周期使定時偏移的3個信號(DE0、DE1、DE2)的多數(shù)表決，然而信號的多數(shù)表決不限于3個。例如，可以將觸發(fā)器串聯(lián)4級連接，采用每1位周期使定時偏移的5個信號的多數(shù)表決。
(時鐘抽出電路)以下以圖像數(shù)據(jù)的傳送為例，使用圖對本發(fā)明的接收電路的實施例進行詳細說明。圖16是表示作為本發(fā)明的接收電路的時鐘復原相位同步電路(時鐘抽出電路)的電路構成的硬件方框圖。該時鐘抽出電路相當于圖3中的時鐘抽出電路2523。圖17是表示在發(fā)送側(cè)的發(fā)送單元將并行圖像數(shù)據(jù)進行串行數(shù)據(jù)化來發(fā)送的串行數(shù)據(jù)結(jié)構。首先，對圖16所示的作為時鐘復原相位同步電路的輸入信號的串行數(shù)據(jù)的數(shù)據(jù)結(jié)構進行說明。圖17表示圖像顯示中的掃描1行所需要的串行數(shù)據(jù)結(jié)構，任意1行期間(tLine)由消隱期間(tSync)和激活期間(tActive)構成。不管在什么情況下，用起始/停止的1/0所劃分的21位作為1碼元被傳送。根據(jù)該起始/停止進行相位同步所需要的相位比較。
在輸入數(shù)據(jù)的消隱期間(tSync)中，串行數(shù)據(jù)300的1碼元由按照起始位(Start)、所編碼的水平同步數(shù)據(jù)(HsyncI)、垂直同步數(shù)據(jù)(VsyncI)和控制數(shù)據(jù)(CTRLI)、以及停止位(Stop)的順序進行了串行化的數(shù)據(jù)來構成。具體地說，消隱期間的串行數(shù)據(jù)具有上升沿周期一定、下降沿因Hsync、Vsync和CTRLI而變化的進行了脈寬調(diào)制的形式。
另一方面，在激活期間(tActive)中，串行數(shù)據(jù)300的1碼元構成為按照起始位(Start)、將色數(shù)據(jù)位(R、G、B各6位)的18位進行了編碼的19位、以及停止位(Stop)的順序，將21位進行了串行化的數(shù)據(jù)。另外，在進行R、G、B數(shù)據(jù)的編碼以使碼元內(nèi)的上升沿大于等于2之后，進行串行化。在本實施例中，構成串行數(shù)據(jù)的色數(shù)據(jù)各自是6位的RGB數(shù)據(jù)，然而并不限于此。
下面，對把從發(fā)送單元側(cè)所發(fā)送來的該串行數(shù)據(jù)在接收單元側(cè)轉(zhuǎn)換成并行數(shù)據(jù)時的時鐘復原進行說明。圖18是表示消隱期間的串行數(shù)據(jù)300的1碼元周期(To)內(nèi)的串行數(shù)據(jù)的上升沿數(shù)和后述的電壓控制振蕩器的周期(Tvco)的關系的圖。由于數(shù)據(jù)結(jié)構采取為使串行數(shù)據(jù)300中的1碼元中僅存在1個上升沿，因而在Tvco比To短的情況下，即電壓控制振蕩器的頻率(fvco)比To頻率(fo)高的情況下，Tvco內(nèi)的上升沿數(shù)(NEDG)是1或0。在fvco＝fo的情況下，NEDG＝1，在fvco＜fo的情況下，NEDG＝1或2。因此，通過評價NEDG，可判斷fvco和fo的大小關系。
圖19是表示激活期間的串行數(shù)據(jù)300的1碼元周期(To)內(nèi)的串行數(shù)據(jù)的上升沿數(shù)和后述的電壓控制振蕩器的周期(Tvco)的關系的圖。串行數(shù)據(jù)300中的1碼元中的上升沿數(shù)在To＞Tvco的情況下，即電壓控制振蕩器的頻率(fvco)比To的頻率(fo)高的情況下，上升沿數(shù)(NEDG)大于等于1或大于等于0。在fvco＝fo的情況下，NEDG大于等于1，在fvco＜fo的情況下，NEDG大于等于1或大于等于2。因此，在激活期間，僅根據(jù)NEDG不能判斷fvco和fo的大小關系。
根據(jù)以上說明，可按以下判別頻率差。
(1)如果NEDG＝0，則fvco＞fo(2)如果NEDG＝1在某種程度上連續(xù)，則fvcofo(如果把連續(xù)數(shù)設為N，則fvco和fo的差fo/N。在實施例中，設N＝30～50)(3)與經(jīng)過了消隱期間無關，如果不發(fā)生(1)和(2)，則fvco＜fo(這是因為設定比tLine足夠長的tTME，以便在后述的tTME期間一定經(jīng)過消隱)圖20是表示根據(jù)在圖18和圖19所說明的fvco與fo的大小關系和與NEDG的關系進行時鐘復原的過程的流程圖。將所接收的串行數(shù)據(jù)使用在后述的電壓控制振蕩電路所生成的抽樣脈沖進行抽樣(步驟100)。然后根據(jù)抽樣結(jié)果，將Tvco內(nèi)的串行數(shù)據(jù)的上升沿數(shù)進行計數(shù)，判斷是否NEDG＝0(步驟110)。如果NEDG不等于0，則判斷NEDG＝1的連續(xù)數(shù)(NNEDG1)是否大于等于規(guī)定數(shù)值(NNEDG1th)(步驟120)。在NNEDG1大于等于規(guī)定數(shù)值的情況下，判斷為進入了相位比較環(huán)路的捕獲范圍，開始相位比較(步驟130)。在步驟110，如果NEDG＝0，則判斷為fvco高，使電壓控制振蕩電路的頻率下降，使定時器和NNEDG1復位，再次繼續(xù)抽樣(步驟140、步驟170以及步驟100)。在步驟120，在NEDG＝1的連續(xù)數(shù)未超過規(guī)定數(shù)值的情況下，判斷定時器是否超過規(guī)定時間(tTIM)(步驟150)。在超過了規(guī)定時間的情況下，由于意味著fvco比fo低，因而使fvco上升，使定時器和NNEDG1復位，再次繼續(xù)抽樣(步驟140、步驟170以及步驟100)。在步驟150，在未超過規(guī)定時間的情況下，回到步驟100。
回到圖16對該時鐘復原處理流程的實施例進行說明。在圖16的由時鐘復原相位同步電路200的相位比較電路10、環(huán)路濾波器20以及電壓控制振蕩器(VCO)30構成的相位比較環(huán)路中，施加控制，使得將由電壓控制振蕩器30所生成的子時鐘進行了分頻的PLL時鐘(PLLCLK)和所輸入的串行數(shù)據(jù)的碼元標記(起始位和停止位)一致。為了使該相位比較環(huán)路動作，需要使PLL時鐘的頻率fvco充分接近碼元頻率fo，即在捕獲范圍內(nèi)。當進入相位比較模式時，在抽樣器40、頻率比較電路50、充電泵60、環(huán)路濾波器20以及電壓控制振蕩電路30的頻率比較環(huán)路中，將串行數(shù)據(jù)的上升沿數(shù)進行計數(shù)，求出NEDG，進行控制，使得電壓控制振蕩器的基本時鐘(fvco)進入相位比較環(huán)路的捕獲范圍內(nèi)。
對該頻率比較環(huán)路控制模式進行說明。為了將所發(fā)送的串行數(shù)據(jù)進行抽樣，電壓控制振蕩電路30生成抽樣用的子時鐘。圖21是在鎖定狀態(tài)下的電壓控制振蕩電路30的電路構成硬件方框圖和各方框間的時序圖。電壓控制振蕩電路30為了進行2倍的附加抽樣，針對1碼元輸出2×21＝42相的子時鐘(SUBCLK)。另外，在本實施方式中，在電壓控制振蕩電路30的振蕩器生成42相的多相時鐘由于電路面積等的問題，在振蕩器生成14相的子時鐘，使其按照1碼元的3倍頻率振蕩。并且，被控制成與所輸入的串行數(shù)據(jù)的碼元標記(起始位和停止位)的周期一致的PLL時鐘(PLLCLK)是在分頻器邏輯電路中，將1個子時鐘進行3分頻而生成。在后述的沿檢測電路中用于判定Tvco內(nèi)有無沿的沿檢測時鐘(DetCLK)也同樣通過進行分頻和邏輯處理來生成。圖21(b)表示子時鐘(0)～子時鐘(13)的14相子時鐘表示針對串行數(shù)據(jù)在相位比較環(huán)路動作而被鎖定的情況下的定時關系。為了簡單起見，以下把將電壓控制振蕩電路30的輸出進行了3分頻的周期設為Tvco，把其倒數(shù)設為fvco進行說明。
圖16的抽樣器(并行化電路)40使用在圖21所說明的子時鐘將所輸入的串行數(shù)據(jù)進行抽樣。圖22是表示串行數(shù)據(jù)和抽樣子時鐘的定時關系、以及抽樣結(jié)果的定時關系的圖?？梢灾?，通過將由14相構成的各子時鐘每1碼元周期進行3次抽樣，實現(xiàn)作為21位的2倍的42相的抽樣。
在頻率比較電路50中，根據(jù)該抽樣結(jié)果，把電壓控制振蕩器30的基本頻率(fvco)和消隱期間的1碼元周期(To)的頻率(fo)的關系進行比較，通過充電泵60把控制信號發(fā)送到環(huán)路濾波器20，使得fofvco，控制電壓控制振蕩電路30的fvco。
頻率比較電路50包含沿數(shù)判定電路51，將所抽樣的上升沿數(shù)進行計數(shù)，判斷是1還是0還是除此以外；定時器53，生成超過1行期間(tLine)的時間的定時脈沖；以及頻率差檢測電路52，根據(jù)該判斷和定時器輸出檢測fvco和fo的差。
圖23是表示沿數(shù)判定電路51的電路構成的硬件方框圖。圖22所示的抽樣結(jié)果信號SMPD(0)～SMPD(42)各自作為正和反轉(zhuǎn)信號被分別輸入到鄰接的“與”電路。在例如圖22所示的波形例中，SMPD(14)、(15)、(16)的抽樣結(jié)果信號各自為0、0、1。當把該信號輸入到“與”電路時，由于第16的“與”電路的輸入全都是1，因而EDG(15)的輸出是1。由于針對1碼元周期，EDG(0～20)僅有這1個是1，因而由圖23-b的上升沿數(shù)是1的判定電路(NEDG1)的“或”電路輸出高電平。
在圖23(a)中如果抽樣結(jié)果全部是0，則EDG(0～20)全部是0，通過“或非”電路，輸出(NEDGOS)是1。在此情況下，當僅根據(jù)抽樣結(jié)果進行判斷時，在電壓控制振蕩電路30的振蕩器的基本頻率非常慢的情況下，由于如圖70所示子時鐘的間隔比串行數(shù)據(jù)的1位的脈寬Tbit長，因而發(fā)生在抽樣時漏取上升沿，不能檢測上升沿的情況。為了避免該誤判斷，使用沿檢測電路(EDGDET)，取得與從串行數(shù)據(jù)直接判定有無上升沿的結(jié)果(EDGDETX)的“與”，進行上升沿0的判定。
這里，對沿檢測電路(EDGDET)進行說明。圖24是表示沿檢測電路(EDGDET)的電路構成的硬件方框圖和輸入輸出信號的時序圖。在圖24(a)中，串行數(shù)據(jù)和圖21所示的沿檢測時鐘(DetCLK)被輸入到沿檢測電路，檢測Tvco期間串行數(shù)據(jù)有無上升沿。沿檢測時鐘是Tvco的同步信號。圖24(b)表示時間圖。觸發(fā)器FF1的輸出EDGDET0當檢測出串行數(shù)據(jù)的上升沿時為“高”。由于FF1每當DetCLK“高”時被復位，因而EDGDET0表示DetCLK“低”的期間有無上升沿。對于FF2，通過使用DetCLK的上升沿將EDGDET0進行閂鎖來確定判斷。使該信號反轉(zhuǎn)作為EDGDETX來輸出。如圖24(b)所示，在DetCLK“低”的期間串行數(shù)據(jù)有上升沿的情況下，下一期間的EDGDETX為“低”，在沒有上升沿的情況下，下一期間的EDGDETX為“高”。
通過以上，從沿數(shù)判定電路51各自輸出作為上升沿數(shù)的判定結(jié)果的NEDG0和NEDG1，NEDG0被輸入到頻率差檢測電路52和定時器53，NEDG1被輸入到控制電路70。圖25是表示頻率差檢測電路52的電路構成的電路方框圖。輸入NEDG0意味著電壓控制振蕩電路30的振蕩器發(fā)生的基本時鐘的頻率高。因此，頻率差檢測電路52接收該NEDG0，取得與來自后述的控制電路70的表示處于頻率控制模式的信號(FQDEN)的“與”，把用于使頻率下降的頻率下降信號輸出到圖16的充電泵60。
并且，不是NEDG0，而是NEDG1不連續(xù)大于等于規(guī)定次數(shù)，而且其狀態(tài)維持了大于等于1行掃描的時間，這意味著基本時鐘的頻率低。因此，頻率差檢測電路52取得NEDG0的低電平反轉(zhuǎn)信號、來自控制電路70的用于維持頻率控制模式以便不進入相位控制模式的信號(FQDEN)、以及來自下面說明的定時器53的規(guī)定時間信號的“與”，輸出用于使頻率上升的頻率上升信號。圖25的電路成為使下降信號優(yōu)先的調(diào)停電路。這是因為，與上升相比，下降判定的準確度高(因為如果NEDG＝0，則可判定為一定是fvco＞fo)。
圖26是表示定時器的電路構成的硬件方框圖和各信號的時序圖。在圖26(a)中，用于輸出表示經(jīng)過了大于等于1行的時間的信號的定時器53將振蕩器的時鐘(OSCCLK)進行計數(shù)，生成規(guī)定的時間(TIM0)，進行沿檢測，生成圖17表示的大于等于1行掃描時間(tLine)的時間的信號(TIM)。振蕩器把表示處于頻率控制模式的信號(FQDEN)用作啟用信號(Enable)，計數(shù)器把FQDEN和NEDG0的反轉(zhuǎn)信號的“與”用作復位信號(RSTn)。由于TIM信號的間隔比1行長得越多越好，因而對TIM信號的周期并不要求太高的時間精度。因此，振蕩器可以使用RC振蕩器或陶瓷振蕩器等的精度低的振蕩器。圖26(b)的時序圖表示各個時間關系。
圖27是表示充電泵60的電路構成的電路方框圖。充電泵60接收頻率差檢測電路52的輸出，把進行頻率控制的充放電電流脈沖輸出到圖16的環(huán)路濾波器20。該電流脈沖是根據(jù)電壓控制振蕩電路30的時鐘(CLK)在脈沖發(fā)生電路生成。由于使頻率上升的上升信號比下降信號頻度低，因而在輸入了上升信號的情況下，進行大于下降信號的放電的充電。例如在圖27中，通過脈沖展寬使上升信號伸長，然而也可以使充電電流比放電電流大。使用充電電流脈沖和所伸長的上升信號的“與”生成充電電流脈沖，并且使用與下降信號的“與”生成放電電流脈沖，輸出到環(huán)路濾波器20。電壓控制振蕩電路30使用與環(huán)路濾波器20的電壓對應的頻率進行振蕩。這樣，在輸入了上升信號的情況下，通過進行大于下降信號的放電的充電以及使充電電流比放電電流大，可使電壓控制振蕩電路30的振蕩頻率迅速進入捕獲范圍內(nèi)。
圖28是表示控制電路70的構成的電路方框圖、其時序圖以及表示控制動作的狀態(tài)躍遷圖。在圖28(a)中，控制電路70接收沿數(shù)判定電路51的NEDG1信號，將其連續(xù)數(shù)在計數(shù)器進行計數(shù)，當超過規(guī)定數(shù)值時輸出CNEDG1。狀態(tài)機與計數(shù)器的后級連接，接收該CNEDG1和在電源投入時或者在不能引入相位比較環(huán)路的情況下從相位比較電路10所輸出的信號(FQDRQ)，生成相位比較啟用信號(PHDEN)和頻率控制啟用信號(FQDEN)，把PHDEN輸出到相位比較電路10，把FQDEN輸出到頻率差檢測電路52和定時器53，將相位比較環(huán)路和頻率比較電路進行切換。圖28(c)是狀態(tài)機的狀態(tài)躍遷圖。
在圖28(b)中，根據(jù)FQDRQ，F(xiàn)QDEN上升，把時鐘復原相位同步電路200設定為頻率控制模式。在計數(shù)器中，當NEDG1的數(shù)超過規(guī)定數(shù)值時，CNEDG1的信號上升，使FQDEN復位，并使PHDEN上升，把時鐘復原相位同步電路200設定成相位比較控制模式。圖28(c)表示該狀態(tài)躍遷的情況。
圖29是表示從起動到鎖定的電壓控制振蕩器30的頻率變化的圖。最初為頻率比較模式，電壓控制振蕩器30的基本頻率(fvco)由頻率比較電路50控制，漸進消隱期間的1碼元周期(To)的頻率(fo)，進入捕獲范圍被鎖定。在fvco相對于fo顯著低的情況下，每隔定時器53設定的時間間隔提高頻率。當超過fo時，每當檢測出NEDG＝0時，頻率降低。在某一時刻，當NEDG＝1連續(xù)時，由控制電路70檢測，當該數(shù)超過規(guī)定數(shù)值時，判斷為進入捕獲范圍內(nèi)，轉(zhuǎn)移到相位控制模式，由相位比較電路10鎖定。
如以上說明的那樣，根據(jù)本發(fā)明，僅從串行數(shù)據(jù)中就能抽出基準時鐘。不需要以往直至捕獲范圍的頻率一致所需要的基準時鐘，并且也不需要進行從接收側(cè)到發(fā)送側(cè)的反向傳送。因此，可使用簡易構成來構成傳送系統(tǒng)，可進行低成本、高質(zhì)量的數(shù)據(jù)傳送。并且，至此所說明的功能實現(xiàn)單元不是用于限定本發(fā)明，只要是能實現(xiàn)該功能的單元，任何電路或裝置也都可以，也能使用軟件實現(xiàn)功能的一部分。
并且，如以上說明的那樣，根據(jù)本實施方式的數(shù)據(jù)傳送在將色信號和同步信號明確區(qū)分的同時，可進行串行傳送，可在接收側(cè)可靠進行時鐘抽出。而且，取得以下優(yōu)良效果是，不需要以往在發(fā)送單元和接收單元之間進行的利用訓練信號和確認信號的互動動作。
并且，根據(jù)本實施方式的本發(fā)明的數(shù)字數(shù)據(jù)傳送系統(tǒng)可使用一對配線(包含光纖)進行從發(fā)送單元到接收單元的串行數(shù)字數(shù)據(jù)傳送。在把本發(fā)明應用于光纖傳送的情況下，構成為在發(fā)送單元2501中，配置E/O轉(zhuǎn)換元件取代輸出緩沖器2506，把電串行信號轉(zhuǎn)換成光串行信號，把光信號輸出到光傳送路徑，在接收單元2521中，配置O/E轉(zhuǎn)換元件取代輸入緩沖器2527，把光串行信號轉(zhuǎn)換成電串行信號進行后續(xù)處理。在光纖傳送中，包含收發(fā)系統(tǒng)的每1根傳送路徑的成本高。因此，在把本發(fā)明用于光纖傳送的情況下，不需要進行以往在光纖傳送中是必須的、用于進行訓練信號、確認信號的互動的雙向通信，因而不需要增加光纖根數(shù)，取得顯著的低成本化效果。
并且，在根據(jù)本實施方式的數(shù)據(jù)傳送系統(tǒng)中，對在第2期間(消隱期間)中傳送作為第2信息的Hsync、Vsync和CTRL的例作了說明，然而可作為第2信息傳送的不限于Hsync、Vsync和CTRL，也能把與第1信息相比每單位時間的信息量少的信息(例如聲音數(shù)據(jù)、文字信息等)作為第2信息來傳送。
并且，根據(jù)本實施方式的本發(fā)明的數(shù)字數(shù)據(jù)傳送系統(tǒng)由于在接收單元的時鐘抽出電路中不需要來自石英振蕩器或外部振蕩器的時鐘輸入，因而取得以下效果是，即使串行數(shù)字數(shù)據(jù)的圖像尺寸變化，也能自動追隨，并且也能應對即插即用。
并且，在上述實施方式中，對著眼于串行數(shù)據(jù)的上升沿的實施方式作了說明，然而即使著眼于下降沿，將上述實施方式中的上升沿和下降沿相互置換，也能實施本發(fā)明，可取得相同效果。
實施例1在本實施例中，對在上述實施方式中所說明的本發(fā)明的數(shù)字數(shù)據(jù)傳送系統(tǒng)的第1編碼電路2504a的其它例進行說明。另外，關于其它構成，由于與上述實施方式所述的構成相同，因而這里省略說明。
參照圖30。圖30是表示將數(shù)字數(shù)據(jù)進行了串行傳送時所發(fā)生的數(shù)據(jù)錯誤的一例的圖。在本發(fā)明的數(shù)據(jù)傳送系統(tǒng)中，由于使用一對配線或電纜高速傳送串行數(shù)字數(shù)據(jù)，因而在使配線長度或電纜長度延長來進行長距離傳送的情況下，或者在配線或電纜的特性不良的情況下，數(shù)字數(shù)據(jù)的波形變鈍，容易發(fā)生由ISI(Intersymbol Interference碼元間干擾)引起的位錯誤。該數(shù)據(jù)錯誤，如圖30所示，在進行了短暫期間高電平數(shù)據(jù)傳送后，再進行低電平數(shù)據(jù)傳送的情況下表現(xiàn)顯著。在進行圖30所示的數(shù)據(jù)傳送的情況下，在接收單元側(cè)，數(shù)據(jù)波形不會超過閾值，發(fā)生數(shù)據(jù)錯誤。
本發(fā)明者們對上述問題進行了研究結(jié)果，注意到，如圖31所示，通過使同代碼數(shù)據(jù)不連續(xù)大于等于一定數(shù)，可抑制數(shù)據(jù)波形變鈍，可防止數(shù)據(jù)錯誤。
因此，本發(fā)明者們?yōu)榱私鉀Q上述問題，開發(fā)了在數(shù)字數(shù)據(jù)傳送中，可提供不受配線或電纜的特性所左右、抑制了錯誤發(fā)生的串行數(shù)字數(shù)據(jù)的長距離傳送的編碼方法。
參照圖32。圖32表示本實施例的數(shù)字數(shù)據(jù)傳送系統(tǒng)的發(fā)送側(cè)單元的第1編碼電路2504a中的編碼方法的流程圖。首先，輸入第1信息D<17:0>(步驟S1)。然后，使用特定的評價函數(shù)，對將第1信息D<17:0>編碼后進行了串行化的串行數(shù)據(jù)的同代碼連續(xù)數(shù)進行預測評價。在本實施例中，假定對同代碼連續(xù)數(shù)是否大于等于11進行評價(步驟S2)。
這里，作為進行評價的判定電路，例如可使用將圖34所示的4個AND電路和1個NOR電路進行了組合的電路。根據(jù)該判定電路對第1信息的串行化后的串行數(shù)據(jù)進行預測評價，通過進行后述的編碼模式切換，可把串行數(shù)據(jù)的同代碼連續(xù)數(shù)設定為小于等于10。在該判定電路中，把第1信息D<17:0>分成D<8:0>、D<10:7>以及D<17:9>的3個塊進行判定。如果1碼元的中央的D<10:7>的4位全是同代碼，則En為“高”，如果在D<8:0>和D<17:9>中各自全是“1”，則En為“高”。由于使用中央的D<10:7>4位進行全部是否是同代碼的判定，因而在連續(xù)數(shù)被評價為大于等于11的情況下，如后所述通過使每2位反轉(zhuǎn)，可使用中央的D<10:7>4位可靠生成躍遷。另外，在本實施例中，通過切換該判定電路和組合邏輯電路中的編碼模式，使編碼后進行了串行化的串行數(shù)據(jù)的同代碼連續(xù)性不大于等于11(串行數(shù)字數(shù)據(jù)長度18(位)/2+2＝11)，然而判定電路和組合邏輯電路的編碼模式的組合并不限于此。例如，如果串行數(shù)字數(shù)據(jù)長度是m位，則使評價函數(shù)和邏輯電路的編碼模式進行組合，以使同代碼連續(xù)數(shù)為(n/2+2)。
在使用上述說明的評價函數(shù)預測評價為，編碼后進行了串行化的串行數(shù)據(jù)的同代碼連續(xù)數(shù)不大于等于11(小于等于10)的情況下，使作為判定信號的編碼位(En)為“高”，進行將D<17:0>照原樣輸出的編碼(步驟S3)，編碼完成(步驟S5)。另一方面，在使作為判定信號的編碼位(En)為“低”的情況下，將使并行輸入D<17:0>中的D<15，14，11，10，7，6，3，2>反轉(zhuǎn)的數(shù)據(jù)作為輸出數(shù)據(jù)(步驟S4)，編碼完成(步驟S6)。之后，串行化電路2502將并行數(shù)據(jù)D<17:0>+En進行串行化，作為串行數(shù)字數(shù)據(jù)發(fā)送到接收單元2521。另外，串行化電路2502在將編碼后的數(shù)據(jù)進行串行化時，在串行數(shù)據(jù)的1碼元的開頭賦予“高”的起始位，在末尾賦予“低”的停止位。
圖33表示本實施例中的第1編碼電路2504a的電路構成圖。并行18位的輸入色數(shù)據(jù)D<17:0>照原樣被輸入到判定電路2504a-2。并且，輸入色數(shù)據(jù)D<17:0>中的D<17，16，13，12，9，8，5，4，1，0>被輸入到各XOR電路1的一個輸入端，并且輸入色數(shù)據(jù)D<17:0>中的D<15，14，11，10，7，6，3，2>被輸入到各XOR電路2的一個輸入端。“低”被輸入到各XOR電路1的另一個輸入端，并且作為判定電路的輸出的判定信號被輸入到各XOR電路2的另一個輸入端。各XOR電路2在判定電路2504a-2的判定信號是“高”的情況下，將D<15，14，11，10，7，6，3，2>照原樣輸出，在判定電路2504a-2的判定信號是“低”的情況下，使D<15，14，11，10，7，6，3，2>各自反轉(zhuǎn)來輸出。該判定信號也可用作數(shù)據(jù)啟用(En)。然后，將各XOR電路1的輸出和各XOR電路2的輸出相加，形成18位的輸出數(shù)據(jù)。以上根據(jù)圖33所示的第1編碼電路2504a的電路構成，可實現(xiàn)圖32所示的流程圖的編碼。
通過使用本實施例的編碼方法，可形成同代碼數(shù)據(jù)不連續(xù)大于等于一定數(shù)的串行數(shù)據(jù)。因此，可取得以下效果，即，通過使用該編碼方法傳送進行了串行化的串行數(shù)據(jù)，在接收數(shù)字信號的判定中，可抑制由傳送路徑的特性等引起的數(shù)據(jù)波形變鈍的影響，結(jié)果可改善數(shù)據(jù)錯誤率。
實施例2
實施例2是在上述實施方式中所說明的數(shù)據(jù)傳送系統(tǒng)的編碼方法的其它例。另外，關于其它構成，由于與上述實施方式所述的構成相同，因而這里省略說明。
在本實施例中，特征之處是，發(fā)送單元2501具有直流平衡電路，進行編碼，以便取得串行數(shù)據(jù)的直流平衡。該直流平衡電路將編碼后的數(shù)據(jù)的“高”(＝1)的累計和“低”(＝0)的累計進行計數(shù)，把與該計數(shù)數(shù)對應的信號反饋給評價函數(shù)。該反饋使評價函數(shù)進行編碼模式的選擇，以使編碼后的數(shù)據(jù)的“高”(＝1)的累計和“低”(＝0)的累計收斂為相同數(shù)。把這種直流平衡電路的功能稱為直流平衡處理。
這里，參照圖35對本實施例的數(shù)據(jù)傳送系統(tǒng)中的編碼方法進行詳細說明。圖35表示本實施例中的編碼方法的流程圖。
首先，判斷所輸入的DEI是“高”還是“低”(步驟S1)。在DEI＝“低”的情況下，將第2信息(HsyncI、VsyncI和CTRLI)進行脈寬調(diào)制(PWM)，取得在1碼元中的上升沿數(shù)僅存在1的數(shù)據(jù)結(jié)構(步驟S2)，第2信息的編碼結(jié)束(步驟S3)。
另一方面，在步驟S1中，在DEI＝“高”的情況下，在將第1信息(輸入色數(shù)據(jù)(RI5～RI0、GI5～GI0、BI5～BI0))使用激活1模式進行編碼和串行化時，判斷上升沿數(shù)是否是1(步驟S4)，在上升沿數(shù)是1的情況下，將輸入色數(shù)據(jù)(RI5～RI0、GI5～GI0、BI5～BI0)使用激活2模式進行編碼(步驟S5)，結(jié)束第1信息的編碼(步驟S6)。這里，使用激活2模式進行了編碼的數(shù)據(jù)被輸入到直流平衡電路，將該數(shù)據(jù)中的“高”的數(shù)和“低”的數(shù)的累積進行計數(shù)(步驟10)。另一方面，在將輸入色數(shù)據(jù)(RI5～RI0、GI5～GI0、BI5～BI0))使用激活1模式進行編碼和串行化時，在上升沿數(shù)不是1的情況下，進行步驟7的處理。
在步驟7中，在將輸入色數(shù)據(jù)(RI5～RI0、GI5～GI0、BI5～BI0)使用激活2模式進行編碼和串行化時，判斷上升沿數(shù)是否是1(步驟S7)，在上升沿數(shù)是1的情況下，將輸入色數(shù)據(jù)(RI5～RI0、GI5～GI0、BI5～BI0)使用激活1模式進行編碼(步驟S8)，結(jié)束第1信息的編碼(步驟S9)。這里，使用激活1模式進行了編碼的數(shù)據(jù)被輸入到直流平衡電路，直流平衡電路將將該數(shù)據(jù)中的“高”的數(shù)和“低”的數(shù)的累積進行計數(shù)(步驟10)。另一方面，在將輸入色數(shù)據(jù)(RI5～RI0、GI5～GI0、BI5～BI0)使用激活2模式進行編碼和串行化時，在上升沿數(shù)不是1的情況下，進行步驟S11的處理。
在步驟S11中，根據(jù)規(guī)定的評價函數(shù)對使用激活1模式或激活2模式中的哪種模式來編碼進行評價，選擇是使用激活1模式進行編碼(步驟S8)，還是使用激活2模式進行編碼(步驟S5)。使用所選擇的編碼模式，進行第1信息的編碼，第1信息的編碼完成(步驟S9或步驟S6)。在步驟S11，從直流平衡電路把編碼后的數(shù)據(jù)中的“高”的累積數(shù)和“低”的累積數(shù)輸入到該評價函數(shù)。評價函數(shù)選擇是使用激活1模式進行編碼，還是使用激活2模式進行編碼，以使編碼后的數(shù)據(jù)的“高”數(shù)的累計和“低”數(shù)的累計收斂為同數(shù)。另外，在步驟S11，即使在使用激活1模式或激活2模式中的哪種模式將第1信息進行了編碼的情況下，也不與DEI＝“低”的情況的串行數(shù)據(jù)(上升沿數(shù)是1)相同。
以上，直流平衡電路將第1信息的編碼后的數(shù)據(jù)的“高”的累積數(shù)和“低”數(shù)的累積數(shù)進行計數(shù)，然而直流平衡電路也可以對不僅第1信息的編碼后的數(shù)據(jù)，而且至少包含起始位和停止位以及En位中的任何一方對累積數(shù)進行計數(shù)。在此情況下，在串行化電路中，由于把起始位和停止位以及En位預先決定為是“高”還是“低”，因而直流平衡電路通過預先存儲這些信息，可包含起始位和停止位以及En位對累積數(shù)進行計數(shù)。而且，優(yōu)選把第2信息的編碼后的數(shù)據(jù)輸入到直流平衡電路，也包含第2信息的編碼后的數(shù)據(jù)以及第2信息的1碼元的起始位和停止位等，對“高”的累積數(shù)和“低”數(shù)的累積數(shù)進行計數(shù)，取得所串行傳送的串行數(shù)據(jù)2515整體的直流平衡。
通過進行以上的編碼處理，在DEI＝“低”的情況和DEI＝“高”的情況下的由所編碼的數(shù)據(jù)結(jié)構的串行數(shù)據(jù)可明確區(qū)別是上升沿數(shù)為1(DEI＝“低”的情況)，還是上升沿數(shù)大于等于2(DEI＝“高”的情況)。
并且，通過進行以上處理，在作為并行輸入的第1信息的輸入色數(shù)據(jù)2511和作為第2信息的輸入同步數(shù)據(jù)2512被編碼后進行串行化，作為串行數(shù)據(jù)2515從發(fā)送單元2501被傳送到接收單元2521。根據(jù)本實施例，由于進行直流平衡處理，以使串行數(shù)據(jù)2515的“高”的累積數(shù)和“低”的累積數(shù)收斂為同數(shù)，因而可保持串行數(shù)據(jù)2515的直流平衡。
在接收單元2521中，所輸入的串行數(shù)據(jù)2515由并行化電路2522并行化，被輸入到解碼電路2524。關于接收單元2521的動作，由于與上述實施方式相同，因而這里省略說明。
如以上說明那樣，通過使用根據(jù)本實施例的數(shù)字數(shù)據(jù)傳送系統(tǒng)中的編碼方法和解碼方法，在將色信號和同步信號明確區(qū)分的同時，可進行串行傳送，可在接收側(cè)可靠進行時鐘抽出。
并且，本實施例的數(shù)據(jù)傳送系統(tǒng)可使用一對配線(包含光纖)進行從發(fā)送單元到接收單元的串行數(shù)字數(shù)據(jù)傳送。而且，取得以下優(yōu)良效果是，由于不需要以往在發(fā)送單元和接收單元之間進行的利用訓練信號和確認信號的互動動作，因而可采用簡單構成來構成數(shù)據(jù)傳送系統(tǒng)。特別是，在應用于光纖傳送的情況下，由于不需要構成在訓練信號和確認信號的互動時所需要的雙向通信系統(tǒng)，因而可使系統(tǒng)大幅低成本化。
并且，根據(jù)本實施例的本發(fā)明的數(shù)字數(shù)據(jù)傳送系統(tǒng)可在消隱期間(通常，Hsync、Vsync)中發(fā)送頻率低的數(shù)據(jù)(聲音數(shù)據(jù)等)。
并且，根據(jù)本實施例的數(shù)據(jù)傳送系統(tǒng)在接收單元的時鐘抽出電路中不需要來自石英振蕩器或外部振蕩器的時鐘輸入，可從串行數(shù)字數(shù)據(jù)中可靠抽出時鐘。因此，取得以下效果是，可應對數(shù)據(jù)的不同傳送速率，例如圖像數(shù)據(jù)中的不同圖像尺寸，根據(jù)數(shù)據(jù)的不同傳送速率從該數(shù)據(jù)中可靠抽出時鐘，也能應對即插即用等。
實施例3實施例3是上述實施方式的數(shù)據(jù)傳送系統(tǒng)中的時鐘復原相位同步電路(時鐘抽出電路)的其它例。
參照圖36。圖36是表示作為本發(fā)明的接收電路的時鐘復原相位同步電路(時鐘抽出電路)2600的電路構成的硬件方框圖。本實施例的時鐘抽出電路2600是在上述實施方式中所說明的時鐘抽出電路2523中還具有微調(diào)頻率比較電路80的時鐘抽出電路。另外，關于與上述實施方式中所說明的構成要素相同的構成要素，這里省略說明。
本實施例的時鐘復原相位同步電路2600具有微調(diào)頻率比較電路80，在由頻率比較電路50進行了電壓控制振蕩器30的頻率調(diào)整(頻率粗調(diào)整)之后，在由相位比較電路10進行電壓控制振蕩器30的頻率調(diào)整(相位調(diào)整)之前，由微調(diào)頻率比較電路80進行電壓控制振蕩器30的更細的頻率調(diào)整(頻率微調(diào)整)，從而可進行電壓控制振蕩電路30的振蕩頻率的微調(diào)整，在頻率比較電路50中的振蕩頻率調(diào)整后，與照原樣使用相位比較電路10進行振蕩頻率調(diào)整的情況相比較，可縮短振蕩頻率的收斂時間。
參照圖37。圖37表示本實施例中的微調(diào)頻率比較電路80的電路方框圖。微調(diào)頻率比較電路80具有沿抽出電路80a、起始/停止推測電路80b以及頻率檢測電路80c。
抽樣器(抽樣電路)40使用在電壓控制振蕩電路30所生成的抽樣脈沖，將從發(fā)送單元所發(fā)送來的串行數(shù)據(jù)300進行抽樣，生成并行數(shù)據(jù)301(Deserialized Data)。如圖37所示，并行數(shù)據(jù)301首先被輸入到微調(diào)頻率比較電路80的沿抽出電路80a。沿抽出電路80a根據(jù)所輸入的并行數(shù)據(jù)301，生成沿標志(Edge Flag)80d。這里，在位于存在上升沿的位之間的沿標志(Edge Flag)80d成為高電平。然后，沿抽出電路80把沿標志(Edge Flag)輸出到起始/停止推測電路80b。起始/停止推測電路80b根據(jù)所輸入的沿標志(Edge Flag)80d，生成起始/停止標志(Start/StopFlag)80e，輸出到頻率檢測電路80c。頻率檢測電路80c根據(jù)所輸入的起始/停止標志(Start/Stop Flag)80e，檢測電壓控制振蕩電路30的振蕩信號的頻率和1碼元中的串行數(shù)據(jù)的上升沿周期的頻率的偏差，把與該頻率偏差對應的控制信號通過充電泵60b和環(huán)路濾波器20輸出到電壓控制振蕩電路30。
這里，圖38表示本實施例的微調(diào)頻率比較電路80的沿抽出電路80a生成沿標志(Edge Flag)80d的情況以及沿抽出電路80a的電路構成。圖38表示串行數(shù)據(jù)300和并行數(shù)據(jù)301(Deserialized Data<0>～<20>)的對應關系。另外，將前一1碼元的串行數(shù)據(jù)300進行了并行化的最終數(shù)據(jù)(Privious Deserialized Data<20>)也與將當前1碼元的串行數(shù)據(jù)300進行了并行化的并行數(shù)據(jù)301(Deserialized Data<0>～<20>)一起被輸入到沿抽出電路80a。
如圖38所示，由抽樣器40所抽樣的并行數(shù)據(jù)301被輸入到構成沿抽出電路80a的各AND電路。沿抽出電路80a根據(jù)所輸入的并行數(shù)據(jù)301，生成沿標志(Edge Flag<0>～<20>)80d。在該沿標志(Edge Flag<0>～<20>)80d中存在與起始位(Start)和停止位(Stop)的邊界對應的、具有數(shù)據(jù)“高”的起始/停止標志(Start/Stop Flag)。
所生成的沿標志(Edge Flag<0>～<20>)80d被輸入到起始/停止推測電路80b。圖39表示本實施例中的起始/停止推測電路80b的電路構成。起始/停止推測電路80b具有AND電路80b-1、觸發(fā)器電路80b-2以及OR電路80b-3。起始/停止推測電路80b從沿標志(Edge Flag<0>～<20>)80d中推測相當于起始/停止標志(Start/Stop Flag)的沿標志。
在起始/停止推測電路80b中，當電壓控制振蕩電路30的振蕩信號的頻率和串行數(shù)據(jù)300的頻率相同時，沿標志總是處于起始/停止標志(Start/Stop Flag)的位置。并且，當兩者的頻率稍微偏離時，起始/停止標志(Start/Stop Flag)的位置一點點地偏離。因此，將前次(1碼元前)的推測結(jié)果的前后數(shù)位作為好像存在當前1碼元中的起始/停止標志(Start/Stop Flag)的位置進行掩碼，通過取得與當前沿標志(EdgeFlag<0>～<20>)的“與”(AND)，可推測所處的是當前起始/停止標志(Start/Stop Flag)的位置，即起始/停止標志(Start/Stop Flag<0>～<20>)中的哪一標志。
這里，參照圖40，對頻率檢測電路80c的電路構成及其動作進行說明。由起始/停止推測電路80b所生成的起始/停止標志(Start/StopFlag<0>～<20>)被輸入到頻率檢測電路80c。頻率檢測電路80c具有觸發(fā)器電路80c-1、以及將AND電路(
)構成為矩陣狀的電路80c-2、80c-3和80c-4。
頻率檢測電路80c根據(jù)所輸入的起始/停止標志(Start/StopFlag<0>～<20>)，檢測出電壓控制振蕩電路30的振蕩信號的頻率和串行數(shù)據(jù)300的頻率的差。頻率檢測電路80c采用以下構成將使用由觸發(fā)器電路80c-1所保持的1碼元前的并行數(shù)據(jù)301所生成的起始/停止標志(Start/Stop Flag<0>～<20>)、和使用當前1碼元的并行數(shù)據(jù)301所生成的起始/停止標志(Start/Stop Flag<0>～<20>)通過AND電路80c-2、80c-3和80c-4進行比較，檢測標志所處的起始/停止標志位置，通過標志所處的起始/停止位的移動來檢測兩者的頻率差。具體地說，在標志位置由AND電路80c-2檢測的情況下，(a)由于標志移動到碼元的后面，因而電壓控制振蕩電路30的振蕩信號的頻率比串行數(shù)據(jù)300的頻率高，把使振蕩頻率降低的控制信號發(fā)送到電壓控制振蕩電路30。并且，在標志位置由AND電路80c-3檢測的情況下，(b)由于標志的位置一致，因而電壓控制振蕩電路30的振蕩信號的頻率與串行數(shù)據(jù)300的頻率一致，把相位比較請求信號(FFQDEN)輸出到控制電路70，控制電路70接收該FFQDEN，把相位比較啟用信號(PHDEN)輸出到相位比較電路10，使相位比較環(huán)路執(zhí)行功能。并且，在標志位置由AND電路80c-4檢測的情況下，(c)由于標志移動到碼元的前面，因而電壓控制振蕩電路30的振蕩信號的頻率比串行數(shù)據(jù)300的頻率低，把使振蕩頻率升高的控制信號發(fā)送到電壓控制振蕩電路30。這里，頻率檢測電路80c輸出的控制信號是以下信號，即如圖37所示，作為頻率檢測電路80c的快和慢的輸出，(a)在電壓控制振蕩電路30的振蕩信號的頻率比串行數(shù)據(jù)300的頻率高的情況下，把快設定為“低”，把慢設定為“高”，(b)在電壓控制振蕩電路30的振蕩信號的頻率與串行數(shù)據(jù)300的頻率一致的情況下，把快設定為“低”，把慢設定為“低”，(c)在電壓控制振蕩電路30的振蕩信號的頻率比串行數(shù)據(jù)300的頻率低的情況下，把快設定為“高”，把慢設定為“低”。
通過重復該抽樣器40、微調(diào)頻率比較電路80、充電泵60b、環(huán)路濾波器20以及電壓控制振蕩電路30的一系列動作，可進行電壓控制振蕩電路30的輸出信號的頻率微調(diào)整。然后，在電壓控制振蕩電路30的振蕩頻率進入了規(guī)定的捕獲范圍后，使用相位比較電路10進行電壓控制振蕩電路30的振蕩頻率的相位調(diào)整。
如以上說明的那樣，根據(jù)本實施例的時鐘抽出電路，可進行電壓控制振蕩電路30的輸出信號的頻率微調(diào)整，在使用頻率比較電路進行電壓控制振蕩電路30的振蕩頻率的頻率粗調(diào)整后，與照原樣使用相位比較電路10進行電壓控制振蕩電路30的振蕩頻率的相位調(diào)整的情況相比較，可縮短電壓控制振蕩電路30的振蕩頻率的收斂時間。并且，至此所說明的功能實現(xiàn)單元不是用于對本發(fā)明進行限定，只要是能實現(xiàn)該功能的單元，任何電路或裝置都可以，也能使用軟件實現(xiàn)功能的一部分。
實施例4實施例4是采用了上述實施例2的直流平衡處理的本發(fā)明的數(shù)據(jù)傳送系統(tǒng)的編碼方法的其它例。另外，關于其它構成，由于與上述實施方式和實施例2所述的構成相同，因而這里省略說明。
圖41表示本實施例的數(shù)據(jù)傳送系統(tǒng)的發(fā)送單元3000。發(fā)送單元3000具有CRD檢測電路3001。這里，CRD(Current Running Disparity當前運行偏差)是表示從發(fā)送電路發(fā)送出的在該時刻的被編碼后的數(shù)據(jù)中的1(“高”)和0(“低”)的個數(shù)(累積數(shù))的差的值。CRD檢測電路3001根據(jù)第1輸入信息的編碼后的數(shù)據(jù)和第2輸入信息的編碼后的數(shù)據(jù)，運算該CRD，根據(jù)所運算的CRD的值輸出CDR信號，該CDR信號把第1編碼電路2504a和第2編碼電路2504b的編碼控制成使CRD的絕對值減小。以下，對輸入作為第1輸入信息2511的8×3＝24位和作為第2輸入信息2512的3位進行串行數(shù)據(jù)化的情況進行說明。
圖42表示CRD檢測電路3001的電路構成。CRD檢測電路3001由非一致性檢測電路3001a、加法器3001b以及觸發(fā)器3001c構成。非一致性檢測電路3001a輸出從開關電路2505所輸出的30位數(shù)據(jù)中的1的數(shù)據(jù)數(shù)減去0的數(shù)據(jù)數(shù)的值。將保持在觸發(fā)器3001c的CRD的值和非一致性檢測電路3001a的輸出值在加法器3001b相加后的值按每時鐘在觸發(fā)器3001c進行閂鎖，從而使CRD更新。
下面參照圖43。圖43表示本實施例中的第1編碼電路2504a的其它例。圖43所示的第1編碼電路2504a’由第1至第38B/10B編碼電路2504a’-1、2504a’-2和2504a’-3以及第1和第2非一致性檢測電路2504a’-4和2504a’-5構成。
8B/10B編碼電路2504a’-1、2504a’-2和2504a’-3各自把8bit的輸入轉(zhuǎn)換成10bit，以便在所輸入的偏差代碼是+的情況下，使0的數(shù)比1的數(shù)多，在偏差代碼是-的情況下，使1的數(shù)據(jù)的數(shù)據(jù)數(shù)比0的數(shù)據(jù)的數(shù)據(jù)數(shù)多。另外，轉(zhuǎn)換成在輸出的10bit內(nèi)一定有上升沿。
第18B/10B編碼電路2504a’-1取得D<23:16>，把D<23:16>轉(zhuǎn)換成ENCD<29:20>來輸出，以便在CRD代碼是+的情況下，使輸出的10bit的1的數(shù)據(jù)數(shù)比0的數(shù)少，在CRD代碼是-的情況下，使1的數(shù)據(jù)數(shù)比0的數(shù)據(jù)數(shù)多。
第1非一致性檢測電路2504a’-4檢測ENCD<29:20>的偏差。加法器2504a’-6把CRD和第1非一致性檢測電路2504a’-4的輸出相加作為CRD1來輸出。
第28B/10B編碼電路2504a’-2取得D<15:8>，把D<15:8>轉(zhuǎn)換成ENCD<19:10>來輸出，以便在CRD1代碼是+的情況下，使輸出的10bit的1的數(shù)據(jù)數(shù)比0的數(shù)少，在CRD代碼是-的情況下，使1的數(shù)據(jù)數(shù)比0的數(shù)據(jù)數(shù)多。
第2非一致性檢測電路2504a’-5檢測ENCD<19:10>的偏差。加法器2504a’-7把CRD1和第2非一致性檢測電路2504a’-5的輸出相加作為CRD2來輸出。
第38B/10B編碼電路2504a’-3取得D<7:0>，根據(jù)CRD2代碼與上述一樣轉(zhuǎn)換成ENCD<9:0>來輸出。
通過以上，第1編碼電路2504a’將輸入的24bit進行編碼，以使CRD的絕對值減小。
第2編碼電路2504b構成為可針對1種輸入數(shù)據(jù)，在進行了串行化時進行脈寬(“高”＝1位連續(xù)數(shù))不同的2種編碼。第2編碼電路2504b將第2輸入信息進行編碼，以便在CRD代碼是+的情況下，使脈寬減小，即，使1的數(shù)據(jù)數(shù)比0的數(shù)據(jù)數(shù)少，在CRD是-的情況下，使脈寬增大。第2編碼電路2504b的輸入輸出關系例如如以下表1所示。


圖68和圖69各自表示進行了這種編碼的情況的串行化后的串行數(shù)據(jù)的波形例1至3。
圖68的波形例1是在DEI(切換信號)＝1(高)的情況下，第1信息是8B/10B的編碼后的10bit的3個塊在其開頭和末尾附有起始/停止位的形式，是合計32位的碼元。在DEI(切換信號)＝0(低)的情況下，第2信息通過取得了上述直流平衡的編碼而成為32位周期的脈寬調(diào)制信號。
圖69(A)的波形例2是省略了波形例1中的DEI(切換信號)＝1的情況的起始/停止位的波形。在此情況下，第1信息為30位的碼元。在DEI(切換信號)＝0的情況下，第2信息為30位周期的脈寬調(diào)制信號。
圖69(B)的波形例3是在波形例2的變形例中，在DEI(切換信號)＝0的情況下使10位周期的脈寬調(diào)制排成3列的波形。在此情況下，也取得直流平衡。
以上的串行數(shù)據(jù)波形例通過變更在實施方式中所說明的開關電路2505的輸入端子和編碼器的輸出端子的連接關系，可各自實現(xiàn)。
如上所述，根據(jù)本實施例的發(fā)送單元3000，可將第1輸入信息編碼成使CRD的絕對值減小，即取得直流平衡。并且，可將第2輸入信息編碼成取得直流平衡的脈寬調(diào)制信號。
在本實施例的接收發(fā)送單元的輸出的接收電路中，第1解碼電路進行與上述本實施例的第1編碼電路的編碼對應的解碼，第2解碼電路進行與上述本實施例的第2編碼電路的編碼對應的解碼，從而各自使第1輸入信息和第2輸入信息復原。
實施例5實施例5是采用在1碼元中將DEI數(shù)據(jù)照原樣嵌入的數(shù)據(jù)結(jié)構的實施例。使用圖44(A)和(B)對根據(jù)本實施例的數(shù)字數(shù)據(jù)發(fā)送電路和接收電路以及數(shù)字數(shù)據(jù)傳送方法及其系統(tǒng)概念進行說明。圖44(A)和(B)表示在本發(fā)明的數(shù)字數(shù)據(jù)傳送方法及其系統(tǒng)中，將并行輸入的輸入色數(shù)字數(shù)據(jù)(RI5～RI0、GI5～GI0、BI5～BI0)也稱為輸入色數(shù)字數(shù)據(jù)組或主信息。)、輸入同步數(shù)據(jù)(HsyncI(輸入水平同步數(shù)據(jù))、VsyncI(輸入垂直同步數(shù)據(jù))、CTRLI(輸入控制)也稱為同步數(shù)據(jù)組或從信息)、以及DEI(輸入選擇信號(輸入數(shù)據(jù)啟用)進行了串行化的串行數(shù)據(jù)300的信號波形例。另外，這里，關于構成串行數(shù)據(jù)的色數(shù)據(jù)，表示RGB各色的數(shù)據(jù)各自是6位(RI5～RI0、GI5～GI0、BI5～BI0)的例，然而當然本發(fā)明并不限于此。
首先，在DEI(數(shù)據(jù)啟用)＝“高”即激活期間，串行數(shù)據(jù)300的1碼元由按照起始位(Start)、數(shù)據(jù)啟用反轉(zhuǎn)信號(DEIn)、色數(shù)據(jù)(RI5、RI4、…、BI2、BI1、BI0)以及停止位(Stop)的順序進行了串行化的數(shù)據(jù)來構成。
另一方面，在DEI(數(shù)據(jù)啟用)＝“低”即消隱期間，串行數(shù)據(jù)300的1碼元由按照起始位(Start)、數(shù)據(jù)啟用反轉(zhuǎn)信號(DEIn)、所編碼的HsyncI、VsyncI和CTRLI以及停止位(Stop)的順序進行了串行化的數(shù)據(jù)來構成。在DEI＝“低”即消隱期間，將HsyncI、VsyncI和CTRLI編碼后進行串行化，取得在串行數(shù)據(jù)300中的1碼元中僅存在1個上升沿的數(shù)據(jù)結(jié)構。具體地說，HsyncI、VsyncI和CTRLI被編碼，然后由編碼電路輸出，使得MSB的電平比LSB高，由串行化電路從MSB到LSB順序進行串行化來輸出。因此，該數(shù)據(jù)在DEI低的情況下，由于在1碼元中串行化電路的輸出時間早的為高電平，因而僅在碼元切換時發(fā)生上升沿。
通過采用這種構成，在從在消隱期間所發(fā)送的包含同步數(shù)據(jù)的串行數(shù)據(jù)復原時鐘時，可充分降低發(fā)生錯誤的可能性。
參照圖45至圖50對本發(fā)明的數(shù)字數(shù)據(jù)發(fā)送電路和接收電路以及數(shù)字數(shù)據(jù)傳送方法及其系統(tǒng)的一實施方式進行說明。
首先，參照圖45。圖45表示本發(fā)明的數(shù)字數(shù)據(jù)發(fā)送電路和接收電路以及使用它們的數(shù)字數(shù)據(jù)傳送方法和數(shù)字數(shù)據(jù)傳送系統(tǒng)的一實施方式。
發(fā)送單元(發(fā)送電路)401把將輸入色數(shù)據(jù)411(RI5～RI0、GI5～GI0、BI5～BI0)、以及輸入同步數(shù)據(jù)412(HsyncI(輸入水平同步數(shù)據(jù))、VsyncI(輸入垂直同步數(shù)據(jù))、CTRLI(輸入控制)、以及DEI(輸入選擇信號(輸入數(shù)據(jù)啟用)))進行了串行化的串行數(shù)據(jù)415發(fā)送到接收單元421。
接收單元(接收電路)421接收從發(fā)送單元401所發(fā)送的串行數(shù)據(jù)415，進行并行化，復原成輸出色數(shù)據(jù)431(RO5～RO0、GO5～GO0、BO5～BO0)、輸出同步數(shù)據(jù)432(HsyncO(輸出水平同步數(shù)據(jù))、VsyncO(輸出垂直同步數(shù)據(jù))、CTRLO(輸出控制)、DEO(輸出選擇信號(輸出數(shù)據(jù)啟用)以及輸出時鐘434來輸出。
發(fā)送單元401具有串行化電路402(Serializer)，相位同步電路403(PLL電路Phase Locked Loop(鎖相環(huán))電路)，編碼電路404(Encoder)，開關電路405以及輸出緩沖器406(Output Buffer)。
并且，接收機單元421具有并行化電路422(De-serializer)，時鐘抽出電路(CDRPLL電路Clock Data Recovery Phase Locked Loop(時鐘數(shù)據(jù)復原鎖相環(huán))電路)423，解碼電路424(Decoder)，開關電路425和426以及輸入緩沖器427(Input Buffer)。另外，輸出緩沖器406和輸入緩沖器427可以根據(jù)需要設置。并且，在本實施例中，關于輸入色數(shù)據(jù)411，表示RGB各色數(shù)據(jù)各自是6位的例，然而當然本發(fā)明并不限于此。并且，有時也將解碼電路424(Decoder)以及開關電路425和426統(tǒng)稱為信息分離電路。
在發(fā)送單元401中，輸入色數(shù)據(jù)411被輸入到開關電路405。輸入同步數(shù)據(jù)412中除了DEI以外的HSYNCI、VSYNCI和CTRLI被輸入到編碼電路404，由編碼電路404編碼。開關電路405把DEI用作輸入選擇信號，在DEI高(High)時，選擇輸入色數(shù)據(jù)411，在低的情況下，選擇編碼電路404的輸出，輸出到串行化電路402。輸入時鐘414在相位同步電路403被轉(zhuǎn)換成多相時鐘，串行化電路402使用該多相時鐘將開關電路405的輸出和DEI的反轉(zhuǎn)信號進行串行化，通過輸出緩沖器406進行輸出。
在發(fā)送單元401中，如果編碼HSYNCI、VSYNCI和CTRLI，在進行了串行化時把在1碼元內(nèi)在時間上先來的信號設定為MSB，則由編碼電路輸出成MSB的電平比LSB高，由串行化電路402從MSB到LSB順序進行串行化來輸出。因此，該數(shù)據(jù)在DEI低的情況下，由于在1碼元中串行化電路的輸出在時間上早的為高電平，因而僅在碼元切換時產(chǎn)生上升沿。
在接收單元421中，首先，時鐘抽出電路423從串行數(shù)據(jù)415復原輸出時鐘(CLKO)434和多相時鐘。然后，使用多相時鐘將串行數(shù)據(jù)415在并行化電路422轉(zhuǎn)換成并行信號。并行信號中包含有DEI信號的反轉(zhuǎn)信號。除了DEI以外的并行信號被輸入到解碼電路424進行解碼。開關電路425在DEI高時為激活，把并行信號作為輸出色數(shù)據(jù)(RO5～RO0、GO5～GO0、BO5～BO0)來輸出，在DEI低時把低電平作為輸出色數(shù)據(jù)來輸出。開關電路426在DEI低時為激活，把解碼電路424的輸出作為輸出同步數(shù)據(jù)來輸出，在DEI高時保持輸出。
下面參照圖46。圖46(A)和(B)表示并行輸入的各6位的輸入色數(shù)據(jù)(RI5～RI0、GI5～GI0、BI5～BI0)、輸入同步數(shù)據(jù)(HsyncI(輸入水平同步數(shù)據(jù))、VsyncI(輸入垂直同步數(shù)據(jù))、CTRLI(輸入控制)、以及DEI(輸入選擇信號(輸入數(shù)據(jù)啟用)))在本實施例的接收側(cè)單元中進行串行化的串行數(shù)據(jù)415的信號波形例。
首先，在DEI(數(shù)據(jù)啟用)＝“高”即激活期間，串行數(shù)據(jù)415的1碼元由按照起始位(Start)、數(shù)據(jù)啟用反轉(zhuǎn)信號(DEIn)、色數(shù)據(jù)(RI5、RI4、…、BI2、BI1、BI0)以及停止位(Stop)的順序進行了串行化的數(shù)據(jù)來構成。另外，在本實施例中，1碼元是21位。
另一方面，在DEI(數(shù)據(jù)啟用)＝“低”即消隱期間，串行數(shù)據(jù)415的1碼元由按照起始位(Start)、數(shù)據(jù)啟用反轉(zhuǎn)信號(DEIn)、數(shù)據(jù)啟用保護位(DE grd)、所編碼的HsyncI、VsyncI和CTRLI、停止保護位(Stop grd)、以及停止位(Stop)的順序進行了串行化的數(shù)據(jù)來構成。在DEI＝“低”即消隱期間，HsyncI、VsyncI和CTRLI在被編碼后進行串行化，采用在串行數(shù)據(jù)415中的1碼元中僅存在1個上升沿的數(shù)據(jù)結(jié)構。另外，當DEI＝“低”時，按照構成輸入色數(shù)據(jù)的數(shù)字數(shù)據(jù)的脈寬的n倍周期，將輸入同步數(shù)據(jù)進行脈寬調(diào)制。
如本實施例那樣，通過采用在1碼元中僅存在1個上升沿的數(shù)據(jù)結(jié)構，在從在消隱期間所發(fā)送的包含同步數(shù)據(jù)的串行數(shù)據(jù)復原時鐘時，可充分降低發(fā)生錯誤的可能性。
并且，在圖46所示的本實施例中，繼數(shù)據(jù)啟用反轉(zhuǎn)信號(DEIn)之后設置數(shù)據(jù)啟用保護位(DE grd)。通過設置該數(shù)據(jù)啟用保護位(DE grd)，高精度抽出在從串行數(shù)據(jù)415復原并行數(shù)據(jù)和時鐘時成為復原點的數(shù)據(jù)啟用反轉(zhuǎn)信號(DEIn)，因而可降低發(fā)生同步數(shù)據(jù)和時鐘的抽樣錯誤的可能性。
參照圖47。圖47表示本實施例中的發(fā)送單元401的構成。編碼電路404具有4個NAND電路、4個NOR電路以及3個反相器電路。開關電路405具有與輸入色數(shù)據(jù)411(RI5～RI0、GI5～GI0、BI5～BI0)對應的數(shù)(18個)的多路復用器4051和反相器4052。另外，在本實施例中，來自編碼電路404的輸出是7位，多路復用器4051中的2個被輸入有“高”信號，并且2個被輸入有“低”信號，形成停止保護位。圖51表示不設置停止保護位的例。
Hsync、Vsync和CTRLI被輸入到編碼電路404。所輸入的Hsync、Vsync和CTRLI由編碼電路404編碼，所編碼的7位數(shù)據(jù)被輸出到開關電路405。
這里，參照圖48(A)和(B)對編碼電路404的動作進行說明。圖48(A)表示本實施例的編碼電路404的電路構成及其7位輸出(SYNC
～SYNC[6])。并且，圖48(B)表示輸入到本實施例的編碼電路404的Hsync、Vsync和CTRLI及其輸出數(shù)據(jù)(SYNC
～SYNC[6])的數(shù)據(jù)表。
如圖48(B)的數(shù)據(jù)表所示，來自編碼電路404的輸出數(shù)據(jù)(SYNC
～SYNC[6])具有當輸入了輸入數(shù)據(jù)Hsync、Vsync和CTRLI時，躍遷數(shù)受到限制的形式。換句話說，把以最上位(MSB)為HsyncI、以最下位(LSB)為CTRLI的3位數(shù)據(jù){Hsync、Vsync、CTRLI}編碼成7位數(shù)據(jù){SYNC
(最上位)～SYNC[6](最下位)}時，編碼成該3位數(shù)據(jù)每增加1，就從該7位數(shù)據(jù)的最上位順序連續(xù)輸出“高”數(shù)據(jù)。換句話說，編碼成輸出在7位數(shù)據(jù){SYNC
(最上位)～SYNC[6](最下位)}中上位值總是大于等于下位值的數(shù)據(jù)。這種輸出方式一般被稱為“Thermo-Code”，這種編碼被稱為“Thermo-Code”型編碼，并且這種編碼器被稱為“Thermo-Code”型編碼器。
本發(fā)明的數(shù)字數(shù)據(jù)傳送方法和數(shù)字數(shù)據(jù)傳送系統(tǒng)中的編碼電路404需要采用Thermo-Code型輸出方式。另外，關于編碼電路404的電路構成，不限于圖48(A)所示的電路構成，只要是采用Thermo-Code型輸出方式的電路構成，可以采用任何電路構成。這樣，在1碼元內(nèi)僅生成1個上升沿。
這里，再次參照圖47。來自編碼電路404的輸出數(shù)據(jù)(SYNC
～SYNC[6])以及DEI(輸入數(shù)據(jù)啟用)被輸入到開關電路405。在本實施例中，輸入色數(shù)據(jù)411(RI5～RI0、GI5～GI0、BI5～BI0)順序被輸入到構成開關電路405的并聯(lián)連接的多路復用器4051，“高”被輸入到輸入有輸入色數(shù)據(jù)411中的RI5和RI4的開關電路4051的另一輸入端，“低”被輸入到輸入有BI1和BI0的開關電路4051的另一輸入端。并且，DEI被輸入到輸入有輸入色數(shù)據(jù)411中的RI5的開關電路4051的另一輸入端。開關電路405根據(jù)所輸入的DEI、輸入色數(shù)據(jù)411以及來自編碼電路404的輸出數(shù)據(jù)(SYNC
～SYNC[6])，把數(shù)據(jù)(SR1～SR19)輸出到串行化電路402。
相位同步電路403根據(jù)輸入時鐘414形成相位不同的多個時鐘，輸出到串行化電路。
串行化電路402根據(jù)從相位同步電路403所輸入的相位不同的多個時鐘，將所輸入的數(shù)據(jù)(SR1～SR19)進行串行化，形成串行數(shù)據(jù)415，通過輸出緩沖器406輸出到接收單元421。
圖49表示本實施例的接收單元421的構成。從發(fā)送單元401所輸出的串行數(shù)據(jù)415通過輸入緩沖器427被輸入到并行化電路422和時鐘抽出電路423。時鐘抽出電路423從串行數(shù)據(jù)415中抽出時鐘，復原輸出時鐘434和相位不同的多個時鐘。并行化電路422根據(jù)由時鐘抽出電路423所復原的相位不同的多個時鐘，將串行數(shù)據(jù)415進行并行化，把輸出數(shù)據(jù)(DSR0～DSR20)輸出到解碼電路424以及開關電路425和426。輸出數(shù)據(jù)(DSR0～DSR20)中與同步數(shù)據(jù)對應的數(shù)據(jù)(在本實施方式中，DSR4、DSR6、DSR8、DSR10、DSR12、DSR14、DSR16)被輸入到解碼電路424。解碼電路424將所輸入的數(shù)據(jù)進行解碼，把與輸出同步數(shù)據(jù)432(HsyncO、VsyncO、CTRLO)對應的數(shù)據(jù)輸出到開關電路426。
這里，圖50表示本實施例的解碼電路424的電路構成。本實施例的解碼電路424具有12個NOR電路、1個NAND電路以及2個反相器電路。另外，解碼電路可以采用將“Thermo-code”化后的同步信號進行解碼的電路構成，并不限于圖50所示的電路構成。
再次參照圖49。開關電路425和426根據(jù)從時鐘抽出電路423所輸入的相位不同的多個時鐘，選擇從并行化電路422和解碼電路424所輸入的數(shù)據(jù)，輸出到觸發(fā)器電路428。觸發(fā)器電路428由22個觸發(fā)器4271構成，輸出輸出色數(shù)據(jù)(RO5～RO0、GO5～GO0、BO5～BO0)、輸出同步數(shù)據(jù)432(HsyncO、VsyncO、CTRLO)以及EDO。
這樣，并行輸入的輸入色數(shù)據(jù)411、輸入同步數(shù)據(jù)412以及輸入時鐘414由發(fā)送單元401進行了串行化后發(fā)送，在接收單元進行并行化，復原成輸出色數(shù)據(jù)431、輸出同步數(shù)據(jù)432以及輸出時鐘434，并將它們輸出。
根據(jù)本實施例，由于在消隱期間，串行數(shù)據(jù)的每1碼元的上升沿數(shù)被固定為1個，因而可實現(xiàn)在從串行數(shù)據(jù)中抽出時鐘時由波形劣化引起的錯誤的減少，可實現(xiàn)穩(wěn)定的數(shù)據(jù)傳送。
另外，如圖52所示，發(fā)送單元401可以具有第1編碼電路404a和第2編碼電路404b，可以把輸入色數(shù)據(jù)411輸入到第1編碼電路404a，把輸入同步數(shù)據(jù)412輸入到第2編碼電路404b。在本實施例中，輸入色數(shù)據(jù)411可以由第1編碼電路404a編碼，被輸入到開關電路405。
實施例6實施例6是使輸入色數(shù)據(jù)是6位的實施例5應用于輸入色數(shù)據(jù)是8位的情況的實施例。
圖53(A)和(B)表示本實施例中的并行輸入的各8位的輸入色數(shù)據(jù)(RI7～RI0、GI7～GI0、BI7～BI0)、同步數(shù)據(jù)(HsyncI(輸入水平同步數(shù)據(jù))、VsyncI(輸入垂直同步數(shù)據(jù))、CTRLI(輸入控制))、以及DEI(輸入選擇信號(輸入數(shù)據(jù)啟用)在接收側(cè)單元中進行了串行化的串行數(shù)據(jù)1001的信號波形例。
首先，在DEI(數(shù)據(jù)啟用)＝“高”即激活期間，串行數(shù)據(jù)1001的1碼元由按照起始位(Start)、數(shù)據(jù)啟用反轉(zhuǎn)信號(DEIn)、色數(shù)據(jù)(RI7、RI6、…、BI2、BI1、BI0)、停止保護位(Stop grd)以及停止位(Stop)的順序進行了串行化的數(shù)據(jù)來構成。另外，在本實施例中，1碼元是28位。
另一方面，在DEI(數(shù)據(jù)啟用)＝“低”即消隱期間，串行數(shù)據(jù)1001的1碼元由按照起始位(Start)、數(shù)據(jù)啟用反轉(zhuǎn)信號(DEIn)、數(shù)據(jù)啟用保護位(DE grd)、所編碼的HsyncI、VsyncI和CTRLI、停止保護位(Stop grd)以及停止位(Stop)的順序進行了串行化的數(shù)據(jù)來構成。這里，在DEI＝“低”即消隱期間，HsyncI、VsyncI和CTRLI在被編碼后進行串行化，取得在串行數(shù)據(jù)1001中的1碼元中僅存在1個上升沿的數(shù)據(jù)結(jié)構。
如本實施例那樣，通過采用在1碼元中僅存在1個上升沿的數(shù)據(jù)結(jié)構，在從在消隱期間所發(fā)送的包含同步數(shù)據(jù)的串行數(shù)據(jù)復原時鐘時，可充分降低發(fā)生錯誤的可能性。
實施例7實施例7是在上述實施例5所說明的圖45所示的本發(fā)明的接收單元421中還設有DE濾波器1101和觸發(fā)器電路1102的例。
圖54表示本實施例的接收單元的電路方框圖。在本實施例中，把從并行化電路422所輸出的數(shù)據(jù)(DSR0～DSR20)中與DEI對應的輸出DSR1輸入到DE濾波器1101。
使用圖55對DE濾波器1101的作用進行說明。圖55(A)表示DE濾波器1101的電路構成，圖55(B)表示DE濾波器1101中的數(shù)據(jù)(DE0、DE1、DE2、DE0)的時序圖。本實施例方式的DE濾波器1101具有由1個OR電路和3個AND電路構成的多數(shù)表決電路1101a和3個觸發(fā)器。
作為DEI信號的性質(zhì)，其不會輸出僅1位的脈沖，而是數(shù)位連續(xù)信號。因此，如果有僅1位的脈沖，則表明它是錯誤信號，DE濾波器1101濾除該錯誤信號。DE濾波器1101由用于使DEI延遲的觸發(fā)器電路和多數(shù)表決電路1101a構成。多數(shù)表決電路1101a在3個輸入中1多時輸出1，0多時輸出0。在圖55(B)所示的波形中，粗線所示的錯誤由多數(shù)表決電路2540濾除。通過采用圖55(A)所示的電路構成，即使輸入到DE濾波器1101的DE0發(fā)生錯誤，也能將該錯誤濾除，輸出EO發(fā)生錯誤的概率非常低。
再次參照圖54。由解碼電路424所解碼的同步信號Hsync、Vsync和CTRL以及從并行化電路422所輸出的色數(shù)據(jù)DSR[20:0]被輸出到觸發(fā)器電路1102。觸發(fā)器電路1102由42個觸發(fā)器11021構成，把數(shù)據(jù)輸出到開關電路425和426。
開關電路425和426根據(jù)DE濾波器1101的DE信號選擇所輸入的數(shù)據(jù)，輸出到觸發(fā)器電路428。觸發(fā)器電路428輸出輸出色數(shù)據(jù)(RO5～RO0、GO5～GO0、BO5～BO0)和輸出同步數(shù)據(jù)432(HsyncO、VsyncO、CTRLO)。
這樣，并行輸入的輸入色數(shù)據(jù)411、輸入同步數(shù)據(jù)412以及輸入時鐘414由發(fā)送單元401進行了串行化后發(fā)送，在接收單元421進行并行化，復原成輸出色數(shù)據(jù)431、輸出同步數(shù)據(jù)432以及輸出時鐘434來輸出。
在本實施例中，由于設置DE濾波器1101，因而輸出DEO發(fā)生錯誤的概率非常低。因此，可更準確抽出DEO。
實施例8實施例8是在發(fā)送單元中，在形成串行數(shù)據(jù)時，把“直流平衡”處理(1的數(shù)據(jù)和0的數(shù)據(jù)的數(shù)大致相等的處理)取入到色數(shù)據(jù)和同步數(shù)據(jù)的例。
圖56表示本實施例中的串行數(shù)據(jù)1401的數(shù)據(jù)結(jié)構。首先，在DEI(數(shù)據(jù)啟用)＝“高”即激活期間，串行數(shù)據(jù)1401的1碼元由按照起始位(Start)、RGB各色6位的色數(shù)據(jù)被編碼成8位的色數(shù)據(jù)(R[5:0]、G[5:0]、B[5:0])、停止保護位(Stop grd)以及停止位(Stop)的順序進行了串行化的數(shù)據(jù)來構成。
在本實施例中，在使用圖57和圖58(A)所示的直流平衡編碼電路1505把RGB各色6位的色數(shù)據(jù)編碼成8位時，實施“直流平衡”處理，把連續(xù)碼元中的RGB各色8位數(shù)據(jù)各自的“高”(＝1)的累計和“低”(＝0)的累計收斂為相同數(shù)。例如，如圖58(B)所示，考慮了所輸入的6位色數(shù)字數(shù)據(jù)是“000001”的情況。在數(shù)字數(shù)據(jù)的累積中“1”多的情況下，通過把“01”附加給該6位色數(shù)字數(shù)據(jù)的下位，編碼成8位。并且，在數(shù)字數(shù)據(jù)的累積中“0”多的情況下，使該6位色數(shù)字數(shù)據(jù)反轉(zhuǎn)，進一步把“10”附加給下位，從而編碼成8位。這樣編碼成8位的色數(shù)據(jù)被輸出到開關電路來選擇，被輸出到串行化電路。所轉(zhuǎn)換的8位數(shù)據(jù)各自一定包含1和0，在將它們進行排列時，成為一定包含大于等于2的上升沿的串行數(shù)據(jù)。
另一方面，在DEI(數(shù)據(jù)啟用)＝“低”即消隱期間，串行數(shù)據(jù)1401的1碼元由按照起始位(Start)、所編碼的HsyncI、VsyncI和CTRLI、停止保護位(Stop grd)以及停止位(Stop)的順序進行了串行化的數(shù)據(jù)來構成。即在消隱期間，HsyncI、VsyncI和CTRLI在進行了Thermo-code型編碼后進行串行化，取得在串行數(shù)據(jù)1401中的1碼元中僅存在1個上升沿的數(shù)據(jù)結(jié)構。并且，在DEI＝“低”的期間，所編碼的HsyncI、VsyncI和CTRLI進行脈寬調(diào)制，以便保持直流平衡。在本實施例中，如圖56(B)所示，把進行了Thermo-code型編碼的HsyncI、VsyncI和CTRLI分配給脈寬α，把奇數(shù)號調(diào)制成脈寬(0.5+α)發(fā)送到開關電路，把偶數(shù)號調(diào)制成脈寬(0.5-α)發(fā)送到開關電路。這樣，1碼元中的平均脈寬是0.5，從而保持直流平衡。
參照圖57。圖57表示本實施例的數(shù)字數(shù)據(jù)發(fā)送電路和接收電路以及使用它們的數(shù)字數(shù)據(jù)傳送方法及數(shù)字數(shù)據(jù)傳送系統(tǒng)。
1501是發(fā)送單元(發(fā)送電路)，將與輸入時鐘同步輸入的輸入色數(shù)據(jù)1511(RI5～RI0、GI5～GI0、BI5～BI0)、以及輸入同步數(shù)據(jù)1512(HsyncI(輸入水平同步數(shù)據(jù))、VsyncI(輸入垂直同步數(shù)據(jù))、CTRLI(輸入控制)、以及DEI(輸入選擇信號(輸入數(shù)據(jù)啟用)))進行串行化，形成串行數(shù)據(jù)1515發(fā)送到接收單元1521。
接收單元(接收電路)1521接收從發(fā)送單元1501所發(fā)送的串行數(shù)據(jù)1515，進行并行化，復原成輸出色數(shù)據(jù)1531(RO5～RO0、GO5～GO0、BO5～BO0)、輸出同步數(shù)據(jù)1532(HsyncO(輸出水平同步數(shù)據(jù))、VsyncO(輸出垂直同步數(shù)據(jù))、CTRLO(輸出控制)、DEO(輸出選擇信號(輸出數(shù)據(jù)啟用)))以及輸出時鐘1534進行輸出。
發(fā)送單元1501具有串行化電路1502(Serializer)，相位同步電路1503(PLL電路Phase Locked Loop(鎖相環(huán))電路)，編碼電路1504(Encoder)、直流平衡編碼電路1505(DC Balance Encoder)，開關電路1506以及輸出緩沖器1507(Output Buffer)。
并且，接收單元1521具有并行化電路1522(De-serializer)，時鐘抽出電路(CDRPLL電路Clock Data Recovery Phase Locked Loop(時鐘數(shù)據(jù)復原鎖相環(huán))電路)1523，解碼電路1524和1525(Decoder)，開關電路1526和1527、沿數(shù)判定電路1528以及輸入緩沖器1529(InputBuffer)。另外，輸出緩沖器1507和輸入緩沖器1529可以根據(jù)需要設置。并且，在本實施例中，關于輸入色數(shù)據(jù)1511，表示RGB各色數(shù)據(jù)各自是6位的例，然而當然本發(fā)明并不限于此。
輸入色數(shù)據(jù)1511被輸入到發(fā)送單元1501的直流平衡編碼電路1505，實施直流平衡處理，輸出到開關電路1506。DEI(輸入數(shù)據(jù)啟用)被輸入到開關電路1506。另外，其它構成與圖45所示的例相同。
在發(fā)送單元1501中，輸入色數(shù)據(jù)被輸入到直流平衡編碼電路1505，被編碼成24位。進行該編碼以便把R、G、B的各自6位轉(zhuǎn)換成進行了直流平衡的8位。由于各個8位包含“1”和“0”的雙方，因而將24bit按照R、G、B的順序進行串行化時，包含大于等于2個的上升沿。
輸入同步數(shù)據(jù)1512中除了DEI以外的HSYNCI、VSYNCI和CTRLI被輸入到編碼電路1504，進行Thermo-Code型編碼。然后，如果在進行了串行化時把在1碼元內(nèi)時間上先來的信號設定為MSB，則由編碼電路1504輸出成MSB的電平比LSB高，由串行化電路1502從MSB到LSB順序進行串行化來輸出。因此，該數(shù)據(jù)由于在DEI低的情況下，在1碼元中串行化電路的輸出在時間上早的為高電平，因而僅在碼元切換時產(chǎn)生上升沿。
開關電路1506把DEI用作輸入選擇信號，在DEI高的情況下，選擇將輸入色數(shù)據(jù)在直流平衡編碼電路1505進行了編碼的結(jié)果，在低的情況下，選擇編碼電路1504的輸出，輸出到串行化電路1502。輸入時鐘1514在相位同步電路1503被轉(zhuǎn)換成多相時鐘，串行化電路1502使用該多相時鐘將開關電路1506的輸出進行串行化，通過輸出緩沖器1507進行輸出。
通過采用這種構成，在DEI高時，1碼元內(nèi)的上升沿可在碼元切換定時時以外存在大于等于2個，在DEI低時，1碼元內(nèi)的上升沿僅在碼元切換定時時存在。
在接收單元1521中，首先，時鐘抽出電路1523從串行數(shù)據(jù)1515復原輸出時鐘(CLKO)1534和多相時鐘。然后，使用多相時鐘把串行數(shù)據(jù)1515在并行化電路2522轉(zhuǎn)換成并行信號。并行信號被輸入到沿數(shù)判定電路1528。沿數(shù)判定電路1528在上升沿在碼元切換定時以外的情況下，把高作為DEO來輸出，在不是這種情況下，把低作為DEO來輸出。并行信號被輸入到解碼電路1524，被解碼成返回發(fā)送單元1501的直流平衡編碼電路1505的編碼。并行信號同樣也被輸入到解碼電路1525，被解碼成返回發(fā)送單元1501的編碼電路1504的編碼。開關電路1526在DEO高時為激活，把解碼電路1524的輸出作為輸出色數(shù)據(jù)信號1531來輸出，在低時把低電平作為輸出色數(shù)據(jù)來輸出。開關電路1527在DEO低時為激活，把解碼電路1525的輸出作為輸出同步數(shù)據(jù)1532來輸出，在高時保持輸出。
另外，如圖58(A)的虛線所示，在對輸入色數(shù)據(jù)進行直流平衡處理的直流平衡編碼電路1505內(nèi)設有直流平衡計數(shù)器，可以取得從直流平衡編碼電路1505所輸出的色數(shù)據(jù)的直流平衡。
實施例9實施例9是在發(fā)送側(cè)單元中不使用編碼電路，并且在接收側(cè)單元中不使用解碼電路的實施例。
圖59(A)和(B)表示將并行輸入的各6位色數(shù)據(jù)(RI5～RI0、GI5～GI0、BI5～BI0)和同步數(shù)據(jù)(HsyncI、VsyncI、CTRLI0～2、DEI)在本實施例的接收側(cè)單元中進行了串行化的串行數(shù)據(jù)1715的信號波形例。
首先，在DEI(數(shù)據(jù)啟用)＝“高”即激活期間，串行數(shù)據(jù)1715的1碼元取得按照起始位(Start)、數(shù)據(jù)啟用反轉(zhuǎn)信號(DEIn)、色數(shù)據(jù)(RI5、RI4、…、BI2、BI1、BI0)以及停止位(Stop)的順序進行了串行化的數(shù)據(jù)結(jié)構。
另一方面，在DEI(數(shù)據(jù)啟用)＝“低”即消隱期間，串行數(shù)據(jù)1715的1碼元取得按照起始位(Start)、數(shù)據(jù)啟用反轉(zhuǎn)信號(DEIn)、數(shù)據(jù)啟用保護位(DE grd)、HsyncI、VsyncI和CTRLI0～2、停止保護位(Stop grd)以及停止位(Stop)的順序進行了串行化的數(shù)據(jù)結(jié)構。
在本實施例中，繼數(shù)據(jù)啟用反轉(zhuǎn)信號(DEIn)之后設置數(shù)據(jù)啟用保護位(DE grd)。通過設置該數(shù)據(jù)啟用保護位(DE grd)，可更高精度抽出在把串行數(shù)據(jù)1715復原成并行數(shù)據(jù)時成為復原點的數(shù)據(jù)啟用反轉(zhuǎn)信號(DEIn)，因而可降低發(fā)生同步數(shù)據(jù)的抽樣錯誤的可能性，可高精度進行時鐘復原。
并且，在本實施例中，繼同步數(shù)據(jù)之后設置停止保護位(Stop grd)。這樣，可更準確進行下一同步數(shù)據(jù)的抽出，同步數(shù)據(jù)傳送的可靠性提高，可實現(xiàn)穩(wěn)定的數(shù)據(jù)傳送。
這里，參照圖60對本實施例的數(shù)據(jù)傳送系統(tǒng)的構成進行說明。1701是發(fā)送單元，將所輸入的輸入色數(shù)據(jù)1711(RI5～RI0、GI5～GI0、BI5～BI0)、輸入同步數(shù)據(jù)1712(HsyncI(輸入水平同步數(shù)據(jù))、VsyncI(輸入垂直同步數(shù)據(jù))、CTRLI0～2(輸入控制)、DEI(輸入選擇信號(輸入數(shù)據(jù)啟用)))以及輸入時鐘1714進行串行化，形成串行數(shù)據(jù)1715發(fā)送到接收單元1721。
接收單元1721接收從發(fā)送單元1701所發(fā)送的串行數(shù)據(jù)1715，進行并行化，復原成輸出色數(shù)據(jù)1731(RO5～RO0、GO5～GO0、BO5～BO0)、輸出同步數(shù)據(jù)1732(HsyncO(輸出水平同步數(shù)據(jù))、VsyncO(輸出垂直同步數(shù)據(jù))、CTRLO0～2(輸出控制0～2))、輸出選擇信號1733(DEO(輸出數(shù)據(jù)啟用))以及輸出時鐘1734進行輸出。
發(fā)送單元1701具有串行化電路1702(Serializer)，相位同步電路1703(PLL電路)，開關電路1704以及輸出緩沖器1705(Output Buffer)。
并且，接收單元1721具有并行化電路1722(De-serializer)，時鐘抽出電路(CDRPLL電路)1723，開關電路1724以及輸入緩沖器1725(Input Buffer)。
另外，輸出緩沖器1705和輸入緩沖器1725可以根據(jù)需要設置。并且，在本實施例中，關于輸入色數(shù)據(jù)1711，表示RGB各色數(shù)據(jù)各自是6位的例，然而當然本發(fā)明并不限于此。
輸入色數(shù)據(jù)1711和輸入同步數(shù)據(jù)1712被輸入到發(fā)送單元1701的開關電路1704。輸入時鐘1714被輸入到相位同步電路1703，在相位同步電路1703被轉(zhuǎn)換成具有相位差的多個時鐘，這些具有相位差的多個時鐘被輸入到串行化電路1702。開關電路1704在DEI＝“高”的情況和DEI＝“低”的情況下，選擇輸出到串行化電路1702的數(shù)據(jù)。串行化電路1702根據(jù)從開關電路1704所輸入的輸入色數(shù)據(jù)1711、輸入同步數(shù)據(jù)1712以及從相位同步電路1703所輸入的具有相位差的多個時鐘，形成串行數(shù)據(jù)1715。
串行數(shù)據(jù)1715經(jīng)輸出緩沖器1705被輸出到接收單元1721。接收單元1721的并行化電路1722將經(jīng)輸入緩沖器1725所輸入的串行數(shù)據(jù)1715進行并行化，把該輸出輸出到開關電路1724。時鐘抽出電路1723根據(jù)所輸入的數(shù)據(jù)復原輸出時鐘1734和相位不同的多個時鐘，把這些相位不同的多個時鐘輸出到并行化電路1722。開關電路1724在DE高時，輸出所并行化的輸出色數(shù)據(jù)1731，在低時把低電平作為輸出色數(shù)據(jù)來輸出。并且，開關電路1724在DE低時把所并行化的同步數(shù)據(jù)作為輸出同步數(shù)據(jù)1523來輸出，在高時保持輸出。
參照圖61。圖61表示本實施例中的發(fā)送單元1701的構成。輸入色數(shù)據(jù)1711(RI5～RI0、GI5～GI0、BI5～BI0)和輸入同步數(shù)據(jù)(HsyncI、VsyncI、CTRLI0～2、DEI)被輸入到開關電路1704。在本實施例中，輸入色數(shù)據(jù)1711(RI5～RI0、GI5～GI0、BI5～BI0)順序被輸入到構成開關電路1704的并聯(lián)連接的多路復用器17041的一個輸入，“高”被輸入到輸入有輸入色數(shù)據(jù)1711中的RI5和RI4的多路復用器17041的另一輸入，“低”被輸入到輸入有BI0的多路復用器17041的另一輸入。并且，HsyncI被輸入到輸入有RI3、RI2和RI1的多路復用器17041的另一輸入，VsyncI被輸入到輸入有RI0、GI5和GI4的多路復用器17041的另一輸入，并且CTRLI0～2各自被輸入到輸入有GI3、GI2和GI1、GI0、BI5和BI4、BI3、BI2和BI1的多路復用器17041的另一輸入。開關電路1704根據(jù)所輸入的DEI、輸入色數(shù)據(jù)1711以及輸入同步數(shù)據(jù)1712，把數(shù)據(jù)(SR1～SR19)輸出到串行化電路1702。
相位同步電路1703根據(jù)輸入時鐘1714形成相位不同的多個時鐘，輸出到串行化電路1702。
串行化電路1702根據(jù)從相位同步電路1703所輸入的相位不同的多個時鐘，將所輸入的數(shù)據(jù)(SR1～SR19)進行串行化，形成串行數(shù)據(jù)1715，通過輸出緩沖器1705輸出到接收單元1721。
圖62表示本實施例的接收單元1721的構成。從發(fā)送單元1701所輸出的串行數(shù)據(jù)1715通過輸入緩沖器1725被輸入到并行化電路1722和時鐘抽出電路1723。時鐘抽出電路1723從串行數(shù)據(jù)1715中抽出時鐘，復原輸出時鐘1733和相位不同的多個時鐘。并行化電路1722根據(jù)由時鐘抽出電路1723所復原的相位不同的多個時鐘，將串行數(shù)據(jù)1715進行并行化，把輸出數(shù)據(jù)(DSR0～DSR20)輸出到開關電路1724。開關電路1724選擇從并行化電路1722所輸入的數(shù)據(jù)(DSR0～DSR20)，輸出到包含多個觸發(fā)器17261的觸發(fā)器電路1726。觸發(fā)器電路1726輸出輸出色數(shù)據(jù)1731(RO5～RO0、GO5～GO0、BO5～BO0)和輸出同步數(shù)據(jù)1732(HsyncO、VsyncO、CTRLO0～2、DEI)。
這樣，并行輸入的輸入色數(shù)據(jù)1711、輸入同步數(shù)據(jù)1712以及輸入時鐘1714由發(fā)送單元1701進行了串行化后發(fā)送，在接收單元進行并行化，復原成輸出色數(shù)據(jù)1731、輸出同步數(shù)據(jù)1732以及輸出時鐘1734來輸出。
在本實施例中，通過繼數(shù)據(jù)啟用反轉(zhuǎn)信號(DEIn)之后設置數(shù)據(jù)啟用保護位(DE grd)，可更高精度抽出在把串行數(shù)據(jù)1715復原成并行數(shù)據(jù)時成為復原點的數(shù)據(jù)啟用反轉(zhuǎn)信號(DEIn)，因而可降低發(fā)生同步數(shù)據(jù)的抽樣錯誤的可能性，可高精度進行時鐘復原。并且，在本實施例中，繼同步數(shù)據(jù)之后設置停止保護位(Stop grd)。這樣，可更準確進行下一同步數(shù)據(jù)的抽出，同步數(shù)據(jù)傳送的可靠性提高，可實現(xiàn)穩(wěn)定的數(shù)據(jù)傳送。
實施例10實施例10是在發(fā)送側(cè)單元中不使用編碼電路，并且在接收側(cè)單元中不使用解碼電路的數(shù)據(jù)傳送系統(tǒng)的其它實施例。
圖63(A)和(B)表示將并行輸入的各6位色數(shù)據(jù)(RI5～RI0、GI5～GI0、BI5～BI0)以及同步數(shù)據(jù)(HsyncI(輸入水平同步數(shù)據(jù))、VsyncI(輸入垂直同步數(shù)據(jù))、CTRLI(輸入控制)、DEI(輸入數(shù)據(jù)啟用))在本實施例的接收側(cè)單元中進行了串行化的串行數(shù)據(jù)2000的信號波形例。另外，在本實施例中，1碼元是21位。
首先，在DEI(數(shù)據(jù)啟用)＝“高”即激活期間，串行數(shù)據(jù)2000的1碼元取得按照起始位(Start)、數(shù)據(jù)啟用反轉(zhuǎn)信號(DEIn)、色數(shù)據(jù)(RI5、RI4、…、BI2、BI1、BI0)以及停止位(Stop)的順序進行了串行化的數(shù)據(jù)結(jié)構。
另一方面，在DEI(數(shù)據(jù)啟用)＝“低”即消隱期間，串行數(shù)據(jù)2000的1碼元取得按照起始位(Start)、數(shù)據(jù)啟用反轉(zhuǎn)信號(DEIn)、數(shù)據(jù)啟用保護位(DE grd)、HsyncI、VsyncI和CTRLI0～2、系統(tǒng)復位等的SpecialCase(特殊大小寫)數(shù)據(jù)、停止保護位(Stop grd)以及停止位(Stop)的順序進行了串行化的數(shù)據(jù)結(jié)構。
在本實施例中，繼數(shù)據(jù)啟用反轉(zhuǎn)信號(DEIn)之后設置數(shù)據(jù)啟用保護位(DE grd)。通過設置該數(shù)據(jù)啟用保護位(DE grd)，可更高精度抽出在把串行數(shù)據(jù)1715復原成并行數(shù)據(jù)時成為復原點的數(shù)據(jù)啟用反轉(zhuǎn)信號(DEIn)，因而可降低發(fā)生同步數(shù)據(jù)的抽樣錯誤的可能性，可高精度進行時鐘復原。
并且，在本實施例中，繼同步數(shù)據(jù)之后設置停止保護位(Stop grd)。這樣，可更準確進行下一同步數(shù)據(jù)的抽出，同步數(shù)據(jù)傳送的可靠性提高，可實現(xiàn)穩(wěn)定的數(shù)據(jù)傳送。
實施例11實施例11是上述實施方式以及實施例1至5可使用的時鐘抽出電路的一種方式。
圖64表示時鐘抽出電路的電路方框圖。2201是相位比較電路(PD)，2202是相位乘法電路(LPF)，2203是振蕩電路。采用以下構成從發(fā)送單元所輸出且輸入到接收單元的串行數(shù)據(jù)2204通過相位比較電路2201、相位乘法電路2202以及振蕩電路2203進行信號處理，而且該輸出被反饋到相位比較電路2201。
本發(fā)明的數(shù)字數(shù)據(jù)發(fā)送電路、接收電路、編碼器、時鐘抽出電路以及數(shù)字數(shù)據(jù)傳送方法和數(shù)字數(shù)據(jù)傳送系統(tǒng)可應用于需要在裝置間進行并行供給的數(shù)字數(shù)據(jù)的收發(fā)的所有裝置。特別是，可應用于在個人計算機和有源矩陣型液晶顯示器之間的數(shù)字數(shù)據(jù)收發(fā)，以及在汽車導航主體和有源矩陣型液晶顯示器之間的數(shù)字數(shù)據(jù)收發(fā)。并且，在上述實施方式和實施例中，關于在發(fā)送側(cè)單元和接收側(cè)單元之間的數(shù)據(jù)收發(fā)，對單向情況作了說明，然而可以進行雙向數(shù)據(jù)收發(fā)。并且，在上述實施方式和實施例中，表示串行數(shù)據(jù)使用一根配線來收發(fā)的例，然而可以將串行數(shù)據(jù)分割來使用多根配線進行收發(fā)。
權利要求
1.一種傳送方法，該傳送方法是將第1信息和第2信息各自在第1期間和第2期間交替周期性進行傳送的數(shù)字數(shù)據(jù)傳送方法，其特征在于，所述第1期間的所述第1信息的每單位時間的信息量比所述第2期間的所述第2信息的每單位時間的信息量多；所述第1期間的所述第1信息作為以最小脈寬的n倍為1碼元的串行數(shù)據(jù)來傳送，所述第2期間的所述第2信息作為脈寬調(diào)制后的串行數(shù)據(jù)來傳送。
2.根據(jù)權利要求1所述的傳送方法，其特征在于，所述脈寬調(diào)制后的串行數(shù)據(jù)，上位值總是大于等于下位值，在1碼元內(nèi)僅有1個上升沿。
3.根據(jù)權利要求1所述的傳送方法，其特征在于，所述串行數(shù)據(jù)被編碼，以便進行直流平衡。
4.一種傳送系統(tǒng)，該傳送系統(tǒng)是將第1信息和第2信息各自在第1期間和第2期間交替周期性進行串行傳送的傳送系統(tǒng)，其特征在于，包含第2編碼器，將所述第2信息進行編碼，以便在順序進行串行化而成為1碼元的串行數(shù)據(jù)時，成為將所述第1信息進行了串行化時的串行數(shù)據(jù)的最小脈寬的n倍的周期的脈寬調(diào)制信號；第1編碼器，將所述第1信息進行編碼，以便使順序進行了串行化時的1碼元的串行數(shù)據(jù)與所述脈寬調(diào)制信號不同；串行化電路，把所述所編碼的所述第1信息轉(zhuǎn)換成所述1碼元的串行數(shù)據(jù)，把所述所編碼的所述第2信息轉(zhuǎn)換成作為所述1碼元的所述脈寬調(diào)制信號的串行數(shù)據(jù)，將所述第1信息的1碼元串行數(shù)據(jù)和所述第2信息的1碼元串行數(shù)據(jù)交替周期性進行串行化；傳送路徑，傳送所述所串行化的數(shù)據(jù)；時鐘抽出電路，從所述傳送路徑上所傳送的第1信息的串行數(shù)據(jù)或所述第2信息的串行數(shù)據(jù)中抽出這些串行數(shù)據(jù)中的基準時鐘；信息判別電路，根據(jù)所述第1信息的串行數(shù)據(jù)和所述第2信息的串行數(shù)據(jù)的數(shù)據(jù)的所述不同，判別所述第1信息的串行數(shù)據(jù)和所述第2信息的串行數(shù)據(jù)；第1解碼器，將所述所分離的所述第1信息的串行數(shù)據(jù)與所述第1編碼器對應解碼成所述第1信息；以及第2解碼器，將所述所分離的所述第2信息的串行數(shù)據(jù)與所述第2編碼器對應解碼成所述第2信息；在所述第1期間所傳送的所述第1信息的每單位時間的信息量比在所述第2期間所傳送的所述第2信息的每單位時間的信息量多。
5.一種傳送系統(tǒng)，該傳送系統(tǒng)是將第1信息和第2信息各自在第1期間和第2期間交替周期性進行串行傳送的傳送系統(tǒng)，其特征在于，具有第2編碼器，將所述第2信息進行編碼，以便在順序進行串行化而成為1碼元的串行數(shù)據(jù)時，成為將所述第1信息進行了串行化時的串行數(shù)據(jù)的最小脈寬的n倍的周期的脈寬調(diào)制信號；第1編碼器，將所述第1信息進行編碼，以便使順序進行了串行化時的1碼元的串行數(shù)據(jù)與所述脈寬調(diào)制信號不同；串行化電路，把所述所編碼的所述第1信息轉(zhuǎn)換成所述1碼元的串行數(shù)字數(shù)據(jù)，把所述所編碼的所述第2信息轉(zhuǎn)換成作為所述1碼元的所述脈寬調(diào)制信號的串行數(shù)據(jù)，將所述第1信息的1碼元串行數(shù)據(jù)和所述第2信息的1碼元串行數(shù)據(jù)交替周期性進行串行化；傳送路徑，傳送所述所串行化的數(shù)據(jù)；時鐘抽出電路，從所述傳送路徑上所傳送的第1信息的串行數(shù)據(jù)或所述第2信息的串行數(shù)據(jù)中抽出這些串行數(shù)據(jù)中的基準時鐘；信息判別電路，根據(jù)所述第1信息的串行數(shù)據(jù)和所述第2信息的串行數(shù)據(jù)的數(shù)據(jù)的所述不同，識別所述第1信息的串行數(shù)據(jù)和所述第2信息的串行數(shù)據(jù)；第1解碼器，將所述所分離的所述第1信息的串行數(shù)據(jù)與所述第1編碼器對應解碼成所述第1信息；以及第2解碼器，將所述所分離的所述第2信息的串行數(shù)據(jù)與所述第2編碼器對應解碼成所述第2信息；所述時鐘抽出電路具有相位比較環(huán)路，包含電壓控制電路，把所述串行數(shù)據(jù)和電壓控制振蕩電路的輸出相位進行比較的相位比較電路，以及生成所述電壓控制電路的控制電壓的環(huán)路濾波器；抽樣電路，使用在所述電壓控制振蕩電路所生成的多相時鐘將所述串行數(shù)據(jù)進行抽樣；頻率控制電路，把所述1碼元的串行數(shù)據(jù)的頻率和所述電壓控制振蕩電路的振蕩頻率進行比較，使電壓控制振蕩電路的振蕩頻率與所述1碼元的串行數(shù)據(jù)的頻率一致，該頻率控制電路具有沿數(shù)判定電路，判定在所述電壓控制振蕩電路所生成的所述1碼元的期間的串行信號中的上升沿數(shù)是0還是1還是除此以外；以及定時器，在上升沿數(shù)是0，或者頻率控制電路被禁用的情況下被復位，按照規(guī)定的時間間隔輸出定時器信號；該頻率控制電路進行控制，以便在上升沿數(shù)是0的情況下，使電壓控制振蕩電路的振蕩頻率下降，在從定時器輸出了定時器信號的情況下，使電壓控制振蕩電路的頻率上升；充電泵，接收所述頻率控制電路的輸出，把電流脈沖輸出到所述環(huán)路濾波器；以及模式切換電路，在從所述相位比較電路輸入了頻率比較模式請求信號的情況下，啟用頻率控制電路，禁用相位比較電路，在上升沿數(shù)或下降沿數(shù)是1的情況下檢測出連續(xù)大于等于規(guī)定數(shù)，判定為所述電壓控制振蕩電路的輸出頻率在所述相位比較環(huán)路的捕獲范圍內(nèi)，禁用頻率控制電路，啟用相位比較電路。
6.一種發(fā)送電路，該發(fā)送電路是將第1信息和第2信息各自在第1期間和第2期間交替周期性進行串行傳送的發(fā)送電路，具有第2編碼器，將所述第2信息進行編碼，以便在順序進行串行化而成為1碼元的串行數(shù)據(jù)時，成為將所述第1信息進行了串行化時的串行數(shù)據(jù)的最小脈寬的n倍周期的脈寬調(diào)制信號；第1編碼器，將所述第1信息進行編碼，以便使順序進行了串行化時的1碼元的串行數(shù)據(jù)與所述脈寬調(diào)制信號不同；串行化電路，把所述所編碼的所述第1信息轉(zhuǎn)換成所述1碼元的串行數(shù)據(jù)，把所述所編碼的所述第2信息轉(zhuǎn)換成作為所述1碼元的所述脈寬調(diào)制信號的串行數(shù)據(jù)。
7.根據(jù)權利要求6所述的發(fā)送電路，其特征在于，所述第1編碼器進行編碼，以便在所述1碼元的串行數(shù)據(jù)中具有大于等于2個的上升沿；所述第2編碼器進行編碼，以便在所述1碼元的串行數(shù)據(jù)中僅把1個上升沿配置在距所述1碼元的起點一定位置。
8.根據(jù)權利要求7所述的發(fā)送電路，把所述上升沿設定為下降沿。
9.根據(jù)權利要求6所述的發(fā)送電路，其特征在于，所述第1編碼器具有組合邏輯電路，具有輸入和輸出的多個對應關系；以及判定電路，至少評價所述所輸入的第1信息，輸出基于該評價的判定信號；所述組合邏輯電路根據(jù)所述判定信號進行所選擇的所述對應關系的編碼，并把用于識別該所選擇的所述對應關系的編碼位賦予給所述輸出。
10.根據(jù)權利要求9所述的發(fā)送電路，其特征在于，所述對應關系包含第1對應關系和第2對應關系；所述第1對應關系是所述輸入和輸出相等的關系；所述第2對應關系是使輸出相對于所述輸入每隔2位進行代碼反轉(zhuǎn)的關系。
11.根據(jù)權利要求10所述的發(fā)送電路，其特征在于，所述判定電路在將所述第1信息進行了單純串行轉(zhuǎn)換時，在上升沿數(shù)是0的情況下，輸出使所述組合邏輯電路選擇所述第2對應關系的判定信號。
12.根據(jù)權利要求11所述的發(fā)送電路，把所述上升沿設定為下降沿。
13.根據(jù)權利要求10所述的發(fā)送電路，其特征在于，所述判定電路將所述第1信息進行單純串行轉(zhuǎn)換，當在其前后附加了代碼相互不同的起始位和停止位時，在上升沿數(shù)是1的情況下，輸出使所述組合邏輯電路選擇所述第2對應關系的判定信號。
14.根據(jù)權利要求13所述的發(fā)送電路，把所述上升沿設定為下降沿。
15.根據(jù)權利要求9所述的發(fā)送電路，其特征在于，所述判定電路輸出使所述組合邏輯電路選擇所述多個對應關系中編碼后的所述1碼元的串行數(shù)據(jù)中的同代碼連續(xù)數(shù)最小的所述對應關系的判定信號。
16.根據(jù)權利要求9所述的發(fā)送電路，其特征在于，所述判定電路輸出使所述組合邏輯電路選擇所述多個對應關系中編碼后的所述1碼元的串行數(shù)據(jù)中的同代碼連續(xù)數(shù)比所述1碼元的串行數(shù)據(jù)的位數(shù)的2分之1加1后的值小的所述對應關系的判定信號。
17.根據(jù)權利要求9所述的發(fā)送電路，其特征在于，所述判定電路輸出使所述組合邏輯電路選擇所述多個對應關系中使編碼后的數(shù)據(jù)對稱關系中的數(shù)據(jù)的各自累積數(shù)的差最小的所述對應關系的判定信號。
18.根據(jù)權利要求9所述的發(fā)送電路，其特征在于，所述判定電路對包含主信息傳送頻率、EMI量、所述1碼元的串行數(shù)字數(shù)據(jù)以及所述脈寬調(diào)制信號的SN比或錯誤率中的至少一項的信息進行評價，輸出與該評價對應的判定信號。
19.一種接收電路，用于接收所串行傳送的信號，具有時鐘抽出電路，從所述第1信息的串行數(shù)據(jù)或所述第2信息的串行數(shù)據(jù)中抽出這些串行數(shù)據(jù)中的基準時鐘；信息判別電路，根據(jù)所述第1信息的串行數(shù)據(jù)和所述第2信息的串行數(shù)據(jù)的數(shù)據(jù)的所述不同，判別所述第1信息的串行數(shù)據(jù)和所述第2信息的串行數(shù)據(jù)；第1解碼器，將所述所判其它所述第1信息的串行數(shù)據(jù)與所述第1編碼器對應解碼成所述第1信息；以及第2解碼器，將所述所分離的所述第2信息的串行數(shù)據(jù)與所述第2編碼器對應解碼成所述第2信息；接收將第2信息的串行數(shù)據(jù)，即作為第1信息的1碼元的串行數(shù)據(jù)的最小脈寬的n倍周期的脈寬調(diào)制信號的1碼元的串行數(shù)據(jù)化后的第2信息的串行數(shù)據(jù)、和第1信息的串行數(shù)據(jù)，即串行化成使1碼元的串行數(shù)據(jù)與所述脈寬調(diào)制信號不同的第1信息的串行數(shù)據(jù)交替周期性進行了串行傳送的信號。
20.根據(jù)權利要求19所述的接收電路，其特征在于，所述第1信息的串行數(shù)據(jù)包含識別編碼模式的編碼位，所述第1解碼器進行與所述編碼位對應的解碼。
21.根據(jù)權利要求19所述的接收電路，其特征在于，所述信息判別電路根據(jù)所述串行數(shù)據(jù)的1碼元中的上升沿數(shù)，識別所述第1信息的串行數(shù)據(jù)和所述第2信息的串行數(shù)據(jù)。
22.根據(jù)權利要求21所述的接收電路，把所述上升沿設定為下降沿。
23.一種接收電路，其特征在于，具有相位比較環(huán)路，包含電壓控制電路，把串行數(shù)據(jù)和電壓控制振蕩電路的輸出相位進行比較的相位比較電路，以及生成所述電壓控制電路的控制電壓的環(huán)路濾波器；抽樣電路，使用在所述電壓控制振蕩電路所生成的多相時鐘將所述串行數(shù)據(jù)進行抽樣；頻率控制電路，把所述串行數(shù)據(jù)的頻率和所述電壓控制振蕩電路的振蕩頻率進行比較，使電壓控制振蕩電路的振蕩頻率與串行數(shù)據(jù)的頻率一致，該頻率控制電路具有沿數(shù)判定電路，判定在所述電壓控制振蕩電路所生成的1碼元的期間的串行信號中的上升沿數(shù)是0還是1還是除此以外；以及定時器，在上升沿數(shù)是0，或者頻率控制電路被禁用的情況下被復位，按照規(guī)定的時間間隔輸出定時器信號；該頻率控制電路進行控制，以便在上升沿數(shù)是0的情況下，使電壓控制振蕩電路的振蕩頻率下降，在從定時器輸出了定時器信號的情況下，使電壓控制振蕩電路的頻率上升；充電泵，接收所述頻率控制電路的輸出，把電流脈沖輸出到所述環(huán)路濾波器；以及模式切換電路，在從所述相位比較電路輸入了頻率比較模式請求信號的情況下，啟用頻率控制電路，禁用相位比較電路，在上升沿數(shù)是1的情況下檢測出連續(xù)大于等于規(guī)定數(shù)，判定為所述電壓控制振蕩電路的輸出頻率在所述相位比較環(huán)路的捕獲范圍內(nèi)，禁用頻率控制電路，啟用相位比較電路。
24.根據(jù)權利要求23所述的接收電路，其特征在于，所述沿數(shù)判定電路根據(jù)所述所抽樣的信號中的上升沿數(shù)的計數(shù)結(jié)果表示零的輸出、和從所述串行數(shù)據(jù)直接判斷的結(jié)果表示不存在上升沿的輸出的“與”，進行沿數(shù)零的判定。
25.根據(jù)權利要求23所述的接收電路，其特征在于，所述頻率控制電路使所述電壓控制振蕩電路的振蕩頻率下降比上升優(yōu)先進行。
26.根據(jù)權利要求23所述的接收電路，其特征在于，所述充電泵使在從所述頻率控制電路接收到上升信號的情況下進行充電的總電荷量比在從所述頻率控制電路接收到下降信號的情況下進行放電的總電荷量大。
27.一種時鐘抽出電路，從所串行傳送的信號中抽出時鐘；所述所串行傳送的信號是將第1信息進行了編碼的1碼元的串行數(shù)字數(shù)據(jù)和脈寬調(diào)制信號交替周期性進行了串行傳送的信號，該脈寬調(diào)制信號是將第2信號編碼成與所述1碼元的串行數(shù)字數(shù)據(jù)不同，按照構成所述1碼元的串行數(shù)字數(shù)據(jù)的數(shù)字數(shù)據(jù)的脈寬n倍的周期進行了脈寬調(diào)制的脈寬調(diào)制信號，在所述1碼元中僅具有1個上升沿或下降沿，所述上升沿或下降沿配置在距所述1碼元的幀端一定位置；該時鐘抽出電路具有電壓控制振蕩器；相位比較器，輸出與輸入數(shù)據(jù)串和來自所述電壓控制振蕩器的輸出信號的相位差對應的相位差信號；頻率比較器，輸出與所述輸入數(shù)據(jù)串和來自所述電壓控制振蕩器的輸出信號的頻率差對應的頻率差信號；以及模式切換電路，選擇所述相位差信號或頻率差信號；所述頻率比較器具有沿數(shù)判定電路，判定來自所述電壓控制振蕩器的輸出信號的1碼元周期中的輸入數(shù)據(jù)沿數(shù)是0還是1，輸出與判定結(jié)果對應的沿數(shù)判定信號；定時器，在所述沿數(shù)是0且選擇了所述相位差信號的情況下被復位，按照規(guī)定的時間間隔輸出定時器信號；以及頻率控制電路，根據(jù)所述沿數(shù)判定信號和所述定時器信號，控制所述電壓控制振蕩器的振蕩頻率；所述定時器的所述規(guī)定的時間間隔比傳送所述從信息的時間間隔長；所述頻率控制電路在所述沿數(shù)是0的情況下，使所述電壓控制振蕩器的振蕩頻率下降，在輸出了所述定時器信號的情況下，使所述電壓控制振蕩器的振蕩頻率上升；所述模式切換電路在按規(guī)定次數(shù)連續(xù)獲得了所述沿數(shù)是1的判定結(jié)果的情況下，選擇所述相位差信號；所述電壓控制振蕩器的振蕩頻率根據(jù)由所述模式切換電路所選擇的所述相位差信號或所述頻率差信號來控制。
28.根據(jù)權利要求27所述的時鐘抽出電路，其特征在于，具有微調(diào)頻率比較電路；所述微調(diào)頻率比較電路根據(jù)1碼元中的上升沿位置的每碼元的變化量，算出所述振蕩器的振蕩信號的頻率和基于所述1幀中的所述上升沿周期的頻率的頻率偏差量，把與所述頻率偏差量對應的控制信號輸出到所述電壓控制振蕩器。
29.根據(jù)權利要求28所述的時鐘抽出電路，其特征在于，所述微調(diào)頻率比較電路具有推測電路，推測所述1碼元中的起始位和停止位；根據(jù)所述起始位和所述停止位的每1碼元的變化量，導出所述電壓控制振蕩器的所述振蕩信號的頻率和基于所述1碼元中的所述上升沿周期的頻率的頻率偏差量；把與所述頻率偏差量對應的控制信號輸出到所述電壓控制振蕩器。
30.根據(jù)權利要求27所述的時鐘抽出電路，其特征在于，具有抽樣器電路，將輸入數(shù)據(jù)進行抽樣，輸出抽樣數(shù)據(jù)；所述沿數(shù)判定電路具有沿檢測電路，根據(jù)所述輸入數(shù)據(jù)檢測所述輸入數(shù)據(jù)串有無沿，輸出沿有無信息；所述沿數(shù)判定電路根據(jù)所述抽樣數(shù)據(jù)和所述沿有無信息判定沿數(shù)。
全文摘要
實現(xiàn)不需要基準時鐘和互動動作、可靠性高的穩(wěn)定的數(shù)字數(shù)據(jù)傳送。根據(jù)本發(fā)明，提供一種傳送方法，該傳送方法是將第1信息和第2信息各自在第1期間和第2期間交替周期性進行傳送的數(shù)字數(shù)據(jù)傳送方法，其特征在于，所述第1期間的所述第1信息的每單位時間的信息量比所述第2期間的所述第2信息的每單位時間的信息量多；所述第1期間的所述第2信息作為脈寬調(diào)制后的串行數(shù)據(jù)來傳送。
文檔編號H04N11/04GK1771704SQ20058000024
公開日2006年5月10日 申請日期2005年4月12日 優(yōu)先權日2004年4月16日
發(fā)明者小沢誠一, 岡村淳一, 石曾根洋平, 三浦賢 申請人:哉英電子股份有限公司