專利名稱：擾碼生成裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種擾碼生成裝置，尤其涉及一種用于數(shù)字通信系統(tǒng)中加擾和解擾信號(hào)的擾碼生成裝置。
背景技術(shù)：
在數(shù)字通信系統(tǒng)的信號(hào)處理中，加擾和解擾技術(shù)是非常重要和關(guān)鍵的技術(shù)手段。加擾和解擾技術(shù)簡(jiǎn)單來說就是與擾碼相乘的操作，其中主要是利用了擾碼的相關(guān)特性。因此擾碼的生成很關(guān)鍵，擾碼在數(shù)字通信系統(tǒng)中經(jīng)常賦予許多重要的功能，例如，在異步通信系統(tǒng)中提供同步支持，地?zé)o線通信系統(tǒng)中抵抗無線信道對(duì)傳輸信號(hào)的干擾，在碼分多址系統(tǒng)中區(qū)分不同的基站和用戶，在同步數(shù)字體系/同步光纖網(wǎng)絡(luò)(Synchronous Digital Hierarchy/Synchronous OpticalNetwork，SDH/SONET)中使從接收到的數(shù)據(jù)信號(hào)中恢復(fù)出精準(zhǔn)的時(shí)鐘，從而避免數(shù)據(jù)信息的丟失或錯(cuò)誤。下面以用于SDH/SONET的擾碼生成裝置為例，來說明現(xiàn)有的擾碼生成裝置存在的缺點(diǎn)。
SDH/SONET中最基本、最重要的模塊信號(hào)是STM-1(Synchronous TransferMode，同步轉(zhuǎn)移模式)信號(hào)，線速率為155.520Mbit/s，再將其同步復(fù)用、字節(jié)間插后得到更高級(jí)的STM-N信號(hào)，STM-N信號(hào)的線速率是N×155.520Mbit/s；這些信號(hào)在傳輸過程中都是按比特BIT串行傳送信號(hào)，但沒有傳送本網(wǎng)絡(luò)節(jié)點(diǎn)的時(shí)鐘信號(hào)。各網(wǎng)絡(luò)節(jié)點(diǎn)的接收端所需的數(shù)據(jù)接收及后續(xù)處理的時(shí)鐘都是從接收到的數(shù)據(jù)信號(hào)中恢復(fù)出來的。根據(jù)常用的時(shí)鐘與數(shù)據(jù)恢復(fù)(Clock and DataRecovery，CDR)原理，時(shí)鐘恢復(fù)依靠數(shù)據(jù)信號(hào)的變化沿完成，如果接收到的數(shù)據(jù)流中有長(zhǎng)0或長(zhǎng)1序列出現(xiàn)，則按該原理恢復(fù)出的時(shí)鐘不再精準(zhǔn)，用這樣恢復(fù)出來的時(shí)鐘處理數(shù)據(jù)會(huì)導(dǎo)致數(shù)據(jù)信息的丟失或錯(cuò)誤，因此為了保證在接收端能精準(zhǔn)地進(jìn)行數(shù)據(jù)接收和時(shí)鐘提取，必須杜絕傳輸?shù)臄?shù)據(jù)流中有長(zhǎng)0或長(zhǎng)1序列出現(xiàn)。
為此，國(guó)際電報(bào)電話咨詢委員會(huì)(CCITT，即現(xiàn)在的國(guó)際電信聯(lián)盟電信標(biāo)準(zhǔn)化部門ITU-T)在SDH/SONET協(xié)議中規(guī)定傳送的數(shù)據(jù)流中必須包含足夠的定時(shí)信息以便網(wǎng)絡(luò)節(jié)點(diǎn)能夠根據(jù)數(shù)據(jù)流實(shí)現(xiàn)時(shí)鐘的提取，要滿足該要求，必須使數(shù)據(jù)流中避免有長(zhǎng)0或長(zhǎng)1序列出現(xiàn)。合適的數(shù)據(jù)流可以通過加擾來實(shí)現(xiàn)。
CCITT在ITU-T G.707/Y.1322協(xié)議中還規(guī)定，STM-N(N＝1，4，16，64，256......)擾碼生成裝置的擾碼序列生成多項(xiàng)式為1+X6+X7。
現(xiàn)有的擾碼生成裝置通常用由7級(jí)D觸發(fā)器組成的反饋式移位寄存器來實(shí)現(xiàn)，其反饋結(jié)構(gòu)由生成多項(xiàng)式?jīng)Q定。STM-N信號(hào)的串行時(shí)鐘加到每一級(jí)觸發(fā)器的時(shí)鐘輸入端。在發(fā)送端，擾碼生成裝置生成的擾碼序列與串行數(shù)據(jù)逐位以幀頭為起點(diǎn)按順序進(jìn)行異或運(yùn)算，完成數(shù)據(jù)加擾過程；同理在接收端，同樣的擾碼序列與接收到的串行數(shù)據(jù)進(jìn)行同樣的運(yùn)算，則恢復(fù)出真實(shí)數(shù)據(jù)，完成數(shù)據(jù)的解擾過程。
請(qǐng)參閱圖1，其是現(xiàn)有的幀同步加解擾器的電路原理圖。該幀同步加解擾器包括擾碼生成裝置和一個(gè)異或門，該擾碼生成裝置包括7個(gè)用于移位的D觸發(fā)器D0～D6，D觸發(fā)器D1、D2...D6的輸入端分別與上一個(gè)D觸發(fā)器D0、D1...D5的輸出端相連；該異或門用以實(shí)現(xiàn)對(duì)D觸發(fā)器D5和D6的輸出端進(jìn)行異或運(yùn)算，運(yùn)算結(jié)果反饋至D觸發(fā)器D0的輸入端，D觸發(fā)器D6的輸出即為擾碼生成裝置輸出的擾碼序列，7個(gè)觸發(fā)器D0～D6在STM-N的串行bit時(shí)鐘作用下產(chǎn)生周期性的擾碼序列，產(chǎn)生出來的擾碼bit與輸入的STM-N的bit異或得出擾碼后的數(shù)據(jù)，該擾碼數(shù)據(jù)可以保證避免長(zhǎng)0或長(zhǎng)1序列出現(xiàn)。
由于擾碼多項(xiàng)式提供的是串行算法按STM-N的bit時(shí)鐘，在實(shí)際應(yīng)用中，輸入的STM-N數(shù)據(jù)是并行數(shù)據(jù)的，因此必須把擾碼算法改成并行算法，即一個(gè)STM-N字節(jié)輸入時(shí)鐘下，擾碼生成裝置提供M bit(M為STM-N的字節(jié)數(shù)據(jù)位寬)擾碼數(shù)據(jù)與輸入的M bit STM-N數(shù)據(jù)進(jìn)行異或?，F(xiàn)有技術(shù)實(shí)現(xiàn)做法都是由該串行算法推算出并行算法。對(duì)于STM-1業(yè)務(wù)，其字節(jié)數(shù)據(jù)位寬為8，因此需要一個(gè)8位寬的并行擾碼算法。
并行算法的推導(dǎo)可以根據(jù)串行算法方法，如表1所示，假如8位擾碼寄存器為Q00～Q07，按G.707協(xié)議要求，擾碼生成裝置的七個(gè)觸發(fā)器初始值為“1111111”，8拍串行bit時(shí)鐘之后就得到并行8位擾碼寄存器的初始值為“11111110”，即Q6該列值；而之后并行擾碼寄存器值將是Q07～Q00的函數(shù)表1
表2為并行擾碼函數(shù)表“^”表示邏輯異或，N表示當(dāng)前時(shí)刻值，N-1表示前一時(shí)鐘寄存器的值。
表2
如果STM-N的位寬是16bit位，則并行擾碼算法就必須按16bit進(jìn)行推導(dǎo)，假設(shè)16bit擾碼生成裝置分別為Q17～Q10，Q07～Q00，則Qnm＝F(Q0k)，其中n＝1或0，m＝0～7；k＝0～7，即16位擾碼生成裝置都是Q07～Q00的函數(shù)。依次類推，對(duì)于STM-256，目前邏輯芯片一般采用155Mhz×256bit位寬，因此，并行推導(dǎo)公式必須推導(dǎo)出并行256位寬的算法，按8比特進(jìn)行分組，需要32組，設(shè)為Q317～Q310，...Q07～Q00，每個(gè)寄存器都是Q07～Q00的函數(shù)。
從上述可知，現(xiàn)有的擾碼生成裝置產(chǎn)生的擾碼序列對(duì)STM-N并行數(shù)據(jù)進(jìn)行加解擾時(shí)，其必須根據(jù)STM-N的字節(jié)數(shù)據(jù)位寬的變化分別推導(dǎo)出適應(yīng)本位寬要求的并行擾碼公式，當(dāng)一個(gè)設(shè)計(jì)需要同時(shí)兼容不同位寬的擾碼，比如兼容STM-1和STM-16時(shí)，邏輯設(shè)計(jì)就必須同時(shí)包含兩個(gè)擾碼算法，因此，現(xiàn)有的擾碼生成裝置不能重用于多個(gè)應(yīng)用場(chǎng)合，增加了邏輯設(shè)計(jì)規(guī)模。
由于目前常用的都是STM-1，STM-4，STM-16，而STM-64產(chǎn)品應(yīng)用比較少，對(duì)于STM-256，市場(chǎng)上相關(guān)芯片更少，幾乎沒有，因此，對(duì)于STM-256的并行256位寬的推導(dǎo)將是很繁瑣的一項(xiàng)工作，因此，現(xiàn)有的擾碼生成裝置對(duì)高位寬推導(dǎo)的工作量極大，易出錯(cuò)。
從并行算法上看，并行算法的每個(gè)寄存器都是最低8bit寄存器的函數(shù)，位寬越寬，低8bit的邏輯負(fù)載越大，因此邏輯芯片的時(shí)鐘速度就越低。因此，現(xiàn)有的擾碼生成裝置對(duì)邏輯工作時(shí)鐘有限制；比如STM-256，要求工作時(shí)鐘為155Mhz，在并行擾碼算法下就可能實(shí)現(xiàn)不了。
由于現(xiàn)有的擾碼生成裝置中采用了大量的異或門，當(dāng)擾碼位寬越寬時(shí)，這些異或門的邏輯資源耗費(fèi)很大，因此，當(dāng)擾碼位寬越寬，現(xiàn)有的擾碼生成裝置的資源占用就越多。
發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題在于提供一種對(duì)于不同字節(jié)數(shù)據(jù)位寬的信號(hào)進(jìn)行加擾和解擾不必重新推導(dǎo)，很容易使邏輯工作時(shí)鐘工作在很高的頻率上的擾碼生成裝置。
為解決上述技術(shù)問題，本發(fā)明所采用的技術(shù)方案是提供一種擾碼生成裝置，其采用一個(gè)位寬為L(zhǎng)的移位寄存器，其中L＝M×X，M為擾碼序列的生成多項(xiàng)式對(duì)應(yīng)的擾碼序列周期，X的取值必須滿足L大于或等于N，N為所需加/解擾的數(shù)據(jù)的位寬，M、N和X均為正整數(shù)。
上述技術(shù)方案的進(jìn)一步改進(jìn)在于該移位寄存器包括L個(gè)D觸發(fā)器D0～DL-1和L個(gè)多路選擇器M0～ML-1，該L個(gè)多路選擇器M0～ML-1的輸出端分別對(duì)應(yīng)與L個(gè)D觸發(fā)器D0～DL-1的輸入端連接，該L個(gè)D觸發(fā)器D0～DL-1的輸出端分別對(duì)應(yīng)與L個(gè)多路選擇器M0～ML-1的第一輸入端連接，該N個(gè)D觸發(fā)器D0～DN-1的輸出端還分別對(duì)應(yīng)與N個(gè)多路選擇器ML-N～ML-1的第二輸入端連接，該L-N個(gè)D觸發(fā)器DN～DL-1的輸出端還分別對(duì)應(yīng)與L-N個(gè)多路選擇器M0～ML-N-1的第二輸入端連接，該L個(gè)多路選擇器M0～ML-1的使能端連接在一起，由加擾使能來控制該L個(gè)多路選擇器M0～ML-1的工作，該L個(gè)D觸發(fā)器D0～DL-1的時(shí)鐘端連接在一起。
本發(fā)明的有益效果是由于本發(fā)明的擾碼生成裝置采用一個(gè)位寬為L(zhǎng)的移位寄存器，其中L＝M×X，M為擾碼序列的生成多項(xiàng)式對(duì)應(yīng)的擾碼序列周期，X的取值必須滿足L大于或等于N，N為所需加/解擾的數(shù)據(jù)的位寬，M、N和X均為正整數(shù)，因此本發(fā)明的擾碼生成裝置對(duì)于所有擾碼序列的生成多項(xiàng)式來說，加擾算法都是采用同一個(gè)原理實(shí)現(xiàn)，不用費(fèi)太多的推導(dǎo)工作量，特別對(duì)于位寬很多的情況下，而且可以很容易保證設(shè)計(jì)的正確性；且對(duì)不同的所需加/解擾的數(shù)據(jù)的位寬，特別當(dāng)位寬小于擾碼序列的生成多項(xiàng)式對(duì)應(yīng)的擾碼序列周期時(shí)，可以用一個(gè)設(shè)計(jì)，通過修改移位的位寬參數(shù)可以很容易適應(yīng)各種位寬情況，不必為每種位寬重新推導(dǎo)格式；而且采用移位寄存器的方式也很容易使邏輯工作時(shí)鐘工作在很高的頻率上；另外，由于本發(fā)明采用的移位寄存器包括L個(gè)D觸發(fā)器D0～DL-1和L個(gè)多路選擇器M0～ML-1，不需要作異或運(yùn)算的處理，因此使用的組合資源很少，且代碼量很小，可以節(jié)省工作時(shí)間。
圖1是現(xiàn)有的幀同步加解擾器的電路原理圖；圖2是本發(fā)明擾碼生成裝置具體實(shí)施例的擾碼算法的示意圖；圖3是本發(fā)明擾碼生成裝置具體實(shí)施例的擾碼序列的示意圖；圖4是采用本發(fā)明擾碼生成裝置的幀同步并行加解擾器具體實(shí)施例的邏輯方框圖；圖5是采用本發(fā)明擾碼生成裝置的幀同步并行加解擾器具體實(shí)施例的電路原理圖。
具體實(shí)施例方式
下面以采用本發(fā)明的擾碼生成裝置對(duì)STM-N(N＝1，4，16，64，256)并行數(shù)據(jù)進(jìn)行擾碼為例，來對(duì)本發(fā)明的擾碼生成裝置作詳細(xì)的說明。
要對(duì)STM-256并行數(shù)據(jù)進(jìn)行擾碼則必須要產(chǎn)生256bit的擾碼序列。根據(jù)擾碼序列的生成多項(xiàng)式1+X6+X7可知該擾碼序列是一個(gè)周期為127的偽隨機(jī)序列，如果把周期127編號(hào)為0～126，則擾碼算法就是如圖2所示。擾碼序列每127bit后重復(fù)1次，取2個(gè)周期254bit加上第3個(gè)周期的0和1與輸入的STM-256并行數(shù)據(jù)的256bit進(jìn)行異或，第3個(gè)周期的126之后又開始新的0～126的序列，因此可以把擾碼序列看成是一個(gè)首尾相接的，3個(gè)周期為127的偽隨機(jī)序列合在一塊的周而復(fù)始的數(shù)據(jù)塊，如圖3所示。該數(shù)據(jù)塊位寬為127×3＝381。由于擾碼序列的生成多項(xiàng)式1+X6+X7的127位值是已知的，因此該數(shù)據(jù)塊的每bit值也是已知的，當(dāng)?shù)谝淮渭訑_時(shí)，取該數(shù)據(jù)塊的前面256bit與輸入的256bit進(jìn)行異或，然后如圖3所示方向轉(zhuǎn)動(dòng)256bit，則第二次從起點(diǎn)起取256bit，就是第二次所需要的并行的256bit的加擾值，該值與輸入的第二個(gè)256bit數(shù)據(jù)相異或就得到第二個(gè)并行加擾后的數(shù)據(jù)，依次類推。
具體邏輯方框圖如圖4所示，本發(fā)明的擾碼生成裝置采用一個(gè)位寬為381的移位寄存器，其初值可以通過擾碼序列的生成多項(xiàng)式得出。擾碼產(chǎn)生工作原理如下每個(gè)STM-256并行時(shí)鐘周期，取移位寄存器的低256bit與輸入的STM-256的256bit并行數(shù)據(jù)異或?qū)崿F(xiàn)擾碼，同時(shí)移位寄存器進(jìn)行移位，移位方式為移位寄存器的高125 bit賦值給移位寄存器的低125bit，低256bit值賦值給移存器的高256bit，從而實(shí)現(xiàn)256bit的移位。
請(qǐng)參閱圖5，是以256bit的并行擾碼為例的，采用本發(fā)明擾碼生成裝置的幀同步并行加解擾器的電路原理圖，該幀同步并行加解擾器包括擾碼生成裝置和256個(gè)異或門，該擾碼生成裝置包括381個(gè)D觸發(fā)器D0～D380和381個(gè)多路選擇器M0～M380。該381個(gè)多路選擇器M0～M380均為2選1選擇器，該381個(gè)多路選擇器M0～M380的輸出端分別對(duì)應(yīng)與381個(gè)D觸發(fā)器D0～D380的輸入端連接。該381個(gè)D觸發(fā)器D0～D380的輸出端分別對(duì)應(yīng)與381個(gè)多路選擇器M0～M380的0輸入端連接，該256個(gè)D觸發(fā)器D0～D255的輸出端還分別對(duì)應(yīng)與256個(gè)多路選擇器M125～M380的1輸入端連接，該125個(gè)D觸發(fā)器D256～D380的輸出端還分別對(duì)應(yīng)與125個(gè)多路選擇器M0～M124的1輸入端連接。該381個(gè)多路選擇器M0～M380的使能端連接在一起，由加擾使能來控制該381個(gè)多路選擇器M0～M380的工作。該381個(gè)D觸發(fā)器D0～D380帶有置位功能。381個(gè)D觸發(fā)器D0～D380的時(shí)鐘端連接在一起，由STM-256的并行時(shí)鐘來控制，在每個(gè)STM-256并行時(shí)鐘周期，取該256個(gè)D觸發(fā)器D0～D255的輸出通過數(shù)據(jù)總線與由總線輸入的256位STM-256并行數(shù)據(jù)經(jīng)256個(gè)異或門異或后輸出擾碼后的數(shù)據(jù)，該擾碼數(shù)據(jù)可以保證避免長(zhǎng)0或長(zhǎng)1序列出現(xiàn)。
在加擾開始時(shí)，381個(gè)觸發(fā)器D0～D380置位3個(gè)周期的擾碼值(每個(gè)周期具體值可以根據(jù)擾碼多項(xiàng)式推算出來，共127bit，3個(gè)周期為381bit)，在加擾使能信號(hào)作用下(假設(shè)高有效)，則D觸發(fā)器D255～D0共256個(gè)觸發(fā)器的當(dāng)前值按順序賦值給D380～D125共256個(gè)觸發(fā)器；D觸發(fā)器Q380～Q256共125個(gè)觸發(fā)器的當(dāng)前值按順序賦值給D124～D0觸發(fā)器共125個(gè)觸發(fā)器；上面的操作是在256bit的并行數(shù)據(jù)時(shí)鐘作用下。下一個(gè)周期若加擾使能有效，則重復(fù)執(zhí)行。當(dāng)擾碼使能無效時(shí)，每個(gè)觸發(fā)器保持當(dāng)前值。用于并行擾碼的數(shù)據(jù)則從觸發(fā)器D255～D0輸出中取，用來與輸入數(shù)據(jù)進(jìn)行異或。
如果輸入數(shù)據(jù)是待擾碼的數(shù)據(jù)，則輸出就是擾碼后的數(shù)據(jù)，相當(dāng)于擾碼過程；如果輸入數(shù)據(jù)是擾碼過的數(shù)據(jù)，輸出相當(dāng)是解擾碼后的數(shù)據(jù)，相當(dāng)于解擾碼過程。
另外，若對(duì)STM-64并行數(shù)據(jù)進(jìn)行擾碼，則采用本發(fā)明擾碼生成裝置的幀同步并行加解擾器包括擾碼生成裝置和64個(gè)異或門，該擾碼生成裝置包括127個(gè)D觸發(fā)器D0～D126和127個(gè)多路選擇器M0～M126。該127個(gè)多路選擇器M0～M126均為2選1選擇器，該127個(gè)多路選擇器M0～M126的輸出端分別對(duì)應(yīng)與127個(gè)D觸發(fā)器D0～D126的輸入端連接。該127個(gè)D觸發(fā)器D0～D126的輸出端分別對(duì)應(yīng)與127個(gè)多路選擇器M0～M126的0輸入端連接，該64個(gè)D觸發(fā)器D0～D63的輸出端還分別對(duì)應(yīng)與64個(gè)多路選擇器M63～M126的1輸入端連接，該63個(gè)D觸發(fā)器D64～D126的輸出端還分別對(duì)應(yīng)與63個(gè)多路選擇器M0～M62的1輸入端連接。該127個(gè)多路選擇器M0～M126的使能端連接在一起，由加擾使能來控制該127個(gè)多路選擇器M0～M126的工作。該127個(gè)D觸發(fā)器D0～D126帶有置位功能。127個(gè)D觸發(fā)器D0～D126的時(shí)鐘端連接在一起，由STM-64的并行時(shí)鐘來控制，在每個(gè)STM-64并行時(shí)鐘周期，取該64個(gè)D觸發(fā)器D0～D63的輸出通過數(shù)據(jù)總線與由總線輸入的64位STM-64并行數(shù)據(jù)經(jīng)64個(gè)異或門異或后輸出擾碼后的數(shù)據(jù)。
若對(duì)STM-16并行數(shù)據(jù)進(jìn)行擾碼，則采用本發(fā)明擾碼生成裝置的幀同步并行加解擾器包括擾碼生成裝置和16個(gè)異或門，該擾碼生成裝置包括127個(gè)D觸發(fā)器D0～D126和127個(gè)多路選擇器M0～M126。該127個(gè)多路選擇器M0～M126均為2選1選擇器，該127個(gè)多路選擇器M0～M126的輸出端分別對(duì)應(yīng)與127個(gè)D觸發(fā)器D0～D126的輸入端連接。該127個(gè)D觸發(fā)器D0～D126的輸出端分別對(duì)應(yīng)與127個(gè)多路選擇器M0～M126的0輸入端連接，該16個(gè)D觸發(fā)器D0～D15的輸出端還分別對(duì)應(yīng)與16個(gè)多路選擇器M111～M126的1輸入端連接，該111個(gè)D觸發(fā)器D16～D126的輸出端還分別對(duì)應(yīng)與111個(gè)多路選擇器M0～M110的1輸入端連接。該127個(gè)多路選擇器M0～M126的使能端連接在一起，由加擾使能來控制該127個(gè)多路選擇器M0～M126的工作。該127個(gè)D觸發(fā)器D0～D126帶有置位功能。127個(gè)D觸發(fā)器D0～D126的時(shí)鐘端連接在一起，由STM-16的并行時(shí)鐘來控制，在每個(gè)STM-16并行時(shí)鐘周期，取該16個(gè)D觸發(fā)器D0～D15的輸出通過數(shù)據(jù)總線與由總線輸入的16位STM-16并行數(shù)據(jù)經(jīng)16個(gè)異或門異或后輸出擾碼后的數(shù)據(jù)。
若對(duì)STM-4并行數(shù)據(jù)進(jìn)行擾碼，則采用本發(fā)明擾碼生成裝置的幀同步并行加解擾器包括擾碼生成裝置和4個(gè)異或門，該擾碼生成裝置包括127個(gè)D觸發(fā)器D0～D126和127個(gè)多路選擇器M0～M126。該127個(gè)多路選擇器M0～M126均為2選1選擇器，該127個(gè)多路選擇器M0～M126的輸出端分別對(duì)應(yīng)與127個(gè)D觸發(fā)器D0～D126的輸入端連接。該127個(gè)D觸發(fā)器D0～D126的輸出端分別對(duì)應(yīng)與127個(gè)多路選擇器M0～M126的0輸入端連接，該4個(gè)D觸發(fā)器D0～D3的輸出端還分別對(duì)應(yīng)與4個(gè)多路選擇器M123～M126的1輸入端連接，該123個(gè)D觸發(fā)器D4～D126的輸出端還分別對(duì)應(yīng)與123個(gè)多路選擇器M0～M122的1輸入端連接。該127個(gè)多路選擇器M0～M126的使能端連接在一起，由加擾使能來控制該127個(gè)多路選擇器M0～M126的工作。該127個(gè)D觸發(fā)器D0～D126帶有置位功能。127個(gè)D觸發(fā)器D0～D126的時(shí)鐘端連接在一起，由STM-4的并行時(shí)鐘來控制，在每個(gè)STM-4并行時(shí)鐘周期，取該4個(gè)D觸發(fā)器D0～D3的輸出通過數(shù)據(jù)總線與由總線輸入的4位STM-4并行數(shù)據(jù)經(jīng)4個(gè)異或門異或后輸出擾碼后的數(shù)據(jù)。
若對(duì)STM-1并行數(shù)據(jù)進(jìn)行擾碼，則采用本發(fā)明擾碼生成裝置的幀同步并行加解擾器包括擾碼生成裝置和1個(gè)異或門，該擾碼生成裝置包括127個(gè)D觸發(fā)器D0～D126和127個(gè)多路選擇器M0～M126。該127個(gè)多路選擇器M0～M126均為2選1選擇器，該127個(gè)多路選擇器M0～M126的輸出端分別對(duì)應(yīng)與127個(gè)D觸發(fā)器D0～D126的輸入端連接。該127個(gè)D觸發(fā)器D0～D126的輸出端分別對(duì)應(yīng)與127個(gè)多路選擇器M0～M126的0輸入端連接，該D觸發(fā)器D0的輸出端與多路選擇器M126的1輸入端連接，該126個(gè)D觸發(fā)器D1～D126的輸出端還分別對(duì)應(yīng)與126個(gè)多路選擇器M0～M125的1輸入端連接。該127個(gè)多路選擇器M0～M126的使能端連接在一起，由加擾使能來控制該127個(gè)多路選擇器M0～M126的工作。該127個(gè)D觸發(fā)器D0～D126帶有置位功能。127個(gè)D觸發(fā)器D0～D126的時(shí)鐘端連接在一起，由STM-1的并行時(shí)鐘來控制，在每個(gè)STM-1并行時(shí)鐘周期，取D觸發(fā)器D0的輸出與輸入的1位STM-1并行數(shù)據(jù)經(jīng)1個(gè)異或門異或后輸出擾碼后的數(shù)據(jù)。
對(duì)于STM-N(N＝1，4，64)，一般實(shí)際應(yīng)用位寬最大為64bits，因此，移位寄存器采用127bit位寬，每次從移位寄存器取出用于擾碼的位寬即為STM-N的數(shù)據(jù)位寬，同時(shí)執(zhí)行移位操作方式同STM-256舉例一樣，只是所移動(dòng)的bit位等于STM-N數(shù)據(jù)的位寬。
另外，對(duì)STM-N(N＝1，4，64)并行數(shù)據(jù)進(jìn)行擾碼時(shí)，本發(fā)明的擾碼生成裝置的D觸發(fā)器和多路選擇器的數(shù)量也可為254、381等，對(duì)STM-256并行數(shù)據(jù)進(jìn)行擾碼時(shí)，本發(fā)明的擾碼生成裝置的D觸發(fā)器和多路選擇器的數(shù)量也可為508、635等，總之本發(fā)明的擾碼生成裝置的D觸發(fā)器和多路選擇器的數(shù)量必須大于所需加/解擾的數(shù)據(jù)的位寬，同時(shí)還必須是所采用的擾碼序列的生成多項(xiàng)式對(duì)應(yīng)的擾碼序列周期的正整數(shù)倍。上述的D觸發(fā)器也可由RS觸發(fā)器或JK觸發(fā)器變換成具D觸發(fā)器功能的模塊來實(shí)現(xiàn)。
本發(fā)明的擾碼生成裝置適用于所有擾碼序列的生成多項(xiàng)式，例如g(x)＝x9+x8+X5+x4+1、g(x)＝X9+X4+1、g(x)＝1+x14+x15等等，每個(gè)擾碼序列的生成多項(xiàng)式對(duì)應(yīng)的擾碼序列都具有周期，例如擾碼序列的生成多項(xiàng)式g(x)＝X9+X4+1，其所對(duì)應(yīng)的擾碼序列的周期為511。
綜上所述，可作出如下的推導(dǎo)本發(fā)明的擾碼生成裝置采用一個(gè)位寬為L(zhǎng)的移位寄存器，其中L＝M×X，M為擾碼序列的生成多項(xiàng)式對(duì)應(yīng)的擾碼序列周期，X的取值必須滿足L大于或等于N，N為所需加/解擾的數(shù)據(jù)的位寬，M、N和X均為正整數(shù)。該移位寄存器包括L個(gè)D觸發(fā)器D0～DL-1和L個(gè)多路選擇器M0～ML-1，該L個(gè)多路選擇器M0～ML-1的輸出端分別對(duì)應(yīng)與L個(gè)D觸發(fā)器D0～DL-1的輸入端連接，該L個(gè)D觸發(fā)器D0～DL-1的輸出端分別對(duì)應(yīng)與L個(gè)多路選擇器M0～ML-1的第一輸入端連接，該N個(gè)D觸發(fā)器D0～DN-1的輸出端還分別對(duì)應(yīng)與N個(gè)多路選擇器ML-N～ML-1的第二輸入端連接，該L-N個(gè)D觸發(fā)器DN～DL-1的輸出端還分別對(duì)應(yīng)與L-N個(gè)多路選擇器M0～ML-N-1的第二輸入端連接，該L個(gè)多路選擇器M0～ML-1的使能端連接在一起，由加擾使能來控制該L個(gè)多路選擇器M0～ML-1的工作，該L個(gè)D觸發(fā)器D0～DL-1的時(shí)鐘端連接在一起。
本發(fā)明的擾碼生成裝置對(duì)于所有擾碼序列的生成多項(xiàng)式來說，加擾算法都是采用同一個(gè)原理實(shí)現(xiàn)，不用費(fèi)太多的推導(dǎo)工作量，特別對(duì)于位寬很多的情況下，而且可以很容易保證設(shè)計(jì)的正確性；本發(fā)明的擾碼生成裝置實(shí)現(xiàn)的代碼量很小，也可以節(jié)省工作時(shí)間。
本發(fā)明的擾碼生成裝置不需要作異或運(yùn)算的處理，因此使用的組合資源很少。采用移位寄存器的方式也很容易使邏輯工作時(shí)鐘工作在很高的頻率上。
本發(fā)明的擾碼生成裝置對(duì)不同的所需加/解擾的數(shù)據(jù)的位寬，特別當(dāng)位寬小于擾碼序列的生成多項(xiàng)式對(duì)應(yīng)的擾碼序列周期時(shí)，可以用一個(gè)設(shè)計(jì)，通過修改移位的位寬參數(shù)可以很容易適應(yīng)各種位寬情況，不必為每種位寬重新推導(dǎo)格式。
權(quán)利要求
1.一種擾碼生成裝置，其特征在于其采用一個(gè)位寬為L(zhǎng)的移位寄存器，其中L＝M×X，M為擾碼序列的生成多項(xiàng)式對(duì)應(yīng)的擾碼序列周期，X的取值必須滿足L大于或等于N，N為所需加/解擾的數(shù)據(jù)的位寬，M、N和X均為正整數(shù)。
2.如權(quán)利要求1所述的擾碼生成裝置，其特征在于該移位寄存器包括L個(gè)D觸發(fā)器D0～DL-1和L個(gè)多路選擇器M0～ML-1，該L個(gè)多路選擇器M0～ML-1的輸出端分別對(duì)應(yīng)與L個(gè)D觸發(fā)器D0～DL-1的輸入端連接，該L個(gè)D觸發(fā)器D0～DL-1的輸出端分別對(duì)應(yīng)與L個(gè)多路選擇器M0～ML-1的第一輸入端連接，該N個(gè)D觸發(fā)器D0～DN-1的輸出端還分別對(duì)應(yīng)與N個(gè)多路選擇器ML-N～ML-1的第二輸入端連接，該L-N個(gè)D觸發(fā)器DN～DL-1的輸出端還分別對(duì)應(yīng)與L-N個(gè)多路選擇器M0～ML-N-1的第二輸入端連接，該L個(gè)多路選擇器M0～ML-1的使能端連接在一起，由加擾使能來控制該L個(gè)多路選擇器M0～ML-1的工作，該L個(gè)D觸發(fā)器D0～DL-1的時(shí)鐘端連接在一起。
3.如權(quán)利要求2所述的擾碼生成裝置，其特征在于當(dāng)M為127，所需加/解擾的數(shù)據(jù)為STM-256，即N為256時(shí)，該移位寄存器的位寬L為381，該移位寄存器包括381個(gè)D觸發(fā)器D0～D380和381個(gè)多路選擇器M0～M380，該381個(gè)多路選擇器M0～M380的輸出端分別對(duì)應(yīng)與381個(gè)D觸發(fā)器D0～D380的輸入端連接，該381個(gè)D觸發(fā)器D0～D380的輸出端分別對(duì)應(yīng)與381個(gè)多路選擇器M0～M380的第一輸入端連接，該256個(gè)D觸發(fā)器D0～D255的輸出端還分別對(duì)應(yīng)與256個(gè)多路選擇器M125～M380的第二輸入端連接，該125個(gè)D觸發(fā)器D256～D380的輸出端還分別對(duì)應(yīng)與125個(gè)多路選擇器M0～M124的第二輸入端連接，該381個(gè)多路選擇器M0～M380的使能端連接在一起，由加擾使能來控制該381個(gè)多路選擇器M0～M380的工作，該381個(gè)D觸發(fā)器D0～D380的時(shí)鐘端連接在一起，由STM-256的并行時(shí)鐘來控制。
4.如權(quán)利要求2所述的擾碼生成裝置，其特征在于當(dāng)M為127，所需加/解擾的數(shù)據(jù)為STM-64，即N為64時(shí)，該移位寄存器的位寬L為127，該移位寄存器包括127個(gè)D觸發(fā)器D0～D126和127個(gè)多路選擇器M0～M126，該127個(gè)多路選擇器M0～M126的輸出端分別對(duì)應(yīng)與127個(gè)D觸發(fā)器D0～D126的輸入端連接，該127個(gè)D觸發(fā)器D0～D126的輸出端分別對(duì)應(yīng)與127個(gè)多路選擇器M0～M126的第一輸入端連接，該64個(gè)D觸發(fā)器D0～D63的輸出端還分別對(duì)應(yīng)與64個(gè)多路選擇器M63～M126的第二輸入端連接，該63個(gè)D觸發(fā)器D64～D126的輸出端還分別對(duì)應(yīng)與63個(gè)多路選擇器M0～M62的第二輸入端連接，該127個(gè)多路選擇器M0～M126的使能端連接在一起，由加擾使能來控制該127個(gè)多路選擇器M0～M126的工作，該127個(gè)D觸發(fā)器D0～D126的時(shí)鐘端連接在一起，由STM-64的并行時(shí)鐘來控制。
5.如權(quán)利要求2所述的擾碼生成裝置，其特征在于當(dāng)M為127，所需加/解擾的數(shù)據(jù)為STM-16，即N為16時(shí)，該移位寄存器的位寬L為127，該移位寄存器包括127個(gè)D觸發(fā)器D0～D126和127個(gè)多路選擇器M0～M126，該127個(gè)多路選擇器M0～M126的輸出端分別對(duì)應(yīng)與127個(gè)D觸發(fā)器D0～D126的輸入端連接，該127個(gè)D觸發(fā)器D0～D126的輸出端分別對(duì)應(yīng)與127個(gè)多路選擇器M0～M126的第一輸入端連接，該16個(gè)D觸發(fā)器D0～D15的輸出端還分別對(duì)應(yīng)與16個(gè)多路選擇器M111～M126的第二輸入端連接，該111個(gè)D觸發(fā)器D16～D126的輸出端還分別對(duì)應(yīng)與111個(gè)多路選擇器M0～M110的第二輸入端連接，該127個(gè)多路選擇器M0～M126的使能端連接在一起，由加擾使能來控制該127個(gè)多路選擇器M0～M126的工作，該127個(gè)D觸發(fā)器D0～D126的時(shí)鐘端連接在一起，由STM-16的并行時(shí)鐘來控制。
6.如權(quán)利要求2所述的擾碼生成裝置，其特征在于當(dāng)M為127，所需加/解擾的數(shù)據(jù)為STM-4，即N為4時(shí)，該移位寄存器的位寬L為127，該移位寄存器包括127個(gè)D觸發(fā)器D0～D126和127個(gè)多路選擇器M0～M126，該127個(gè)多路選擇器M0～M126的輸出端分別對(duì)應(yīng)與127個(gè)D觸發(fā)器D0～D126的輸入端連接，該127個(gè)D觸發(fā)器D0～D126的輸出端分別對(duì)應(yīng)與127個(gè)多路選擇器M0～M126的第一輸入端連接，該4個(gè)D觸發(fā)器D0～D3的輸出端還分別對(duì)應(yīng)與4個(gè)多路選擇器M123～M126的第二輸入端連接，該123個(gè)D觸發(fā)器D4～D126的輸出端還分別對(duì)應(yīng)與123個(gè)多路選擇器M0～M122的第二輸入端連接，該127個(gè)多路選擇器M0～M126的使能端連接在一起，由加擾使能來控制該127個(gè)多路選擇器M0～M126的工作，該127個(gè)D觸發(fā)器D0～D126的時(shí)鐘端連接在一起，由STM-4的并行時(shí)鐘來控制。
7.如權(quán)利要求2所述的擾碼生成裝置，其特征在于當(dāng)M為127，所需加/解擾的數(shù)據(jù)為STM-1，即N為1時(shí)，該移位寄存器的位寬L為127，該移位寄存器包括127個(gè)D觸發(fā)器D0～D126和127個(gè)多路選擇器M0～M126，該127個(gè)多路選擇器M0～M126的輸出端分別對(duì)應(yīng)與127個(gè)D觸發(fā)器D0～D126的輸入端連接，該127個(gè)D觸發(fā)器D0～D126的輸出端分別對(duì)應(yīng)與127個(gè)多路選擇器M0～M126的第一輸入端連接，該D觸發(fā)器D0的輸出端與多路選擇器M126的第二輸入端連接，該126個(gè)D觸發(fā)器D1～D126的輸出端還分別對(duì)應(yīng)與126個(gè)多路選擇器M0～M125的第二輸入端連接，該127個(gè)多路選擇器M0～M126的使能端連接在一起，由加擾使能來控制該127個(gè)多路選擇器M0～M126的工作，該127個(gè)D觸發(fā)器D0～D126的時(shí)鐘端連接在一起，由STM-1的并行時(shí)鐘來控制。
8.如權(quán)利要求2至7任一項(xiàng)所述的擾碼生成裝置，其特征在于所述D觸發(fā)器均帶有置位功能。
9.如權(quán)利要求2至7任一項(xiàng)所述的擾碼生成裝置，其特征在于所述D觸發(fā)器也可為由RS觸發(fā)器或JK觸發(fā)器變換成具D觸發(fā)器功能的模塊。
10.如權(quán)利要求2至7任一項(xiàng)所述的擾碼生成裝置，其特征在于所述多路選擇器均為2選1選擇器。
全文摘要
本發(fā)明涉及一種擾碼生成裝置，其采用一個(gè)位寬為L(zhǎng)的移位寄存器，其中L＝M×X，M為擾碼序列的生成多項(xiàng)式對(duì)應(yīng)的擾碼序列周期，X的取值必須滿足L大于或等于N，N為所需加/解擾的數(shù)據(jù)的位寬，M、N和X均為正整數(shù)。本發(fā)明的擾碼生成裝置對(duì)于不同字節(jié)數(shù)據(jù)位寬的信號(hào)進(jìn)行加擾和解擾不必重新推導(dǎo)，很容易使邏輯工作時(shí)鐘工作在很高的頻率上。
文檔編號(hào)H04J3/06GK101018097SQ200610033500
公開日2007年8月15日 申請(qǐng)日期2006年2月7日 優(yōu)先權(quán)日2006年2月7日
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