專利名稱：數(shù)據(jù)傳輸控制裝置及電子設備的制作方法
技術(shù)領域：
本發(fā)明涉及一種數(shù)據(jù)傳輸控制裝置及電子設備。
背景技術(shù)：
近年來，USB(Universal serial Bus通用串行總線)和IEEE1394等高速串行接口引起了人們的重視。而且，具有在USB等高速串行接口總線和連接有HDD(Hard Disk Drive硬磁盤驅(qū)動器)等存儲器的ATA(AT AttachmentAT附加裝置)總線之間的橋接功能的數(shù)據(jù)傳輸控制裝置也是眾所周知的。根據(jù)這些現(xiàn)有技術(shù)的數(shù)據(jù)傳輸控制裝置，可以通過USB高速向HDD寫入數(shù)據(jù)，也可以高速從HDD讀出數(shù)據(jù)。
可是，這些現(xiàn)有的數(shù)據(jù)傳輸控制裝置需要在電子設備的主CPU上動作的固件中嵌入用于USB協(xié)議控制的程序。因此，需要電子設備的設計者對USB的協(xié)議控制有某種程度的了解，從而產(chǎn)生設計者的設計工作復雜化、或者數(shù)據(jù)傳輸控制裝置廠商的支持業(yè)務變得復雜化等的問題。
此外，也有根據(jù)主CPU的種類，將USB等的高速串行接口電路作為IP(Intellectual Property知識產(chǎn)權(quán))核直接嵌入的方法。
可是，在高速串行接口電路中設置用于高速進行數(shù)據(jù)發(fā)送與接收的模擬電路(物理層電路)，由于該模擬電路的原因，會產(chǎn)生CPU的效率降低等的問題。此外，因為高速模擬電路的設計困難，并且技術(shù)技巧也是必須的，所以，也會產(chǎn)生不能達到標準規(guī)定的傳輸速率、不能實現(xiàn)HDD的高速數(shù)據(jù)寫入及讀出等問題。
專利文獻1日本特開2002-344537號公報發(fā)明內(nèi)容本發(fā)明克服了上述技術(shù)問題，其目的在于提供能夠向ATA主機提供各種接口的數(shù)據(jù)傳輸控制裝置及包含該裝置的電子設備。
本發(fā)明涉及的數(shù)據(jù)傳輸控制裝置，包括ATA設備側(cè)接口，通過第一ATA總線，在所述數(shù)據(jù)傳輸控制裝置與ATA主機之間進行數(shù)據(jù)傳輸；ATA主機側(cè)接口，通過第二ATA總線，在所述數(shù)據(jù)傳輸控制裝置與ATA設備之間進行數(shù)據(jù)傳輸；傳輸控制器，控制所述設備側(cè)接口和所述主機側(cè)接口之間的數(shù)據(jù)傳輸；處理部，進行以通過所述第一、第二總線的、在所述ATA主機、所述ATA設備之間數(shù)據(jù)傳輸為目的的仿真處理。所述處理部，進行以下的事務處理在所述設備側(cè)接口通過所述第一ATA總線從所述ATA主機接收到指令時，將接收到的指令所對應的指令通過所述主機側(cè)接口、所述第二ATA總線發(fā)布給所述ATA設備；指令發(fā)布后，開始通過所述第一ATA總線、所述設備側(cè)接口、所述主機側(cè)接口、所述第二ATA總線的數(shù)據(jù)傳輸；數(shù)據(jù)傳輸完成后，所述主機側(cè)接口通過所述第二ATA總線從所述ATA設備讀取到了狀態(tài)時，將讀取到的狀態(tài)所對應的狀態(tài)通過所述設備側(cè)接口、所述第一ATA總線返回給所述ATA主機。
根據(jù)本發(fā)明，因為可以通過第一ATA總線在所述數(shù)據(jù)傳輸控制裝置與ATA主機之間進行數(shù)據(jù)傳輸，所以可以把第一ATA總線作為ATA主機和數(shù)據(jù)傳輸控制裝置之間的接口總線來使用。此外，一邊通過第一ATA總線在所述數(shù)據(jù)傳輸控制裝置與ATA主機之間進行通信，一邊通過處理部進行仿真處理。即，進行以通過第一、第二總線在ATA主機、ATA設備之間進行數(shù)據(jù)傳輸為目的的仿真處理。這樣一來，在ATA主機和ATA設備之間，可以進行各種各樣形態(tài)的數(shù)據(jù)傳輸，可以向ATA主機提供各種各樣的接口。
此外，在本發(fā)明中，優(yōu)選包括寄存器，所述寄存器用于寫入所述ATA主機通過所述第一ATA總線發(fā)布的指令；其中，所述處理部也可以將寫入到所述寄存器中的指令所對應的指令，通過所述主機側(cè)接口、所述第二ATA總線，發(fā)送給所述ATA設備，并進行所述的仿真處理。
這樣一來，ATA主機只要通過第一ATA總線向寄存器寫入指令，就可以指示和控制仿真處理。從而，不必相應增加ATA主機的處理負荷，就可以向ATA主機提供各種各樣的接口。
此外，在本發(fā)明中，優(yōu)選所述寄存器是所述設備側(cè)接口所包含的任務寄存器。
這樣一來，ATA主機用遵守ATA標準的方法，就可以在作為ATA的任務寄存器的寄存器中設定各種指令，從而，實現(xiàn)ATA主機處理的簡單化和處理負荷的減輕化。
此外，在本發(fā)明中，優(yōu)選在作為廠商定義指令而分配的指令被寫入所述寄存器時，所述處理部將寫入的廠商定義的所述指令所對應的指令，通過所述主機側(cè)接口、所述第二ATA總線，發(fā)送給所述ATA設備，進行所述仿真處理。
這樣一來，ATA主機可以利用ATA標準中分配給廠商定義指令的指令，來指示和控制仿真處理。
此外，在本發(fā)明中，優(yōu)選包括開關(guān)電路，開關(guān)電路具有第1～第N開關(guān)元件，各開關(guān)元件在所述第一ATA總線的第1～第N信號線和所述第二ATA總線的第1～第N信號線之間進行連接、非連接。在判定為設定成硬接線模式時，所述處理部導通所述第1～第N開關(guān)元件，連接所述第一ATA總線的第1～第N信號線和所述第二ATA總線的第1～第N信號線。
這樣一來，ATA主機就可以對ATA設備宛如直接連接在自己的主機側(cè)接口上一樣進行處理。
此外，在本發(fā)明中，優(yōu)選包括事件通知部，所述事件通知部用于向所述ATA主機通知事件的發(fā)生。
這樣一來，可以向ATA主機通知在數(shù)據(jù)傳輸控制裝置中發(fā)生的事件，并可以簡化ATA主機的管理和控制。
此外，在本發(fā)明中，優(yōu)選包括第一接口，所述第一接口通過第一總線進行數(shù)據(jù)傳輸。其中，所述傳輸控制器用于控制在所述設備側(cè)接口、所述主機側(cè)接口、所述第一接口之間的數(shù)據(jù)傳輸。
這樣一來，可以一邊通過第一ATA總線在所述數(shù)據(jù)傳輸控制裝置與ATA主機之間進行通信，一邊基于傳輸控制器的數(shù)據(jù)傳輸控制，例如，向ATA設備傳輸來自ATA主機的數(shù)據(jù)，或者，向連接在第一總線上的主機或設備傳輸來自ATA設備的數(shù)據(jù)。這樣，在本發(fā)明中，通過有效利用第一ATA總線，可以向ATA主機提供各種各樣的接口。
此外，在本發(fā)明中，優(yōu)選所述處理部進行經(jīng)由所述第一接口的數(shù)據(jù)傳輸?shù)膮f(xié)議控制處理。
這樣一來，ATA主機即使不進行經(jīng)由所述第一總線的數(shù)據(jù)傳輸?shù)膮f(xié)議控制處理，也是可以的，從而，減輕ATA主機的處理負荷。
此外，在本發(fā)明中，優(yōu)選所述傳輸控制器將從所述ATA設備經(jīng)由所述主機側(cè)接口讀取到的數(shù)據(jù)，傳輸給所述第一接口；所述第一接口將傳輸?shù)降臄?shù)據(jù)經(jīng)由所述第一總線，發(fā)送給連接在所述第一總線上的主機或設備。
這樣一來，可以高效地向第一總線所連接的主機或設備傳輸來自ATA設備的數(shù)據(jù)。
此外，在本發(fā)明中，優(yōu)選包括ATA的第二主機側(cè)接口，通過第三ATA總線在所述數(shù)據(jù)傳輸控制裝置與ATA設備之間進行數(shù)據(jù)傳輸。其中，所述傳輸控制器用于控制在所述設備側(cè)接口、所述主機側(cè)接口、所述第二主機側(cè)接口、所述第一接口之間的數(shù)據(jù)傳輸。
這樣一來，可以實現(xiàn)ATA主機和多個ATA設備之間的數(shù)據(jù)傳輸，以及多個ATA設備之間的數(shù)據(jù)傳輸。
此外，在本發(fā)明中，優(yōu)選所述第一接口包括物理層電路，所述物理層電路通過串行總線進行數(shù)據(jù)的發(fā)送與接收中的至少一種。
此外，在本發(fā)明中，優(yōu)選所述第一總線是USB，所述第一接口是USB接口。
此外，在本發(fā)明中，優(yōu)選包括第1～第K(K≥2)接口，各接口通過第1～第K的總線進行數(shù)據(jù)傳輸。其中，所述傳輸控制器用于控制在所述設備側(cè)接口、所述主機側(cè)接口、所述第1～第K接口之間的數(shù)據(jù)傳輸。
這樣一來，可以提供容易嵌入各種各樣接口的數(shù)據(jù)傳輸控制裝置。
此外，本發(fā)明還涉及一種電子設備，其包括上述所描述的任一數(shù)據(jù)傳輸控制裝置，通過所述第一ATA總線連接在所述數(shù)據(jù)傳輸控制裝置上的所述ATA主機，以及通過所述第二ATA總線連接在所述數(shù)據(jù)傳輸控制裝置上的所述ATA設備。


圖1(A)和(B)是第一、第二比較例的說明圖。
圖2是本實施例的數(shù)據(jù)傳輸控制裝置、電子設備的構(gòu)成例的示意圖。
圖3(A)和(B)是本實施例的變形例。
圖4(A)、(B)、(C)是本實施例的動作說明圖。
圖5是ATA的寄存器說明圖。
圖6(A)、(B)、(C)是本實施例的仿真處理的說明圖。
圖7(A)、(B)、(C)是本實施例的仿真處理的說明圖。
圖8(A)、(B)、(C)是本實施例的仿真處理的說明圖。
圖9(A)、(B)是開關(guān)電路的構(gòu)成例的示意圖。
圖10是開關(guān)電路的構(gòu)成例的示意圖。
圖11(A)、(B)是ATA的設備側(cè)I/F、主機側(cè)I/F的構(gòu)成例的示意圖。
圖12(A)、(B)是ATA的PIO傳輸?shù)男盘柌ㄐ卫?br> 圖13(A)、(B)是ATA的DMA傳輸?shù)男盘柌ㄐ卫?br> 圖14(A)～(D)是USB的數(shù)據(jù)傳輸?shù)恼f明圖。
圖15(A)(B)是只批量傳輸(bulk-only transport)的說明圖。
圖16是USB I/F的構(gòu)成例。
圖17是說明本實施例的詳細動作的流程圖。
圖18是說明本實施例的詳細動作的流程圖。
具體實施例方式
下面，詳細說明本發(fā)明的實施例。并且，下面描述的實施例并不是對權(quán)利要求所保護范圍的不當限定，在本實施例中所描述的結(jié)構(gòu)并不都是本發(fā)明解決技術(shù)問題所必須的。
1.比較例圖1(A)、(B)表示本實施例的比較例。在圖1(A)的第一比較例中，數(shù)據(jù)傳輸控制裝置550包括ATA(AT Attachment)的主機側(cè)I/F(Interface接口)570和USB I/F 580。根據(jù)該圖1(A)的第一比較例，可以將通過USB(Universal serial Bus)傳輸?shù)臄?shù)據(jù)寫入HDD 540中，也可以將寫入在HDD 540中的數(shù)據(jù)通過USB傳輸給PC(Personal Computer個人電腦)等，從而可以實現(xiàn)ATA總線和USB之間的橋接功能。
在該第一比較例中，數(shù)據(jù)傳輸控制裝置550基于來自主CPU530的控制來動作，于是，對于在ROM 520(掩模ROM、EEPROM)上存儲著的、由主CPU 530動作的固件(軟件)來說，有必要在其中嵌入用于USB協(xié)議控制的程序。
可是，USB的協(xié)議控制是復雜的，一旦強制要求電子設備的設計者理解該協(xié)議控制，將導致設計工作復雜化。此外，也有必要向數(shù)據(jù)傳輸控制裝置550的廠商進行協(xié)議控制的說明以及發(fā)生問題時的支持，因此導致支持業(yè)務復雜化。
此外，一旦打算開發(fā)嵌入了USB以外的接口(例如IEEE1394、串行ATA等)的數(shù)據(jù)傳輸控制裝置550，因為會產(chǎn)生與上述相同的問題，所以會產(chǎn)生限制數(shù)據(jù)傳輸控制裝置550的功能擴展和商品展開的問題。
另一方面，在圖1(B)的第二比較例中，在主CPU 530中以IP核的方式嵌入了USBI/F 580。如果象這樣將USBI/F 580嵌入主CPU 530的話，主CPU 530就可以在其與USB主機之間、直接通過USB進行數(shù)據(jù)傳輸。
可是，USBI/F 580是使用差分信號的高速串行接口電路，在USBI/F 580中設置負責數(shù)據(jù)收發(fā)的物理層的高速模擬電路，該高速模擬電路設計困難，并容易受到過程變動的影響。從而，雖然主CPU 530的核心電路沒問題，但是由于高速模擬電路的原因，可能導致主CPU 530的設計開發(fā)失敗，或者效率下降。此外，在USBI/F580的電路設計中設計技巧也是必須的，因此也可能會發(fā)生不能達到USB2.0標準規(guī)定的傳輸速率。而且，一旦發(fā)生這樣的問題，將不能對HDD 540進行高速數(shù)據(jù)的寫入與讀出，從而影響用戶利用的便利性。
2.構(gòu)成圖2說明能夠解決以上問題的本實施例的數(shù)據(jù)傳輸控制裝置50及包含該裝置的電子設備20的構(gòu)成例。在本實施例中，著眼于主CPU 30(ATA主機)所具有的ATA的主機側(cè)I/F 32，在數(shù)據(jù)傳輸控制裝置50中也設置了該主機側(cè)I/F 32所對應的ATA的設備側(cè)I/F60。即，設置了圖1(A)的第一比較例中沒有設置的設備側(cè)I/F60。此外，在數(shù)據(jù)傳輸控制裝置50中也設置了用于連接HDD 40的ATA的主機側(cè)I/F 70。即雖然通常只是設置二者之一，但是在數(shù)據(jù)傳輸控制裝置50中嵌入了設備側(cè)I/F 60和主機側(cè)I/F 70這二者。這樣一來，來自主CPU 30的數(shù)據(jù)，可以通過設備側(cè)I/F 60、主機側(cè)I/F 70被寫入HDD 40。此外，在本實施例中，也設置了用于向PC 10傳輸寫入到HDD 40中的數(shù)據(jù)的USBI/F 80(第一接口)。這樣一來，與圖1(A)的第一比較例一樣，可以實現(xiàn)ATA總線和USB之間的總線橋接功能。
此外，數(shù)據(jù)傳輸控制裝置50、電子設備20不限于圖2的構(gòu)成，也可以是省略其構(gòu)成要素一部分的、或變更構(gòu)成要素間的連接形態(tài)的、或追加了與圖2不同構(gòu)成要素的變形。例如，在數(shù)據(jù)傳輸控制裝置50中也可以是省略處理部120和USBI/F 80的變形實施例。此外，在電子設備20中也可以省略HDD(Hard Disk Drive)40，也可以追加圖2所示以外的構(gòu)成要素(例如，操作部、顯示部、ROM、RAM、攝像部或電源等)。
此外，作為本實施例的電子設備20，可以考慮攝像機、數(shù)碼相機、便攜音樂播放器、便攜視頻播放器、光盤驅(qū)動裝置、硬盤驅(qū)動裝置、音頻機器、便攜電話、便攜游戲機、電子記事本、電子詞典或者便攜信息終端等很多種。
電子設備20包括主CPU 30(廣義為主處理器，更廣義為ATA主機)、HDD 40(廣義為存儲器，更廣義為ATA設備)、數(shù)據(jù)傳輸控制裝置50(數(shù)據(jù)傳輸控制電路、數(shù)據(jù)傳輸控制芯片)。
主CPU 30負責電子設備20的整體的處理、控制。例如電子設備20是攝像機時，主CPU 30作為攝像機處理器起作用，進行攝像設備的控制、圖像的效果處理和圖像壓縮處理等。該主CPU 30包括ATA的主機側(cè)I/F(接口)32。此外，主機側(cè)I/F 32也可以是一個CF+接口標準的接口，其可以通過模式設定切換到ATAI/F。
在HDD 40中寫入了各種數(shù)據(jù)。例如，電子設備20是攝像機時，拍攝的視頻(圖像)數(shù)據(jù)，被從主CPU 30經(jīng)由數(shù)據(jù)傳輸控制裝置50寫入HDD 40中。此外，寫入在HDD 40中的視頻數(shù)據(jù)也可以經(jīng)由數(shù)據(jù)傳輸控制裝置50、USB傳輸給PC(Personal Computer)10。這樣一來，在HDD 40的使用存儲容量變滿時，用戶將HDD 40的視頻數(shù)據(jù)傳輸給PC 10，并保存到PC 10的內(nèi)部HDD和光盤上成為可能，從而可以提高用戶的便利性。
數(shù)據(jù)傳輸控制裝置50包括ATA(IDE)的設備側(cè)I/F 60和ATA的主機側(cè)I/F 70。此外，也可以包括USB I/F 80、傳輸控制器100、開關(guān)電路110、處理部120、事件通知部130。
在此，設備側(cè)I/F60是通過ATABUS1(第一ATA總線)在其與主CPU 30(ATA主機)之間進行數(shù)據(jù)傳輸(通信)的接口。此外，主機側(cè)I/F 70是通過ATABUS2(第二ATA總線)在其與HDD40(ATA設備)之間進行數(shù)據(jù)傳輸?shù)慕涌?。而且，在本實施例中的ATA可以包括ATAPI(AT Attachment with Packet Interface)。此外，也可以包括發(fā)展了串行ATA、CE-ATA等的現(xiàn)有ATA標準而成的標準。此外，在數(shù)據(jù)傳輸控制裝置50中也可以設置多個ATA主機側(cè)I/F。
設備側(cè)I/F 60包括寄存器62。在該寄存器62中，被寫入了主CPU 30經(jīng)由ATABUS1所發(fā)布的指令。具體來說，作為該寄存器62可以使用ATA的設備I/F側(cè)所包含的任務寄存器。此外，在該實施例中，在ATA的指令中作為廠商定義指令(Vender specificcommand)分配的這部分指令可以寫入寄存器62(任務寄存器)中。傳輸控制器100、處理部120可以基于該廠商定義指令來動作。例如，傳輸控制器100基于寄存器62中設定的廠商定義的指令(指定傳輸方向和傳輸數(shù)據(jù)量的指令)，決定在設備側(cè)I/F 60、主機側(cè)I/F70、USBI/F 80中的哪些之間進行數(shù)據(jù)傳輸。此外，決定在接口之間的傳輸數(shù)據(jù)的量。而且，處理部120基于設定在寄存器62中的廠商定義的模式設定指令，判斷數(shù)據(jù)傳輸控制裝置50的動作模式。具體來說，判斷動作模式是否被設定成了硬接線模式(Hard wiredmode)。
USBI/F 80(廣義為第一接口)是經(jīng)由USB(廣義為第一總線)進行數(shù)據(jù)傳輸(高速串行傳輸)的接口。具體來說，USBI/F 80包括經(jīng)由USB(串行總線)進行數(shù)據(jù)收發(fā)的物理層電路，進行與PC 10(廣義為USB主機，更廣義為主機)之間的數(shù)據(jù)傳輸。
此外，在USB I/F 80具有主機功能時，也可以在USB上連接USB設備(廣義為設備)，并在其與那個USB設備之間進行數(shù)據(jù)傳輸。此外，第一接口不限于USB接口，也可以是IEEE1394、SD等其他標準的接口。此外，第一接口也可以是串行ATA或CE-ATA。此外，也可以在數(shù)據(jù)傳輸控制裝置50中設置經(jīng)由第1～第K(K≥2)的總線進行數(shù)據(jù)傳輸?shù)牡?～第K接口。此外，本實施例中的總線可以是有線的，也可以是無線的。
傳輸控制器100控制在設備側(cè)I/F 60、主機側(cè)I/F 70、USBI/F 80(第一接口)之間的數(shù)據(jù)傳輸。
具體來說，傳輸控制器100控制設備側(cè)I/F 60、主機側(cè)I/F 70之間的數(shù)據(jù)傳輸。基于此，可以將從主CPU 30傳輸來的數(shù)據(jù)寫入HDD 40，也可以將寫入在HDD 40中的數(shù)據(jù)傳輸給主CPU 30。此外，傳輸控制器100控制主機側(cè)I/F 70、USBI/F 80之間的數(shù)據(jù)傳輸?；诖耍梢詫懭朐贖DD 40中的數(shù)據(jù)通過USB傳輸給PC 10，也可以將從PC 10傳輸來的數(shù)據(jù)寫入HDD。此外，傳輸控制器100也可以控制設備側(cè)I/F 60、USBI/F 80之間的數(shù)據(jù)傳輸?；诖耍梢詫⒅鰿PU 30傳輸來的數(shù)據(jù)通過USB傳輸給PC 10，也可以將PC10傳來的數(shù)據(jù)傳輸給主CPU 30。
此外，傳輸控制器100基于寄存器62中所寫入的指令，控制(決定)在設備側(cè)I/F 60、主機側(cè)I/F 70、USBI/F 80中的哪些之間進行數(shù)據(jù)傳輸。
傳輸控制器100包括數(shù)據(jù)緩沖器102(例如FIFO)。數(shù)據(jù)緩沖器102是用于暫時存儲由傳輸控制器100轉(zhuǎn)發(fā)的數(shù)據(jù)的緩沖器。該數(shù)據(jù)緩沖器102可以用RAM等的存儲器實現(xiàn)。
傳輸控制器100包括端口選擇器104。該端口選擇器104是在連接在傳輸控制器100的端口上的設備側(cè)I/F 60、主機側(cè)I/F 70、USBI/F 80(第1～第K接口)中，選擇在哪些之間進行數(shù)據(jù)傳輸?shù)碾娐?。例如，在設備側(cè)I/F 60、主機側(cè)I/F 70之間進行數(shù)據(jù)傳輸時，選擇設備側(cè)I/F 60的端口和主機側(cè)I/F 70的端口，并在這些端口之間進行數(shù)據(jù)傳輸。此外，在主機側(cè)I/F 70、USBI/F 80之間進行數(shù)據(jù)傳輸時，選擇主機側(cè)I/F 70的端口和USBI/F 80的端口，并在這些端口之間進行數(shù)據(jù)傳輸。
開關(guān)電路110是進行ATABUS1和ATABUS2之間的連接、斷開控制的電路。具體來說，具有在ATABUS1的第1～第N(N≥2)的信號線和ATABUS2的第1～第N(N≥2)的信號線之間進行連接或斷開控制的第1～第N(N≥2)開關(guān)元件。在此，第1～第N信號線是例如CS[1:0]、DA[2:0]、DD[15:0]、DASP、DIOR、DIOW、DMACK、DMARQ、INTRQ、IORDY、PDIAG、RESET等的信號線。此外，第1～第N開關(guān)元件在硬接線模式下，連接ATABUS1的第1～第N信號線和ATABUS2的第1～第N信號線。因此，可以直接連接主CPU 30的主機側(cè)I/F 32(ATABUS1)和HDD 40(ATABUS2)，從而實現(xiàn)件硬接線模式。此外，開關(guān)電路110的第1～第N開關(guān)元件的導通、截至控制是基于來自例如處理部120(開關(guān)信號生成部)的開關(guān)信號進行的。
處理部120進行數(shù)據(jù)傳輸控制裝置50的全體處理和控制，并控制數(shù)據(jù)傳輸控制裝置50所包含的各電路模塊。該控制部120的功能的一部分或全部可以通過例如CPU及在CPU上動作的固件來實現(xiàn)，也可以用專用硬件來實現(xiàn)。
具體來說，處理部120針對經(jīng)由ATABUS1、ATABUS2在主機CPU 30(ATA主機)和HDD 40(ATA設備)之間進行的數(shù)據(jù)傳輸，進行仿真處理。此外，處理部120控制開關(guān)電路110。而且，在判定為設定成硬接線模式時，導通(使能)開關(guān)電路110的第1～第N開關(guān)元件，并連接ATABUS1的第1～第N信號線和ATABUS2的第1～第N信號線。此外，處理部120也進行USB的協(xié)議控制處理(廣義為經(jīng)由第一總線的數(shù)據(jù)傳輸?shù)膮f(xié)議控制處理)。
此外，也可以不在傳輸控制裝置50中內(nèi)嵌處理部120，而是設置負責與主CPU 30之間的進行接口處理的CPUI/F。此時，數(shù)據(jù)傳輸控制裝置50和數(shù)據(jù)傳輸控制裝置50所包含的各電路模塊的控制變成通過CPUI/F由CPU 30來進行。
此外，驅(qū)動處理部120的程序，也可以事先記錄在主CPU 30側(cè)的存儲器(EEPROM等)中，接上電源后主CPU 30發(fā)布下載指令，并經(jīng)由ATABUS1下載給數(shù)據(jù)傳輸控制裝置50(數(shù)據(jù)傳輸控制裝置所具有的存儲器)。
事件通知部130(事件通知電路)負責向主CPU 30(ATA主機)通知事件的發(fā)生。具體來說，事件通知部130將USBI/F80(第一接口)發(fā)生的事件通知給主CPU 30。例如，PC 10連接了USB時，將連接了PC 10這個消息通知給主CPU 30?；蛘撸瑐鬏斂刂破?00的數(shù)據(jù)傳輸發(fā)生錯誤時，將該錯誤的發(fā)生通知給主CPU 30?；蛘?，連接在ATABUS2上的ATA(ATAPI)設備是光盤驅(qū)動器，并在該光盤驅(qū)動器中裝入了光盤時，向主CPU 30通知光盤裝入這件事。
即，在本實施例中，在主CPU 30和數(shù)據(jù)傳輸控制裝置50之間的接口是ATABUS1。從而，針對ATA數(shù)據(jù)傳輸關(guān)聯(lián)事件的發(fā)生，可以經(jīng)過ATABUS1通知給主CPU 30，可是通知其他的事件發(fā)生卻很困難。
在這點上，如果設置了圖2的事件通知部130，即使是ATA數(shù)據(jù)傳輸以外的事件，也可以向主CPU 30通知該事件的發(fā)生。
此外，面向主CPU 30的事件發(fā)生的通知，可以使用與ATABUS1的信號線不同的、中斷信號線來實現(xiàn)?；蛘?，主CPU 30的主機側(cè)I/F32是CF+標準I/F的情況時，也可以使用ATA模式時不使用的端子(例如卡檢測端子CD)的信號線，向CPU 30通知事件發(fā)生。
3.變形例圖3(A)、(B)描述了本實施例的數(shù)據(jù)傳輸控制裝置50的變形例。例如，在圖3(A)中，數(shù)據(jù)傳輸控制裝置50包括ATA的第二主機側(cè)I/F 71，其通過ATABUS3(第三ATA總線)在與HDD 41(ATA設備)之間進行數(shù)據(jù)傳輸。此外，傳輸控制器100控制設備側(cè)I/F 60、主機側(cè)I/F 70、第二主機側(cè)I/F 71、USBI/F 80之間的數(shù)據(jù)傳輸。
根據(jù)圖3(A)的結(jié)構(gòu)，可以在數(shù)據(jù)傳輸控制裝置50上連接兩臺的HDD 40、HDD 41。此外，例如，將來自主CPU 30的數(shù)據(jù)寫入HDD 40的過程中，將寫入在HDD 41的數(shù)據(jù)通過USBI/F80傳輸給PC 10。此外，也可以將寫入在HDD 40中的數(shù)據(jù)傳輸給并寫入HDD 41中，也可以將寫入在HDD 41中的數(shù)據(jù)傳輸給并寫入HDD 40中。此外，在圖3(A)中，雖然設置了兩個主機側(cè)I/F 70、I/F 71，當然也可以設置大于等于3個的主機側(cè)I/F。
此外，在圖3(B)中，在USBI/F80的基礎上，增設了SD(SecureDigital保護數(shù)字)內(nèi)存卡用的SDI/F90，從而可以實現(xiàn)具有版權(quán)保護功能(CPRM)的SD接口。即，圖3(B)中，數(shù)據(jù)傳輸控制裝置50包括經(jīng)由BUS1、BUS2(廣義為第1～第K總線)進行數(shù)據(jù)傳輸?shù)腢SBI/F 80、SDI/F 90(廣義為第1～第K接口)。此外，傳輸控制裝置100控制設備側(cè)I/F 60、主機側(cè)I/F 70、USBI/F 80、SDI/F 90的數(shù)據(jù)傳輸。因此，可以例如將來自主CPU 30的數(shù)據(jù)寫入SD內(nèi)存卡42，將寫入在SD卡42中的數(shù)據(jù)通過USBI/F80傳輸給PC 10?；蛘?，也可以將寫入在HDD 40中的數(shù)據(jù)寫入SD內(nèi)存卡42中。
此外，在本實施例中，在數(shù)據(jù)傳輸控制裝置50中設置的第1～第K接的口不限于USB或者SDI/F。例如，可以采用IEEE1394、串行ATA、CE-AA等的各種接口。即，只要是包括用于經(jīng)由串行總線等進行數(shù)據(jù)的收發(fā)的物理層電路的接口，就可以設置為第1～第K接口。
4.動作接下來，針對本實施例的動作，使用圖4(A)、(B)、(C)進行說明。通過在本實施例中設置開關(guān)電路110，實現(xiàn)了硬接線模式。在該硬接線模式中，如圖4(A)所示，開關(guān)電路110所包含的開關(guān)元件導通、使ATABUS1的信號線(第1～第N信號線)和ATABUS2的信號線(第1～第N信號線)連接起來。其結(jié)果，主CPU 30的主機側(cè)I/F 32和HDD 40(HDD 40所包含的設備側(cè)I/F)直接連接起來。從而，主CPU 30可以直接向HDD 40寫數(shù)據(jù)，也可以從HDD 40直接讀出數(shù)據(jù)。此外，因為ATABUS1和ATABUS2直接連接，所以可以實現(xiàn)高速數(shù)據(jù)的寫、讀。
硬接線模式的設定可以基于例如主CPU 30發(fā)布的、經(jīng)由ATABUS1寫入寄存器62的模式設定指令來進行。具體來說，一旦將動作模式設定為硬接線模式的模式設定指令寫入寄存器62，則處理部120基于該指令控制開關(guān)信號。而且，將開關(guān)電路110所包含的開關(guān)元件導通，并使ATABUS1的信號線和ATABUS2的信號線連接起來。
此時，作為寄存器62可以使用設備側(cè)I/F 60所包含的ATA的任務寄存器。例如，圖5示意性地示出了ATA的寄存器的構(gòu)成。圖5描述片選信號CS1、CS0(#表示負邏輯)分別為H、L電平時，所選擇的指令塊寄存器。在圖5中，片選信號CS1、CS0、地址信號DA2、DA1、DA0分別是H、L、H、H、H電平，并且由主機導致寄存器寫的情況時，選擇了如A1所示的Command寄存器。此外，在寫入到Command寄存器的指令中，指令代碼為80h～8Fh的，被規(guī)定作為廠商(制造者)可自由定義的廠商定義指令。在本實施例中的硬接線模式的設定可以由廠商定義的模式設定指令來進行。
此外，在本實施例中，從主CPU 30側(cè)來看，寄存器62作為ATA的例如從盤來動作，HDD 40作為例如主盤來動作。此外，也可以將寄存器62作為主盤，將HDD 40作為從盤來動作。
具體來說，根據(jù)圖5的A2所示的Device/Head寄存器的DEV位(設備選擇位)，判斷來自主CPU 30的指令塊是從盤用的還是主盤用的。并且，主CPU 30將DEV位設定成從盤側(cè)，并發(fā)布廠商定義的模式設定指令，則處理部120檢查DEV位，判定是自己地址的指令。然后，根據(jù)模式設定指令設定成硬接線模式使能，則導通開關(guān)電路110的開關(guān)元件，連接ATABUS1和ATABUS2的信號線，從而直接連接ATA主機側(cè)I/F 32和HDD 40。
接下來，一旦主CPU 30將DEV位設定成主盤側(cè)，并傳輸數(shù)據(jù)，則HDD 40檢查DEV位，判定其數(shù)據(jù)是自己地址的數(shù)據(jù)，進而將數(shù)據(jù)寫入內(nèi)嵌的硬盤中。
此后，一旦主CPU 30將DEV位為設定為從盤側(cè)，并發(fā)布硬接線模式禁止的指令。則處理部120斷開(OFF)開關(guān)電路110的開關(guān)元件。并且，斷開ATABUS1的信號線和ATABUS2的信號線，解除硬接線模式。
通過使用圖4(A)所示的硬接線模式，主CPU 30可以像宛如直接連接在ATABUS1上一樣、來處理HDD 40，并向HDD 40進行高速的數(shù)據(jù)寫入、讀出。
此外，本實施例中，如圖4(B)所示，也進行仿真處理，其用于經(jīng)由ATABUS1、ATABUS2在CPU 30(ATA主機)、HDD 40(ATA設備)之間進行數(shù)據(jù)傳輸。關(guān)于該仿真處理，以后詳述。
此外在本實施例中，如圖4(C)所示，也可以根據(jù)硬接線模式或仿真模式，將寫入在HDD 40中的數(shù)據(jù)經(jīng)由USB傳輸給PC 10。即，傳輸控制器100將經(jīng)由主機側(cè)I/F 70從HDD 40讀入的數(shù)據(jù)，傳輸給USB I/F 80。于是，USB I/F 80將該傳輸?shù)臄?shù)據(jù)經(jīng)由USB(第一總線)發(fā)送給與USB連接的PC 10(主機、設備)。因此，可以將寫入到HDD 40中的數(shù)據(jù)傳輸給PC 10側(cè)，進而能夠保存到PC 10內(nèi)嵌的HDD和光盤中，從而可以提高用戶的方便性。
5.仿真處理接下來，說明本實施例的仿真處理。如圖1所示，具有USB和ATA的總線橋接功能的現(xiàn)有數(shù)據(jù)傳輸控制裝置550中，僅僅設置了ATA的主機側(cè)I/F 570，在該主機側(cè)I/F 570連接著HDD 540。
與此相對，在圖2的本實施例中，設置了ATA的設備側(cè)I/F 60。此外，為了連接HDD 40也設置了AA的主機側(cè)I/F 70。從而，為了從主CPU 30向HDD 40寫入數(shù)據(jù)或者主CPU 30讀出HDD 40的數(shù)據(jù)，有必要進行沿著ATABUS1、設備側(cè)I/F 60、主機側(cè)I/F 70、AABUS2的路由的數(shù)據(jù)傳輸。此外，在本實施例中，進行用于實現(xiàn)該路由的數(shù)據(jù)傳輸?shù)姆抡嫣幚怼?br> 具體來說，在本實施例的仿真處理中，如圖6(A)所示，ATA主機經(jīng)由ATABUS1發(fā)布基于仿真處理進行數(shù)據(jù)傳輸?shù)闹噶?仿真指令)。此時，作為發(fā)布的指令，可以使用分配為ATA的廠商定義指令的指令。即，可以使用指令代碼為80h～8Fh的指令。
此外，主CPU 30所發(fā)布的指令，被寫入作為ATA的任務寄存器的寄存器62中，此時，在圖6(A)中，寄存器62(設備側(cè)I/F 60)作為ATA的從盤側(cè)而工作。從而，主CPU 30將圖5的A2的Device/Head寄存器的DEV位為設定成從盤側(cè)，并向寄存器62寫入指令。此外，也可以將寄存器62作為ATA的主盤側(cè)來工作。
此外，如圖6(A)所示，一旦設備側(cè)I/F 60經(jīng)由ATABUS1從主CPU 30接收到指令，處理部120就將該接收到的指令所對應的指令經(jīng)由主機側(cè)I/F 70、ATABUS2發(fā)布給HDD 40。即，讓ATA的主機側(cè)I/F 70發(fā)布指令。
在這里，所謂的接收到的指令(廠商定義指令)所對應的指令，也可以是接收到的指令本身，也可以是經(jīng)過變換得到的指令。例如，在圖6(A)中，寄存器62(設備側(cè)I/F 60)作為從盤側(cè)起作用，HDD 40(HDD所包含的設備側(cè)I/F)作為主盤側(cè)起作用。從而，此時，有必要將以從盤側(cè)為目的地的指令變換成以主盤側(cè)為目的地的指令。具體來說，在寄存器62中，寫入了DEV位設定為從盤側(cè)的指令，處理部120將該指令的DEV位變換成主盤側(cè)，并將變換得到的指令發(fā)送給HDD 40。此時，不是廠商定義指令，而是發(fā)送由ATA預先標準化的指令(寫指令等)。此外，在HDD 40作為從盤側(cè)起作用的情況時，有時也可以不進行該變換，此時，可以將從主CPU 30接收到的指令本身直接通過主機側(cè)I/F 70發(fā)送給HDD 40。
在向HDD 40發(fā)送了這樣的指令后，處理部120在ATABUS1、設備側(cè)I/F 60、主機側(cè)I/F 70、ATABUS2之間開始基于仿真處理的數(shù)據(jù)傳輸。例如，在圖6(B)中，來自主CPU 30的數(shù)據(jù)，經(jīng)由ATABUS1、設備側(cè)I/F 60，傳輸給具有假想HDD作用的數(shù)據(jù)緩沖器102并寫入其中。然后，寫入在數(shù)據(jù)緩沖器102中的數(shù)據(jù)再經(jīng)由主機側(cè)I/F 70、ATABUS2傳輸并寫入HDD 40。此外，在讀出HDD40的數(shù)據(jù)時，來自HDD 40的數(shù)據(jù)經(jīng)由ATABUS2、主機側(cè)I/F 70，傳輸給并寫入到作為假想HDD的數(shù)據(jù)緩沖器102。然后，寫入在數(shù)據(jù)緩沖器102中的數(shù)據(jù)再經(jīng)由設備側(cè)I/F 60、ATABUS1傳輸給主CPU 30。
在完成了這樣的數(shù)據(jù)傳輸以后，如圖6(C)所示，一旦主機側(cè)I/F 70經(jīng)由ATABUS2從HDD 40讀取狀態(tài)，則處理部120將該讀取到的狀態(tài)所對應的狀態(tài)，經(jīng)由設備側(cè)I/F 60、ATABUS1，返回給主CPU 30。具體來說，一旦完成主機側(cè)I/F 70、HDD 40之間的數(shù)據(jù)傳輸，并且HDD 40(HDD所包含的設備側(cè)I/F)激活例如中斷信號INTRQ，則主機側(cè)I/F 70發(fā)布狀態(tài)讀取指令，來從HDD 40讀取狀態(tài)。于是，處理部120將該讀取到的狀態(tài)所對應的指令寫入任務寄存器的寄存器62中。然后，設備側(cè)I/F 60激活例如中斷信號INTRQ，于是，主CPU 30的主機側(cè)I/F 32發(fā)布狀態(tài)讀指令，來讀取寫入在寄存器62中的狀態(tài)。此外，讀取到的狀態(tài)所對應的狀態(tài)，可以是讀取到的狀態(tài)本身，也可以是通過變換讀取到的狀態(tài)而得到的狀態(tài)。
根據(jù)本實施例的仿真處理，與圖4(A)的硬接線模式相比，傳輸速率較差，但是可以實現(xiàn)硬接線模式所不能實現(xiàn)的各種類型的數(shù)據(jù)傳輸。
例如，在圖4(A)的硬接線模式中，因為寄存器62是從盤側(cè)(或主盤側(cè))，所以有這樣的限制只能連接一臺的主盤側(cè)(或從盤側(cè))的HDD 40。與此相對，在本實施例的仿真處理中，沒有這樣的限制，可以連接二臺的主盤側(cè)、從盤側(cè)的HDD 40、HDD 41。
例如，圖7(A)～圖8(C)，描述了在主機側(cè)I/F 70上連接兩臺主盤側(cè)、從盤側(cè)HDD 40、41情況時的仿真處理的概要。
例如圖7(A)所示，主CPU 30發(fā)布廠商定義的寫指令并寫入寄存器62。于是，處理部120解析該廠商定義的寫指令。然后，處理部120基于該解析結(jié)果判定數(shù)據(jù)的目的地是主機側(cè)的HDD 40，則主機側(cè)I/F 70發(fā)布DEV位設定為主盤側(cè)的ATA標準的寫指令。于是，主盤側(cè)的HDD 40接收到了該指令。
發(fā)布指令以后，如圖7(B)所示，主CPU 30向作為假想HDD起作用的數(shù)據(jù)緩沖器102寫入數(shù)據(jù)，然后，主機側(cè)I/F 70將該寫入的數(shù)據(jù)輸出到ATABUS2。于是，主盤側(cè)HDD 40接收到該數(shù)據(jù)，并寫入硬盤。
數(shù)據(jù)傳輸完成以后，如圖7(C)所示，主機側(cè)I/F 70通過ATBUS2從主盤側(cè)的HDD 40讀取狀態(tài)，然后，處理部120將讀取到的狀態(tài)所對應的狀態(tài)通過設備側(cè)I/F 60、ATABUS1，返回給主CPU 30。
另一方面，在圖8(A)中，主CPU 30發(fā)布廠商定義的寫指令并寫入寄存器62，處理部120分析該寫入的指令，基于分析結(jié)果判定數(shù)據(jù)目的地是從盤側(cè)的HDD 40。然后，主機側(cè)I/F 70發(fā)布DEV位設定成從盤側(cè)的ATA標準的寫指令。然后，從盤側(cè)的HDD 41接收到該指令。
指令發(fā)布后，如圖8(B)所示，主CPU 30向作為假想HDD起作用的數(shù)據(jù)緩沖器102寫入數(shù)據(jù)，然后，主機側(cè)I/F 70將該寫入的數(shù)據(jù)輸出到ATABUS2。于是，從盤側(cè)HDD 41接收到該數(shù)據(jù)，并寫入硬盤。
數(shù)據(jù)傳輸完成以后，如圖8(C)所示，主機側(cè)I/F 70通過ATBUS2從從盤側(cè)的HDD 41讀取狀態(tài)，然后，處理部120將讀取到的狀態(tài)所對應的狀態(tài)通過設備側(cè)I/F 60、ATABUS1，返回給主CPU 30。
根據(jù)這樣的本實施例的仿真處理，可以向主機側(cè)I/F 70連接兩臺的HDD 40、HDD 41，從而可以提高便利性。
根據(jù)以上本實施例的數(shù)據(jù)傳輸控制裝置50，與圖1(A)、(B)的第一、第二比較例相比，具有以下優(yōu)點。
在第一比較例中，有必要在主CPU 530上動作的固件中嵌入用于USB協(xié)議控制的程序等，并有電子設備的設計工作和支持業(yè)務復雜化等的問題。
與此相對，在圖2所示的本實施例中，主CPU 30和數(shù)據(jù)傳輸控制裝置50通過ATA I/F通信，數(shù)據(jù)傳輸控制裝置50的數(shù)據(jù)傳輸由經(jīng)由ATABUS1寫入寄存器62的廠商定義指令來控制。此外，USB的協(xié)議控制，由處理部120來執(zhí)行。從而，在主CPU 30的固件中沒有必要嵌入用于USB協(xié)議控制的程序，可以減輕電子設備20的設計工作和數(shù)據(jù)傳輸控制裝置50的支持工作的負擔。
即，因為ATA接口是歷來就慣用的，并且是電子設備20的設計者所熟知的，所以主CPU 30和數(shù)據(jù)傳輸控制裝置50之間的連接是可以可靠進行的。此外，例如在將HDD 40的數(shù)據(jù)通過USBI/F 80傳輸給PC 10時，主CPU 30發(fā)布指示這樣傳輸方向的廠商定義指令，并且寫入到寄存器62中就足夠了，并不需要關(guān)心USBI/F 80的協(xié)議控制。即，只需要在主CPU 30的固件的標準(normal)ATA驅(qū)動中，增加用于廠商定義指令的控制驅(qū)動就可以了。從而，在減輕主CPU 30的處理負擔的同時，能夠減輕電子設備20的設計工作的負擔。此外，數(shù)據(jù)傳輸控制裝置50的廠商只要針對廠商定義指令和用于廠商定義指令的處理的控制驅(qū)動器進行支持就可以啦，所以也可以減輕支持工作的負擔。
此外，根據(jù)本實施例，具有數(shù)據(jù)傳輸控制裝置50的將來功能擴展和商品展開容易化的優(yōu)點。例如，如圖3(B)的變形例所示，作為第1～第K接口增加了SDI/F 90的情況時，也沒有必要將SD的協(xié)議控制程序嵌入主CPU 30的固件中，SD的數(shù)據(jù)傳輸可以基于廠商定義指令和處理部120的處理來實現(xiàn)。從而，即使增加SDI/F90，電子設備20的設計工作和數(shù)據(jù)傳輸控制裝置50的支持工作的負擔并沒有增加很多。從而，可以很容易地在數(shù)據(jù)傳輸控制裝置50中嵌入SD、串行ATA、CE-ATA等的新標準的接口，可以實現(xiàn)數(shù)據(jù)傳輸控制裝置50的多樣的功能擴展和商品展開。此外，通過在數(shù)據(jù)傳輸控制裝置50中嵌入這些各種各樣的新標準接口，可以提高數(shù)據(jù)傳輸控制裝置50的商品價值。
此外在圖1(B)的第二比較例中，有必要在主CPU 530中嵌入作為物理層電路的高速模擬電路，導致主CPU 530的設計周期變長、效率降低的問題。
與此相對，在圖2的本實施例中，只是在主CPU 30中設置歷來慣用的ATA的主機側(cè)I/F 32就可以了。此外，ATAI/F可以由CMOS(TTL)電壓電平的邏輯電路來實現(xiàn)，因此可以防止主CPU 30的設計周期變長和效率降低等的問題。
此外，USBI/F根據(jù)電路技術(shù)的設計技巧的優(yōu)劣，在實際的數(shù)據(jù)傳輸速率上會產(chǎn)生差異。與此相對，ATA接口根據(jù)電路技術(shù)的設計技巧的優(yōu)劣并不會產(chǎn)生相應的差異，其傳輸速率作為在主CPU 30和數(shù)據(jù)傳輸控制裝置50之間的接口是非常高速的。從而，可以實現(xiàn)主CPU 30、HDD 40、PC 10之間的高速的數(shù)據(jù)傳輸。
6.開關(guān)電路圖9(A)描述本實施例的開關(guān)電路110的構(gòu)成例。如圖9(A)所示，開關(guān)電路110包括進行在ATABUS1的信號線和ATABUS2的信號線之間的連接、斷開控制的開關(guān)元件112-1、112-2、112-3...(第1～第N開關(guān)元件)。此外，一旦寄存器62中寫入硬接線模式的指令，并且激活來自處理部120(開關(guān)信號生成部)的開關(guān)信號，則開關(guān)元件112-1、112-2、112-3...導通?；诖耍瑢TABUS1的信號線和ATABUS2的信號線之間連接起來。于是，從主CPU 30來看，可以實現(xiàn)硬接線模式，它看起來確實是HDD 40直接連接著主機側(cè)I/F 32。
在此，開關(guān)電路110的開關(guān)元件112-1、112-2、112-3...的連接，希望是如圖9(B)所示的連接構(gòu)成。
在圖9(B)中，設備側(cè)焊盤(pad)58-1、58-2、58-3...(廣義為第1～第N設備側(cè)焊盤)是ATABUS1的信號線(廣義為第1～第N信號線)所連接的焊盤(電極)，是設備側(cè)I/F 60使用的焊盤。即來自設備側(cè)焊盤58-1、58-2、58-3...的信號線連接設備側(cè)I/F 60用的I/O單元59-1、59-2、59-3...(廣義為第1～第N設備側(cè)I/O單元)。
此外，主機側(cè)焊盤68-1、68-2、68-3...(廣義為第1～第N主機側(cè)焊盤)是ATABUS2的信號線(廣義為第1～第N信號線)所連接的焊盤，是主機側(cè)I/F70使用的焊盤。即來自主機側(cè)焊盤68-1、68-2、68-3...的信號線連接至主機側(cè)I/F 70用的I/O單元69-1、69-2、69-3...(廣義為第1～第N主機側(cè)I/O單元)。此外，設備側(cè)I/O單元59-1、59-2、59-3...和主機側(cè)I/O單元69-1、69-2、69-3...是輸入用I/O單元、輸出用I/O單元、輸入輸出用I/O單元等。
此外，在圖9(B)中，開關(guān)電路110所具有的開關(guān)元件112-1、112-2、112-3...進行設備側(cè)焊盤58-1、58-2、58-3...的信號線和主機側(cè)焊盤68-1、68-2、68-3...的信號線之間的連接、斷開處理。即，對設備側(cè)焊盤58-1、58-2、58-3...和設備側(cè)I/O單元59-1、59-2、59-3...之間的的信號線，與主機側(cè)焊盤68-1、68-2、68-3...和主機側(cè)I/O單元69-1、69-2、69-3...之間的信號線進行連接、斷開處理。
根據(jù)圖9(B)的構(gòu)成，可以通過短路徑連接ATABUS1的信號線和ATABUS2的信號線。從而，ATA信號的信號延遲變小，可以抑制硬接線模式時的傳輸速率的降低，或者維持傳輸速率不降低。特別是ATA的數(shù)據(jù)讀動作時，信號DIOR激活后，數(shù)據(jù)信號DD有效。從而，如圖9(B)所示，直接連接設備側(cè)焊盤58-1、58-2、58-3...和主機側(cè)焊盤68-1、68-2、68-3...來抑制信號延遲的方法，對于防止傳輸速率的降低來說是有效的。
此外，也可以進行圖10的變形例所示的連接。在圖10中，開關(guān)元件112-1、112-2、112-3...進行設備側(cè)I/O單元59-1、59-2、59-3...、設備側(cè)I/F 60之間的信號線、主機側(cè)I/O單元69-1、69-2、69-3...、主機側(cè)I/F 70之間的信號線的連接、斷開處理。在圖10的變形例中，在ATABUS1的信號線和ATABUS2信號線之間的信號延遲的基礎上，增加了I/O單元59-1、59-2、59-3...和I/O單元69-1、69-2、69-3...中的信號延遲。從而，與圖9(B)相比，信號延遲變大，降低了硬接線模式時的傳輸速率。
可是，在圖10的構(gòu)成中，開關(guān)元件112-1、112-2、112-3...所連接的信號線的漂移和開關(guān)元件112-1、112-2、112-3...的靜電破壞，并沒有變成問題。從而，在傳輸速率的降低沒有成為問題的情況時，可以采用圖10的構(gòu)成。
7.ATA的設備側(cè)I/F、主機側(cè)I/F圖11(A)描述ATA的設備側(cè)I/F 60的構(gòu)成例。如圖11(A)所示設備側(cè)I/F 60包括任務寄存器200、MDMA/PIO控制部202、UltraDMA控制部204、數(shù)據(jù)緩沖器206、傳輸控制部208。
任務寄存器200是由ATA(IDE)標準化的寄存器，包括如圖5所示的指令塊寄存器和控制塊寄存器。在這里，指令塊寄存器是在發(fā)布指令、或讀取狀態(tài)時使用的寄存器，此外，控制塊寄存器是控制設備或讀取替代狀態(tài)時使用的寄存器。
MDMA/PIO控制器202針對ATA的多字DMA傳輸和PIO傳輸中的設備側(cè)，進行控制處理。UltraDMA控制部204針對ATA的UltraDMA傳輸中的設備側(cè)，進行控制處理。數(shù)據(jù)緩沖器206(FIFO)是用于調(diào)整(平衡)數(shù)據(jù)傳輸速率的差的緩沖器。傳輸控制部208控制與后級電路(傳輸控制器100、數(shù)據(jù)緩沖器102)之間的數(shù)據(jù)傳輸。
圖11(B)描述ATA的主機側(cè)I/F 70的構(gòu)成例。如圖11(B)所示，主機側(cè)I/F 70包括任務寄存器/訪問調(diào)停器210、MDMA/PIO控制部212、UltraDMA控制部214、數(shù)據(jù)緩沖器216、傳輸控制部218。
任務寄存器/訪問調(diào)停器210針對向設備側(cè)所設置的任務寄存器(圖11(A)的200)的訪問，進行調(diào)停處理。MDMA/PIO控制器212針對ATA的多字DMA傳輸和PIO傳輸中的設備側(cè)，進行控制處理。UltraDMA控制部214針對ATA的UltraDMA傳輸中的設備側(cè)，進行控制處理。數(shù)據(jù)緩沖器216(FIFO)是用于調(diào)整(平衡)數(shù)據(jù)傳輸速率的差的緩沖器。傳輸控制部218控制與后級電路(傳輸控制器100、數(shù)據(jù)緩沖器102)之間的數(shù)據(jù)傳輸。
接下來針對ATA的數(shù)據(jù)傳輸，使用圖12(A)～圖13(B)的信號波形進行說明。在12(A)～圖13(B)中，CS[1:0]是為了訪問ATA的各寄存器而使用的片選信號。DA[2:0]是訪問數(shù)據(jù)或數(shù)據(jù)端口的地址信號。DMARQ、DMACK是DMA傳輸時使用的信號。在數(shù)據(jù)傳輸?shù)臏蕚渫瓿蓵r，設備側(cè)激活(assert聲明)DMARQ，作為對其的應答，主機側(cè)激活DMACK。
DIOW(STOP)是寄存器或數(shù)據(jù)端口的寫入時使用的寫信號。此外，UrtraDMA傳輸中，作為STOP信號起作用。DIOR(HDMARDY、HSTROBE)是寄存器或數(shù)據(jù)端口的讀出時使用的讀信號。此外，在UrtraDMA傳輸中，作為HDMARDY、HSTROBE起作用。IORDY(DDMARDY、DSTROBE)用作設備側(cè)的數(shù)據(jù)傳輸?shù)臏蕚湮淳途w時的等待信號等。此外，在UrtraDMA傳輸中，作為DDMARDY、DSTROBE起作用。
INTRQ是用于設備側(cè)向主機側(cè)請求中斷時使用的信號。該INTRQ激活以后，主機側(cè)讀取設備側(cè)的任務寄存器的狀態(tài)寄存器的內(nèi)容，然后，經(jīng)過特定時間后設備側(cè)解除(negate否定)INTRQ。通過使用該INTRQ，設備側(cè)可以向主機側(cè)通知指令處理的完成。
圖12(A)、(B)是PIO(Parallel I/O)讀、PIO寫時的信號波形圖。ATA的狀態(tài)寄存器的讀通過圖12(A)的PIO讀來進行，ATA的狀態(tài)寄存器的寫通過圖12(B)的PIO寫來進行。例如，主CPU30的廠商定義的指令的發(fā)布可以通過PIO寫來實現(xiàn)。
圖13(A)、(B)是DMA讀、DMA寫時的信號波形圖。一旦數(shù)據(jù)傳輸?shù)臏蕚渚途w，設備側(cè)激活DMARQ。于是，接收到該信號以后，主機側(cè)激活DMACK，并開始DMA傳輸。之后，使用DIOR(讀時)、或者DIOW(寫時)，進行數(shù)據(jù)DD[15:0]的DMA傳輸。
8.USBI/F在USB中，如圖14(A)所示的端點(EP0～15)由USB設備側(cè)準備的。此外，在USB中，作為傳輸(transfer)的類型，定義了控制傳輸、同步傳輸、中斷傳輸、批量傳輸?shù)?，各種傳輸由一連串的事務構(gòu)成。此外，事務如圖14(B)所示，由令牌包、可選數(shù)據(jù)包、可選握手包組成。
在OUT事務中，如圖14(C)所示，首先USB主機向USB設備發(fā)布(issues)OUT令牌(令牌包)。接下來，USB主機向USB設備發(fā)送OUT數(shù)據(jù)(數(shù)據(jù)包)。然后，USB設備如果成功接收了OUT數(shù)據(jù)，則向USB主機發(fā)送ACK(握手包)。另一方面，在IN事務中，如圖14(D)所示，首先USB主機向USB設備發(fā)布IN令牌。然后，接收到IN令牌的USB設備向USB主機發(fā)送IN數(shù)據(jù)。然后，USB主機一旦成功接收了IN數(shù)據(jù)，則向USB設備發(fā)送ACK(握手包)。
此外，“D←H”意味著從USB主機向USB設備傳輸信息。“D→H”意味著從USB設備向USB主機傳輸信息。
接下來，說明USB的只批量傳輸?shù)膮f(xié)議。硬盤驅(qū)動器和光盤驅(qū)動器等的大容量記錄裝置屬于大容量存儲器這一類。在該大容量存儲器類中，標準化了稱為“只批量傳輸”的協(xié)議。
在只批量傳輸中，使用批量IN和批量OUT的兩個端點來進行包傳輸。即，在指令中，使用稱為CBW(Command Block Wrapper)的31位的數(shù)據(jù)，并使用批量OUT的端點。在數(shù)據(jù)傳輸中，按照傳輸方向，使用批量IN、批量OUT的端點。在對應于指令的狀態(tài)中，使用稱為CSW(Command Status Wrapper)的13位的數(shù)據(jù)，并使用批量IN的端點傳輸。
接下來，使用圖15(A)、(B)，說明只批量傳輸?shù)氖瞻l(fā)處理(協(xié)議控制)。如圖15(A)所示，USB主機向USB設備發(fā)送數(shù)據(jù)時，首先USB主機進行向USB設備發(fā)送CBW進行指令傳輸。具體來說，USB主機向USB設備發(fā)送指定了端點EP1的令牌包，接下來，向USB設備的端點EP1發(fā)送CBW。該CBW包括寫指令。然后，一旦從USB設備向USB主機返回了ACK的握手包，則指令傳輸結(jié)束。
一旦指令傳輸結(jié)束，則轉(zhuǎn)入數(shù)據(jù)傳輸。在該數(shù)據(jù)傳輸中，首先，USB主機向USB設備發(fā)送指定了端點EP1的令牌包，接下來向USB設備的端點EP1發(fā)送OUT數(shù)據(jù)。然后，一旦從USB設備向USB主機返回了ACK握手包，則一個事務處理結(jié)束。此外，這樣的事務處理反復進行，當發(fā)送了由CBW指定的數(shù)據(jù)長度的數(shù)據(jù)，則數(shù)據(jù)傳輸結(jié)束。
一旦數(shù)據(jù)傳輸結(jié)束，則轉(zhuǎn)入狀態(tài)傳輸。在該狀態(tài)傳輸中，首先USB主機向USB設備發(fā)送指定了端點EP2的令牌包。然后，USB設備向USB主機發(fā)送位于端點EP2的CSW。然后，當從USB主機向USB設備返回了ACK握手包時，則狀態(tài)傳輸結(jié)束。
USB主機從USB設備接收數(shù)據(jù)時，進行如圖15(B)所示的處理。圖15(B)與圖15(A)不同之處在于指令傳輸?shù)腃BW中包括讀指令，和數(shù)據(jù)傳輸中進行IN數(shù)據(jù)的傳輸。
圖16描述USBI/F 80的構(gòu)成例。USBI/F 80包括收發(fā)器220、傳輸控制器250、數(shù)據(jù)緩沖器290。
收發(fā)器220(雙向收發(fā)器)是用于使用差分信號(DP、DM)收發(fā)USB(廣義為總線或串行總線)數(shù)據(jù)的電路，包括主機收發(fā)器230、設備收發(fā)器240。
主機收發(fā)器230具有模擬前端電路(物理層電路)及高速邏輯電路，支持USB的HS模式(480Mbps)、FS模式(12Mbps)、LS模式(1.5Mbps)。設備收發(fā)器240具有模擬前端電路(物理層電路)及高速邏輯電路，支持USB的HS模式、FS模式。作為該設備收發(fā)器240來說，可以使用滿足UTMI(USB2.0 Transceiver MacrocellInterface)標準的電路。
傳輸控制器250是用于控制通過USB的數(shù)據(jù)傳輸?shù)目刂破?，負責事務層和鏈路層等的?shù)據(jù)傳輸控制。該傳輸控制器250包括主機控制器260、設備控制器270、端口選擇器280。此外，也可以省略這些構(gòu)成中的一部分。
主機控制器260(主機串行接口引擎Serial Interface Engine)控制主機模式時的數(shù)據(jù)傳輸。具體來說，主機控制器260進行事務處理的日程安排(發(fā)布)、事務處理的管理、包生成與解析等。此外，生成掛起、恢復、復位等的總線事件。進一步，也進行總線的連接、斷開等的檢測和VBUS的控制。
設備控制器270(設備串行接口引擎Serial Interface Engine)控制設備模式時的數(shù)據(jù)傳輸。具體來說，設備控制器270進行事務處理的管理、包生成與解析等。此外，控制掛起、恢復、復位等的總線事件。
端口選擇器280是用于選擇主機模式和設備模式之一并使其有效的選擇器。例如，當根據(jù)寄存器等的設定選擇主機模式時，端口選擇器280選擇(使能)主機控制器260、主機收發(fā)器230。另一方面，當根據(jù)寄存器等的設定選擇設備模式時，端口選擇器280選擇(使能)設備控制器270、設備收發(fā)器240。
數(shù)據(jù)緩沖器290(FIFO、包緩沖器)是用于暫時存儲(緩存)通過USB(串行總線)傳輸?shù)臄?shù)據(jù)(發(fā)送數(shù)據(jù)、接收數(shù)據(jù))的緩沖器。該數(shù)據(jù)緩沖器290可以用RAM等的存儲器來實現(xiàn)。
此外，也可以用圖2的傳輸控制器100和數(shù)據(jù)緩沖器102來實現(xiàn)傳輸控制器250和數(shù)據(jù)緩沖器290的一部分功能。此外，在圖16中，描述了進行主機動作和設備動作的兩方面動作的USBI/F 80的例子，也可以是只進行設備動作。
9.詳細處理接下來，針對本實施例的詳細處理，使用圖17、圖18的流程圖進行說明。圖17是描述硬接線模式時的詳細處理的流程圖。
首先，ATA的設備側(cè)I/F從主CPU接收到任務寄存器的硬接線模式的使能位使能(ON)了的指令(廠商定義指令)(步驟S1)。然后，處理部(開關(guān)信號生成部)導通連接設備側(cè)焊盤和主機側(cè)焊盤的開關(guān)元件(步驟S2)。然后，主CPU在硬接線模式下向HDD寫入數(shù)據(jù)(步驟S3)。
接下來，ATA的設備側(cè)I/F從主CPU接收到任務寄存器的硬接線模式的使能位關(guān)閉(OFF)了的指令(步驟S4)。于是處理部關(guān)閉連接設備側(cè)焊盤和主機側(cè)焊盤的開關(guān)元件(步驟S5)。
接下來，USBI/F從PC(USB主機)接收CBW(步驟S6)。即，當用戶在PC的屏幕上進行向PC上移動或復制HDD的數(shù)據(jù)的操作時，PC向USBI/F發(fā)布包含讀指令的CBW。然后，ATA的主機側(cè)I/F向HDD發(fā)布數(shù)據(jù)讀指令(步驟S7)。然后，開始從HDD向主機側(cè)的數(shù)據(jù)傳輸(步驟S8)。然后，開始從USBI/F向PC的IN數(shù)據(jù)傳輸(步驟S9)。
然后，判斷兩方面的數(shù)據(jù)傳輸是否全部完成了(步驟S10)，全部完成時，主機側(cè)I/F向HDD發(fā)布狀態(tài)的讀指令，來讀取狀態(tài)(步驟S11)。然后，將讀到的狀態(tài)寫入USBI/F的數(shù)據(jù)緩沖器的CSW區(qū)域中(步驟S12)。然后，PC從USBI/F接收CSW(步驟S13)，并結(jié)束傳輸處理。
圖18是描述基于仿真的數(shù)據(jù)傳輸?shù)脑敿毺幚淼牧鞒虉D。首先，ATA的設備側(cè)I/F從主CPU接收指令(步驟S21)。然后，處理部解析接收到的指令，主機側(cè)I/F向HDD發(fā)布接收到的指令所對應的指令(步驟S22)。該指令的發(fā)布是通過ATA的PIO傳輸進行的。然后，開始從主CPU向設備側(cè)I/F的數(shù)據(jù)傳輸(步驟S23)。然后，開始從主機側(cè)I/F向HDD的數(shù)據(jù)傳輸(步驟S24)。
接下來，判斷兩方面的數(shù)據(jù)傳輸是否全部完成了(步驟S25)，全部完成時，主機側(cè)I/F向HDD發(fā)布狀態(tài)讀指令，讀取狀態(tài)(步驟S26)。然后，處理部解析讀取到的狀態(tài)，并將讀取到的狀態(tài)所對應的狀態(tài)寫入設備側(cè)I/F的任務寄存器中(步驟S27)。然后，主CPU從任務寄存器讀狀態(tài)(步驟S28)。
接下來，進行與圖17的步驟S6～S13同樣的處理(步驟S29～S36)，將寫入在HDD中的數(shù)據(jù)傳輸給PC。
此外，如以上所述，對本實施例進行了詳細說明，但是在不實質(zhì)性地脫離本發(fā)明的創(chuàng)新內(nèi)容及效果的前提下，可以有很多的變形，這對于本領域技術(shù)人員來說是容易理解的。因而，這些變形全部包含在本發(fā)明的范圍內(nèi)。例如，在詳細說明或附圖中，至少一次與更廣義或同義的不同術(shù)語(ATA主機、ATA設備、第一I/F等)一同出現(xiàn)的用詞(主CPU、HDD、USBI/F等)，在詳細說明書或者附圖中，可以置換成那個不同術(shù)語。而且，數(shù)據(jù)傳輸控制裝置和電子設備的構(gòu)成和動作，也不限于本實施例所說明的構(gòu)成和動作，可以有各種的變形。例如，第一ATA總線和第二ATA總線也可以是串行ATA和CE-ATA的總線。此外，第1～第K接口也可以是USB、IEEE1394、SD以外的接口，可以采用包括物理層電路的各種各樣的I/F，該物理層進行例如數(shù)據(jù)接收及發(fā)送至少一個的處理。
附圖標記說明ATABUS1 第一ATA總線ATABUS2 第二ATA總線ATABUS3 第三ATA總線、10 PC(USB主機) 20 電子設備30 主CPU(ATA主機) 32 ATA主機側(cè)I/F40、41 HDD(ATA設備)50 數(shù)據(jù)傳輸控制裝置58 設備側(cè)焊盤、59 設備側(cè)I/O單元60 ATA的設備側(cè)I/F、62 寄存器68 主機側(cè)焊盤 69 主機側(cè)I/O單元70、71 ATA的主機側(cè)I/F 80 USBI/F90 SDI/F 100 傳輸控制器102 數(shù)據(jù)緩沖器 104 端口選擇器110 開關(guān)電路 112 開關(guān)元件120 處理部(CPU等) 130 事件通知部
權(quán)利要求
1.一種數(shù)據(jù)傳輸控制裝置，其特征在于包括ATA設備側(cè)接口，通過第一ATA總線，在所述數(shù)據(jù)傳輸控制裝置與ATA主機之間進行數(shù)據(jù)傳輸；ATA主機側(cè)接口，通過第二ATA總線，在所述數(shù)據(jù)傳輸控制裝置與ATA設備之間進行數(shù)據(jù)傳輸；傳輸控制器，控制所述設備側(cè)接口和所述主機側(cè)接口之間的數(shù)據(jù)傳輸；處理部，進行仿真處理，以通過所述第一和第二ATA總線在所述ATA主機和所述ATA設備之間進行數(shù)據(jù)傳輸；其中，所述處理部進行以下仿真處理在所述設備側(cè)接口通過所述第一ATA總線從所述ATA主機接收到指令時，將與接收到的指令對應的指令通過所述主機側(cè)接口和所述第二ATA總線發(fā)布給所述ATA設備；在發(fā)布指令后，開始通過所述第一ATA總線、所述設備側(cè)接口、所述主機側(cè)接口和所述第二ATA總線的數(shù)據(jù)傳輸；在數(shù)據(jù)傳輸完成后，在所述主機側(cè)接口通過所述第二ATA總線從所述ATA設備讀取到狀態(tài)時，將與讀取到的狀態(tài)對應的狀態(tài)通過所述設備側(cè)接口和所述第一ATA總線返回給所述ATA主機。
2.根據(jù)權(quán)利要求1所述的數(shù)據(jù)傳輸控制裝置，其特征在于還包括寄存器，通過所述第一ATA總線將所述ATA主機發(fā)布的指令寫入所述寄存器；其中，所述處理部通過將與寫入所述寄存器中的指令對應的指令通過所述主機側(cè)接口和所述第二ATA總線發(fā)布給所述ATA設備，來進行仿真處理。
3.根據(jù)權(quán)利要求2所述的數(shù)據(jù)傳輸控制裝置，其特征在于所述寄存器是所述設備側(cè)接口所包含的任務寄存器。
4.根據(jù)權(quán)利要求2或3所述的數(shù)據(jù)傳輸控制裝置，其特征在于在分配給作為廠商定義指令的指令被寫入所述寄存器時，所述處理部將與寫入的廠商定義的所述指令對應的指令，通過所述主機側(cè)接口和所述第二ATA總線，發(fā)布給所述ATA設備，進行所述仿真處理。
5.根據(jù)權(quán)利要求1至4中任一項所述的數(shù)據(jù)傳輸控制裝置，其特征在于還包括開關(guān)電路，具有第1～第N開關(guān)元件，各個開關(guān)元件在所述第一ATA總線的第1～第N信號線和所述第二ATA總線的第1～第N信號線之間進行連接、斷開的處理；其中，在判定為設定成硬接線模式時，所述處理部導通(ON)所述第1～第N開關(guān)元件，連接所述第一ATA總線的第1～第N信號線和所述第二ATA總線的第1～第N信號線。
6.根據(jù)權(quán)利要求1至5中任一項所述的數(shù)據(jù)傳輸控制裝置，其特征在于還包括事件通知部，用于向所述ATA主機通知事件的發(fā)生。
7.根據(jù)權(quán)利要求1至6中任一項所述的數(shù)據(jù)傳輸控制裝置，其特征在于還包括第一接口，通過第一總線進行數(shù)據(jù)傳輸；其中，所述傳輸控制器用于控制在所述設備側(cè)接口、所述主機側(cè)接口和所述第一接口之間的數(shù)據(jù)傳輸。
8.根據(jù)權(quán)利要求7所述的數(shù)據(jù)傳輸控制裝置，其特征在于所述處理部進行經(jīng)由所述第一接口的數(shù)據(jù)傳輸?shù)膮f(xié)議控制處理。
9.根據(jù)權(quán)利要求7或8所述的數(shù)據(jù)傳輸控制裝置，其特征在于所述傳輸控制器將從所述ATA設備經(jīng)由所述主機側(cè)接口讀取到的數(shù)據(jù)，傳輸給所述第一接口，所述第一接口將傳輸?shù)降臄?shù)據(jù)經(jīng)由所述第一總線，發(fā)送給與所述第一總線連接的主機或設備。
10.根據(jù)權(quán)利要求7至9中任一項所述的數(shù)據(jù)傳輸控制裝置，其特征在于還包括ATA的第二主機側(cè)接口，通過第三ATA總線在所述數(shù)據(jù)傳輸控制裝置與ATA設備之間進行數(shù)據(jù)傳輸；所述傳輸控制器用于控制所述設備側(cè)接口、所述主機側(cè)接口、所述第二主機側(cè)接口和所述第一接口之間的數(shù)據(jù)傳輸。
11.根據(jù)權(quán)利要求7至10中任一項所述的數(shù)據(jù)傳輸控制裝置，其特征在于所述第一接口包括物理層電路，所述物理層電路通過串行總線進行數(shù)據(jù)的發(fā)送與接收中的至少一種。
12.根據(jù)權(quán)利要求7至11中任一項所述的數(shù)據(jù)傳輸控制裝置，其特征在于所述第一總線是USB總線，所述第一接口是USB接口。
13.根據(jù)權(quán)利要求7至12中任一項所述的數(shù)據(jù)傳輸控制裝置，其特征在于還包括第1～第K接口，各接口通過第1～第K總線進行數(shù)據(jù)傳輸，其中，K≥2；所述傳輸控制器用于控制所述設備側(cè)接口、所述主機側(cè)接口和所述第1～第K接口之間的數(shù)據(jù)傳輸。
14.一種電子設備，其特征在于包括權(quán)利要求1～13中的任一項所述的數(shù)據(jù)傳輸控制裝置；通過所述第一ATA總線與所述數(shù)據(jù)傳輸控制裝置連接的所述ATA主機；以及通過所述第二ATA總線與所述數(shù)據(jù)傳輸控制裝置連接的所述ATA設備。
全文摘要
本發(fā)明提供了一種能夠向ATA主機提供各種接口的數(shù)據(jù)傳輸控制裝置及包含該裝置的電子設備。數(shù)據(jù)傳輸控制裝置(50)包括ATA的設備側(cè)I/F(60)、ATA的主機側(cè)I/F(70)、傳輸控制器(100)及負責仿真處理的處理部(120)。在設備側(cè)I/F(60)從ATA主機(30)接收到指令時，處理部(120)將與該接收到的指令對應的指令發(fā)布給ATA設備(40)；在發(fā)布了該指令后，開始經(jīng)由ATABUS1、設備側(cè)I/F(60)、主機側(cè)I/F(70)、ATABUS2的數(shù)據(jù)傳輸；數(shù)據(jù)傳輸完成之后，在主機側(cè)I/F(70)從ATA設備(40)讀取到了狀態(tài)時，處理部(120)進行將與該讀取到的狀態(tài)對應的狀態(tài)返回給ATA主機(30)的仿真處理。
文檔編號H04B1/00GK1893362SQ20061008669
公開日2007年1月10日 申請日期2006年6月28日 優(yōu)先權(quán)日2005年6月30日
發(fā)明者長尾謙陽, 石田卓也 申請人:精工愛普生株式會社