專利名稱：用于多通道收發(fā)器時(shí)鐘信號(hào)的模塊互連電路的制作方法
技術(shù)領(lǐng)域：
0002本發(fā)明涉及集成電路器件，例如現(xiàn)場(chǎng)可編程門陣列(“FPGA”)，更特別地，是涉及可用來在以多通道傳送和/或接收數(shù)據(jù)信號(hào)的FPGA上的電路。
背景技術(shù)：
0003集成電路(例如FPGA)可以被提供多通道電路用于傳送和/或接收數(shù)據(jù)信號(hào)。這些通道可以分組形成多個(gè)通道組。每組可接收一個(gè)參考時(shí)鐘信號(hào)。為了電路使用具有更大的靈活性，可能希望將任意一組接收的參考時(shí)鐘信號(hào)用于該組和/或其它任意一組或多組中。任何這種在組之間分配或者共享時(shí)鐘信號(hào)優(yōu)選盡可能高效率地完成。通過在這些組的電路中分配時(shí)鐘信號(hào)有助于此目標(biāo)的實(shí)現(xiàn)。還希望所有這些組的電路相同或者基本相同，例如，原因在于這樣易于設(shè)計(jì)和驗(yàn)證。并且，希望各組盡可能近地在一起，例如，是為了在集成電路上節(jié)約“板上空間”(real estate)，以避免互連超過必要長(zhǎng)度，等等。需要改進(jìn)時(shí)鐘互連或分配電路來幫助滿足諸如上述之類的條件。

發(fā)明內(nèi)容
0004根據(jù)本發(fā)明，電路被提供用來在電路塊之間分配時(shí)鐘信號(hào)，每個(gè)電路塊可提供一個(gè)用于分配的時(shí)鐘信號(hào)，并且每個(gè)電路塊可以是所分配的時(shí)鐘信號(hào)的使用者。這些塊中的每一個(gè)包括所述時(shí)鐘信號(hào)分配電路的一個(gè)模塊。所有塊中的模塊，例如在它們?cè)鯓咏邮沼糜诜峙涞臅r(shí)鐘信號(hào)以及它們?cè)鯓舆B接到其它相鄰塊中的模塊方面，相互間優(yōu)選是相同的或者基本相同的。
0005本發(fā)明進(jìn)一步的特征、它的性質(zhì)和各種優(yōu)勢(shì)，將在附圖和以下詳細(xì)描述中變得更加明顯。


0006圖1是本發(fā)明一個(gè)說明性實(shí)施例的簡(jiǎn)化的示意方框圖。
0007圖2是一個(gè)簡(jiǎn)化的示意方框圖，其稍詳細(xì)地示出了圖1中所示的代表性部分。
0008圖3是一個(gè)簡(jiǎn)化的示意方框圖，其稍詳細(xì)地示出了圖1和圖2中所示的代表性部分。
0009圖4是圖1和圖2中所示代表性部分的簡(jiǎn)化示意方框圖。圖4意在出于討論的目的強(qiáng)調(diào)本發(fā)明的各方面。
具體實(shí)施例方式
0010圖1示出了數(shù)據(jù)發(fā)射機(jī)和/或接收機(jī)電路的若干個(gè)“四邊形”20，它們可包含于諸如FPGA之類的集成電路上。如圖2中稍詳細(xì)地所示的，每個(gè)四邊形20包括高速串行接口(“HSSI”)電路30的四條通道，以及一個(gè)或多個(gè)(例如，多達(dá)三個(gè))時(shí)鐘管理單元(“CMU”)電路40。每條通道30可包括發(fā)射機(jī)和/或接收機(jī)電路(優(yōu)選包括發(fā)射機(jī)和接收機(jī)電路兩者)。例如，通道30能夠接收串行數(shù)據(jù)信號(hào)、將該信號(hào)恢復(fù)成被恢復(fù)的時(shí)鐘信號(hào)和重新定時(shí)的數(shù)據(jù)信號(hào)、將該串行的重新定時(shí)的數(shù)據(jù)信號(hào)轉(zhuǎn)換成多個(gè)并行數(shù)據(jù)信號(hào)(例如，并行字節(jié)或者字)、并將該并行數(shù)據(jù)傳遞至所述器件的其它電路上(例如，在FPGA情況下，傳遞至該器件的可編程邏輯核心電路)。替代地或者另外地，每條通道30能夠并行地接收(例如，從核心電路)連續(xù)的數(shù)據(jù)字節(jié)或者數(shù)據(jù)字，將該數(shù)據(jù)串行化，并以串行方式來傳送它。
0011四邊形20中的通道30可以或多或少相互獨(dú)立地工作，或者，它們可以在一定程度上一起工作(例如，在多通道串行數(shù)據(jù)通信的情況下，其中在各通道中的數(shù)據(jù)在各個(gè)通道上必須被最終同步，以便正確地翻譯或解析)。類似地，各四邊形20可以或多或少相互獨(dú)立工作，或者它們可以在一定程度上一起工作(例如，在多通道通信是上面提到的類型并且它包含多于四個(gè)通道的串行數(shù)據(jù)的情況下)。
0012在整個(gè)說明書中，四邊形(或者塊或者組)20中所示的通道30的數(shù)量?jī)H僅是說明性的，并且應(yīng)該理解的是，四邊形、組或者塊20中可以包含少于四條或者多于四條的通道30。類似地，雖然每條通道30在這里通常被描述成收發(fā)器(包括發(fā)射機(jī)和接收機(jī)電路兩者)，但是應(yīng)該理解的是，某些通道可能僅僅是接收機(jī)，某些可能僅僅是發(fā)射機(jī)，和/或某些可以是任何期望組合的收發(fā)器。此外，不是所有通道30中和/或所有四邊形20中的所有電路在所述器件的所有給定應(yīng)用中都處于使用狀態(tài)。器件上四邊形20的數(shù)量可以不同于圖1中所示的數(shù)量(5個(gè))。該數(shù)量可以大于5或者小于5(雖然本發(fā)明涉及的例子中，四邊形20的數(shù)量至少為兩個(gè)，并且優(yōu)選至少為三個(gè))。
0013為執(zhí)行以上所提到的一個(gè)或多個(gè)類型的功能，通道30需要時(shí)鐘信號(hào)。例如，為從所接收的串行信號(hào)中恢復(fù)數(shù)據(jù)，通道30可需要一個(gè)或多個(gè)時(shí)鐘信號(hào)，從中選擇或者構(gòu)建具有最佳相位/頻率的時(shí)鐘信號(hào)，用于對(duì)接收信號(hào)進(jìn)行采樣，以在該接收信號(hào)中捕捉每一個(gè)連續(xù)的位。作為另一個(gè)實(shí)例，為了將并行數(shù)據(jù)轉(zhuǎn)化成串行數(shù)據(jù)用于傳送，通道30可能需要一個(gè)用于對(duì)輸出所述通道的串行數(shù)據(jù)進(jìn)行計(jì)時(shí)的時(shí)鐘信號(hào)。
0014通道30所需的某個(gè)或多個(gè)時(shí)鐘信號(hào)可由包括那些通道的四邊形20的CMU 40中的鎖相環(huán)(“PLL”)電路50提供。所述四邊形也可能共享由它們的PLL 50產(chǎn)生的其中一些或者所有的時(shí)鐘信號(hào)。時(shí)鐘分配電路(未示出)可在四邊形20之間延伸，使來自于一個(gè)四邊形20中PLL 50的時(shí)鐘信號(hào)可以被另一個(gè)四邊形20中的通道30使用。
0015每個(gè)PLL電路50通常使用參考時(shí)鐘信號(hào)來產(chǎn)生該信號(hào)的一個(gè)或多個(gè)版本，或者產(chǎn)生至少在一定程度上基于所述參考時(shí)鐘信號(hào)的一個(gè)或多個(gè)信號(hào)。例如，所述一個(gè)或多個(gè)PLL輸出信號(hào)可以是“清除”(cleaned-up)類型的參考時(shí)鐘信號(hào)，或者它們可以是相對(duì)所述參考時(shí)鐘信號(hào)的相位和/或頻率進(jìn)行相移和/或頻移的一個(gè)或多個(gè)類型的參考時(shí)鐘信號(hào)。
0016為了向PLL 50提供參考時(shí)鐘信號(hào)，每個(gè)CMU 40包含參考時(shí)鐘輸入電路60/62。例如，每個(gè)通道或者通路60可以來自于一個(gè)分別相聯(lián)的參考時(shí)鐘輸入管腳或者一對(duì)差動(dòng)輸入管腳。緩沖區(qū)62增強(qiáng)了輸入的參考時(shí)鐘信號(hào)并將其施加到各自的一個(gè)參考時(shí)鐘分配導(dǎo)線70。每個(gè)導(dǎo)線70延伸至若干個(gè)四邊形20，而且在任意一個(gè)四邊形20中的PLL50可以從任意一條相鄰導(dǎo)線70中得到它需要的參考時(shí)鐘信號(hào)。特別地，圖1和2示出了可編程連接72，其允許PLL輸入導(dǎo)線74能夠選擇性地(可編程地)連接到任意一條相鄰導(dǎo)線70。
0017為什么希望PLL 50能夠從若干個(gè)參考時(shí)鐘輸入60中任一個(gè)中得到它的參考時(shí)鐘信號(hào)，存在大量原因。這其中包括允許一個(gè)四邊形20中的PLL 50能夠從另一四邊形20中的參考時(shí)鐘輸入60中得到它的參考時(shí)鐘信號(hào)。例如，希望兩個(gè)或者更多個(gè)PLL 50使用一個(gè)公共參考時(shí)鐘信號(hào)。或者每個(gè)PLL 50實(shí)際上可包括若干個(gè)或多或少分開的PLL電路，每個(gè)電路需要一個(gè)分開的參考時(shí)鐘信號(hào)。這可使每個(gè)CMU40中PLL的數(shù)量增加超過每個(gè)CMU中能夠方便地設(shè)置的分開的參考時(shí)鐘輸入管腳和電路60/62的數(shù)量。
0018另一方面，如果參考時(shí)鐘信號(hào)即將在多個(gè)四邊形20中被共享或者分配，那么希望通過一種根據(jù)本發(fā)明提供的高效方式來完成該過程，現(xiàn)在對(duì)此進(jìn)行描述。
0019本發(fā)明的參考時(shí)鐘信號(hào)分配電路的一個(gè)有優(yōu)勢(shì)的特征是，在每個(gè)四邊形20中它是相同的或者基本相同的。另一個(gè)有優(yōu)勢(shì)的特征是，來自于每個(gè)四邊形20中的電路60/62的參考時(shí)鐘信號(hào)可以施加到所述四邊形中的參考時(shí)鐘信號(hào)分配電路。在圖中所示的說明性實(shí)施例中，每個(gè)四邊形20中的輸入?yún)⒖紩r(shí)鐘信號(hào)60/62被施加到通常位于導(dǎo)線70最右邊的一條導(dǎo)線70。在該位置之上，所有的導(dǎo)線70向左移位一個(gè)導(dǎo)線跡線。在該位置之下，最右邊的導(dǎo)線70跨過其它導(dǎo)線的下方或者上方成為最左邊的導(dǎo)線。
0020以上所描述的導(dǎo)線70的排列允許每個(gè)四邊形20底部的導(dǎo)線直接連接到下方的四邊形頂部的導(dǎo)線。四邊形20之間要求沒有間隔，以使導(dǎo)線的任何移位或者正移能夠?qū)崿F(xiàn)垂直相鄰的導(dǎo)線段的所期望的對(duì)準(zhǔn)和它們之間所期望的連接。類似地，四邊形20外部(例如，之間)要求沒有間隔，使得在四邊形20中，元件60/62能連接到特定多條的導(dǎo)線70。在每個(gè)四邊形中，這些都能夠以完全相同的方式實(shí)現(xiàn)?？偠灾?，每個(gè)四邊形20可以包含參考時(shí)鐘信號(hào)分配電路70的相同模塊或段。然而雖然所述模塊具有這種相同的特性，但是即使在不同四邊形中的模塊相互連接的情況下，施加到多條導(dǎo)線70的信號(hào)也不存在爭(zhēng)用。每個(gè)參考時(shí)鐘信號(hào)有它自己的導(dǎo)線70，其延伸經(jīng)過所有四邊形20。
0021本發(fā)明的優(yōu)勢(shì)中包括簡(jiǎn)化的電路設(shè)計(jì)和驗(yàn)證、所有參考時(shí)鐘信號(hào)的更加幾乎一致的操作和行為、所述器件上的空間的更加高效的使用等等。有時(shí)，出于其它原因，在相鄰的四邊形20之間(例如，圖1所示的四邊形20-0和20-1之間，以及在四邊形20-1和20-2之間)，可能會(huì)存在間隔空間。然而在其它情況下，并不需要存在這樣的空間(例如，如圖1中的四邊形20-2到20-4之間)，于是特別有優(yōu)勢(shì)之處在于，并不必須到四邊形外對(duì)特定的導(dǎo)線70進(jìn)行參考時(shí)鐘輸入連接60/62，或者設(shè)置導(dǎo)線70的移位或者正移。
0022圖3示出了一些有代表性的可編程的連接72的示例性的實(shí)施例。如圖3中所示，每一個(gè)這樣的連接可包括交換機(jī)110(例如，發(fā)射機(jī))，其用于選擇性地將相聯(lián)的導(dǎo)線70連接到相聯(lián)的導(dǎo)線74。每一個(gè)交換機(jī)110受控于相聯(lián)的控制電路元件120，例如可編程的配置隨機(jī)存取存儲(chǔ)器(“CRAM”)位。每個(gè)交換機(jī)110導(dǎo)通(在相聯(lián)的導(dǎo)線70和72之間進(jìn)行連接)或者關(guān)斷(不進(jìn)行該連接)，取決于相聯(lián)的控制元件120的狀態(tài)。
0023另一種描述本發(fā)明的時(shí)鐘信號(hào)分配電路的方式是關(guān)于電路的導(dǎo)線怎樣在集成電路上使用導(dǎo)線跡線。圖4更加明確地示出了正在被描述的說明性實(shí)施例的一個(gè)代表性部分。
0024圖4示出了六條并行的導(dǎo)線跡線，被標(biāo)記為跡線1至跡線6。依照本發(fā)明，這些跡線沒有導(dǎo)線段的部分由虛線或點(diǎn)劃線標(biāo)出。該說明性實(shí)施例采用5條實(shí)際的導(dǎo)線，但是這些導(dǎo)線使用了六條跡線的部分。這些導(dǎo)線中的四條每條都占用了相聯(lián)的一對(duì)相鄰跡線的相反末端部分。例如，導(dǎo)線70-0占用了跡線1的上末端部分和跡線2的下末端部分。在另一實(shí)例中，導(dǎo)線70-3占用了跡線4的上末端部分和跡線5的下末端部分。第5條導(dǎo)線(此情況下的70-4)占用了跡線5的上末端部分、跡線6的中間部分、以及跡線1的下末端部分。跡線6的上下末端部分未使用。
0025上述導(dǎo)線和跡線的討論可以使用一般性的整數(shù)參數(shù)N作為時(shí)鐘分配網(wǎng)絡(luò)中的導(dǎo)線數(shù)量而在某種程度上進(jìn)行歸納。在以上所描述的示例性的實(shí)施例中，N是5。在分配電路的每個(gè)模塊中所需的跡線的數(shù)量是N+1(或者說在以上所討論的示例性的實(shí)施例中是6)。導(dǎo)線中的N-1條中的每一條具有跡線的相鄰兩條中相反的末端部分。第N條(第5條)導(dǎo)線占用跡線N+1的中間部分以及前N條跡線的另外未被占用的末端部分。跡線N+1的末端部分未被占用。
0026當(dāng)然，仍然存在其它方式來描述圖中清晰所示的本發(fā)明的各項(xiàng)特征。
0027應(yīng)該理解的是，上文僅僅是對(duì)本發(fā)明原理的說明性描述，并且，在不超出本發(fā)明的范圍和精神的前提下，本領(lǐng)域技術(shù)人員可以進(jìn)行各種修改。例如，在這里所示和所述的各種元件的數(shù)量?jī)H僅是說明性的，如果需要，可以使用其它的數(shù)量或者元件。盡管本說明書僅僅給出了一種圖解說明，但是每個(gè)四邊形20可以有不止一個(gè)CMU 40，因此有不止一個(gè)參考時(shí)鐘輸入60/62。如果如此，那么分配電路70可以擴(kuò)充以支持來自于每個(gè)四邊形的不止一個(gè)的這樣的信號(hào)的分配。這里所示的特別的幾何關(guān)系僅僅是說明性的，而不是限制性的。例如，所述的四邊形20的垂直列可以被替換成水平行，并且導(dǎo)線70基本上是水平而不是垂直延伸。本領(lǐng)域技術(shù)人員可以在本發(fā)明的范圍內(nèi)進(jìn)行許多其它的變化。
權(quán)利要求
1.一種集成電路，其包括多個(gè)電路塊，每個(gè)電路塊包括時(shí)鐘信號(hào)源電路；時(shí)鐘信號(hào)應(yīng)用電路；以及時(shí)鐘信號(hào)分配電路模塊，所述塊中的模塊彼此間在以下方面至少基本相同它們?cè)鯓訌乃鼈兏髯缘臅r(shí)鐘信號(hào)源電路中接收時(shí)鐘信號(hào)，以及它們?cè)鯓舆B接到相鄰塊中的模塊，以將時(shí)鐘信號(hào)從每個(gè)塊分配到所述塊中的另一塊。
2.根據(jù)權(quán)利要求1所述的電路，其中所述模塊中的每一個(gè)包括多條電路跡線，其與所述模塊中的另一個(gè)模塊中的電路跡線對(duì)準(zhǔn)；第一導(dǎo)線電路，其沿著橫向于所述跡線的第一方向在所述跡線中對(duì)導(dǎo)線進(jìn)行移位；以及第二導(dǎo)線電路，其以與所述第一方向相反的第二方向在跡線中對(duì)導(dǎo)線進(jìn)行移位，所述第二導(dǎo)線電路跨過所述跡線中至少一條其它跡線中的導(dǎo)線。
3.根據(jù)權(quán)利要求2所述的電路，其中所述第一導(dǎo)線電路布置在所述模塊中跡線的相反的第一和第二端點(diǎn)之間，且其中所述第二導(dǎo)線電路布置在所述第一導(dǎo)線電路和所述第二端點(diǎn)之間。
4.根據(jù)權(quán)利要求3所述的電路，其中所述第一導(dǎo)線電路沿著所述第一方向?qū)⒚織l導(dǎo)線移位一跡線。
5.根據(jù)權(quán)利要求4所述的電路，其中所述第二電路沿著所述第二方向?qū)σ粭l導(dǎo)線進(jìn)行移位以跨過所有其它導(dǎo)線。
6.根據(jù)權(quán)利要求1所述的電路，其中所述時(shí)鐘信號(hào)應(yīng)用電路包括PLL電路。
7.根據(jù)權(quán)利要求6所述的電路，其中所述時(shí)鐘信號(hào)包括由所述PLL電路使用的參考時(shí)鐘信號(hào)。
8.根據(jù)權(quán)利要求1所述的電路，其中每個(gè)所述電路塊進(jìn)一步包括多個(gè)數(shù)據(jù)信號(hào)處理電路通道。
9.一種在FPGA集成電路器件上的串行數(shù)據(jù)信號(hào)接口電路，其包括多個(gè)串行數(shù)據(jù)信號(hào)發(fā)射機(jī)和/或接收機(jī)電路通道，所述通道被分為多個(gè)組。與每個(gè)所述組相聯(lián)的參考時(shí)鐘信號(hào)源電路；以及參考時(shí)鐘信號(hào)分配電路，其用于將來自每個(gè)源電路的參考時(shí)鐘信號(hào)分配到所有的所述組；所述分配電路包括多個(gè)電路模塊，所述電路模塊中一個(gè)與所述組中的每個(gè)相聯(lián)，所述模塊至少在以下方面基本相同從所述相聯(lián)源電路接收參考時(shí)鐘信號(hào)，以及與所述組中相鄰組中模塊的連接。
10.根據(jù)權(quán)利要求9所述的電路，其中每個(gè)所述模塊包括在多個(gè)基本并行的跡線中的導(dǎo)線，所有跡線中的所述導(dǎo)線沿著橫向于所述跡線的第一方向移位一跡線，并沿著所述跡線的長(zhǎng)度方向延伸，并且，在其它跡線一側(cè)的一條跡線中的導(dǎo)線移位至所述其它跡線另一側(cè)的一條跡線，并沿著所述跡線的長(zhǎng)度方向延伸。
11.根據(jù)權(quán)利要求10所述的電路，其中沿所述第一方向移位的所述導(dǎo)線留下一部分未使用的跡線，且其中從一側(cè)移位到另一側(cè)的導(dǎo)線移位到具有所述未使用部分的跡線。
12.根據(jù)權(quán)利要求10所述的電路，其中所述跡線的數(shù)量大于所述導(dǎo)線的數(shù)量。
13.根據(jù)權(quán)利要求12所述的電路，其中每條所述跡線由沿著它的至少部分長(zhǎng)度方向的至少一條導(dǎo)線使用。
14.根據(jù)權(quán)利要求13所述的電路，其中所述跡線中的一條僅由一條導(dǎo)線使用，且其中這種使用僅占用該跡線的中間部分。
15.根據(jù)權(quán)利要求14所述的電路，其中每條所述導(dǎo)線占用兩條不同跡線的末端部分，由每條導(dǎo)線占用的所述兩個(gè)末端部分處于所述跡線的相反末端。
16.一種FPGA電路，其包括多個(gè)高速串行接口電路通道組，每個(gè)所述組包括參考時(shí)鐘信號(hào)輸入電路；以及參考時(shí)鐘信號(hào)分配電路，其用于將每個(gè)組的所述參考時(shí)鐘信號(hào)分配到所有的所述組，所述分配電路包括一個(gè)電路模塊，其在每個(gè)所述組中是基本重復(fù)的且包括一個(gè)連接點(diǎn)，其連接到相聯(lián)組的時(shí)鐘信號(hào)輸入電路，以及多個(gè)連接點(diǎn)，其能夠連接到分布在所述組任一側(cè)的組的模塊。
17.根據(jù)權(quán)利要求16所述的電路，其中所述分配電路包括N條導(dǎo)線，其用于分配N個(gè)參考時(shí)鐘信號(hào)，且其中所述模塊包括由所述導(dǎo)線使用的N+1條跡線。
18.根據(jù)權(quán)利要求17所述的電路，其中所述N條所述跡線中每一條的末端部分被不同的所述導(dǎo)線占用，且其中跡線N+1僅有中間部分被所述導(dǎo)線中的一條占用。
19.根據(jù)權(quán)利要求18所述的電路，其中N-1條所述導(dǎo)線中的每一條占用N條所述跡線中各自的一對(duì)相鄰跡線的相反末端部分，且其中導(dǎo)線N占用所述N條跡線中的另外未被占用的末端部分以及跡線即N+1跡線的中間部分。
20.根據(jù)權(quán)利要求19所述的電路，其中所述導(dǎo)線N跨過所述N-1條導(dǎo)線，從而到達(dá)所述第N+1條跡線和它所占用的其它跡線末端部分的一個(gè)之間。
全文摘要
一種用于在多個(gè)電路塊中分配時(shí)鐘信號(hào)(例如，參考時(shí)鐘信號(hào))的電路。每個(gè)塊可以包括參考時(shí)鐘源電路和參考時(shí)鐘應(yīng)用電路。每個(gè)塊還優(yōu)選包括一個(gè)相同或基本相同的時(shí)鐘信號(hào)分配電路模塊，所述時(shí)鐘信號(hào)分配電路能夠(1)從該塊中所述源電路接收信號(hào)，(2)施加若干個(gè)時(shí)鐘信號(hào)中的任意一個(gè)到該塊中的應(yīng)用電路，以及(3)連接到一個(gè)或多個(gè)相鄰塊的類似的模塊(一個(gè)或多個(gè))。
文檔編號(hào)H04J3/06GK1901427SQ20061010630
公開日2007年1月24日 申請(qǐng)日期2006年7月19日 優(yōu)先權(quán)日2005年7月19日
發(fā)明者T·T·黃, S·Y·舒馬拉耶夫 申請(qǐng)人:阿爾特拉公司