專利名稱：可編程邏輯器件集成電路上用于高速串行數(shù)據(jù)接收機(jī)的解串器的制作方法
技術(shù)領(lǐng)域：
0001本申請(qǐng)要求2005年8月3日提交的美國(guó)臨時(shí)專利申請(qǐng)60/705,663號(hào)以及2005年8月12日提交的美國(guó)臨時(shí)專利申請(qǐng)60/707,615號(hào)的權(quán)益，在此通過(guò)引用結(jié)合這兩個(gè)申請(qǐng)的全文。
0002本發(fā)明涉及可編程邏輯器件(PLD)以及這種一般類型的其他集成電路(方便起見(jiàn)一般都稱作PLD)。更具體地，本發(fā)明涉及包含于PLD中的高速串行數(shù)據(jù)接收機(jī)電路。
背景技術(shù)：
0003PLD是被規(guī)劃為相對(duì)一般用途的器件。PLD可以被編程(配置)和/或另外被控制，以滿足PLD被設(shè)計(jì)支持的需求范圍內(nèi)的任何需求。PLD可以裝備有高速串行數(shù)據(jù)通信電路，由此PLD可以傳輸串行數(shù)據(jù)到PLD外部的電路和/或從PLD外部的電路接收串行數(shù)據(jù)。在這種情況下，希望PLD的高速串行數(shù)據(jù)通信電路能夠支持PLD產(chǎn)品的各種用戶可能想要使用的各種通信協(xié)議。
0004對(duì)于PLD上的高速串行數(shù)據(jù)接收機(jī)電路，這種電路典型地需要執(zhí)行的任務(wù)之一是，將典型的從所述PLD外部源以串行格式接收的數(shù)據(jù)，從串行格式解串為并行格式，接收機(jī)電路優(yōu)選以這種并行格式傳遞所述數(shù)據(jù)給所述PLD的其他電路(例如，PLD的核心邏輯電路)。本發(fā)明提供解串器(deserializer)電路，其能夠在許多不同的通信協(xié)議下以及在一個(gè)寬范圍的可能數(shù)據(jù)速率上執(zhí)行這個(gè)任務(wù)。根據(jù)本發(fā)明的電路能夠支持的示例性數(shù)據(jù)速率范圍是622Mbps(兆位每秒)到6.5Gbps(吉位每秒)。但是，這一范圍僅僅是一個(gè)例子，應(yīng)該理解，如果需要，本發(fā)明的其他實(shí)施例可以支持其他數(shù)據(jù)速率范圍。

發(fā)明內(nèi)容
0005根據(jù)本發(fā)明，在PLD上的高速串行數(shù)據(jù)接收機(jī)電路包括解串器電路，其能夠把串行數(shù)據(jù)轉(zhuǎn)換成具有任何不同數(shù)據(jù)寬度的并行數(shù)據(jù)。例如，解串器能夠把串行數(shù)據(jù)轉(zhuǎn)換成每次8位、每次10位、每次16位、或者每次20位給出的并行數(shù)據(jù)。解串器電路優(yōu)選還能夠工作在一個(gè)相當(dāng)寬范圍內(nèi)的任何頻率和/或數(shù)據(jù)速率。所述電路優(yōu)選在各個(gè)方面是可配置的/可重配置的，其可包括動(dòng)態(tài)的配置/重配置(即，在所述PLD的用戶模式操作期間)。
0006本發(fā)明的其他特征，它的本質(zhì)以及各種優(yōu)點(diǎn)，在附圖和隨后的詳細(xì)描述中將會(huì)更加明顯。


0007圖1是根據(jù)本發(fā)明構(gòu)造的電路的一個(gè)說(shuō)明性實(shí)施例的一個(gè)簡(jiǎn)化示意框圖。
0008圖2是根據(jù)本發(fā)明的圖1的某些部分的一個(gè)說(shuō)明性實(shí)施例的稍微更詳細(xì)的一個(gè)簡(jiǎn)化示意框圖。
具體實(shí)施例方式
0009根據(jù)本發(fā)明構(gòu)造的數(shù)據(jù)解串器電路10的一個(gè)示例性實(shí)施例在圖1中示出。作為介紹性的綜述，圖1中所示的一切都是PLD電路的一部分。解串器10從PLD的時(shí)鐘和數(shù)據(jù)恢復(fù)電路(CDR)20接收串行數(shù)據(jù)，并以并行格式施加這個(gè)數(shù)據(jù)至所述PLD的物理編碼子層(PCS)電路30。解串器10的操作的各方面可以被所述PLD上的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)(RAM)電路40的輸出信號(hào)控制。
0010在圖1所示的示例性實(shí)施例中，解串器可以在這種速率的寬范圍內(nèi)以任何數(shù)據(jù)速率處理CDR20輸出的串行數(shù)據(jù)，并且它能夠?qū)⑦@個(gè)數(shù)據(jù)從串行轉(zhuǎn)換成并行或解串為任何不同的并行數(shù)據(jù)寬度。例如，來(lái)自CDR20的串行位速率可以是從約622Mbps到約6.5Gbps范圍內(nèi)的任何速率，并且解串器10的并行數(shù)據(jù)輸出寬度可以是8位、10位、16位、或者20位。這種靈活性允許所述電路支持許多不同通信標(biāo)準(zhǔn)或協(xié)議中的任何一個(gè)。
0011CDR電路20典型地從PLD的外部源接收它所操作的串行數(shù)據(jù)信號(hào)。CDR電路20從這個(gè)串行數(shù)據(jù)信號(hào)恢復(fù)一個(gè)所謂的重定時(shí)數(shù)據(jù)信號(hào)D和一個(gè)與所述重定時(shí)數(shù)據(jù)信號(hào)同步的所謂的恢復(fù)時(shí)鐘信號(hào)。重定時(shí)數(shù)據(jù)信號(hào)D是CDR電路20施加于解串器10的一個(gè)串行數(shù)據(jù)信號(hào)。CDR電路同樣施加具有四個(gè)不同相位即0o、90o、180o、以及270o的恢復(fù)時(shí)鐘信號(hào)給解串器10。隨著討論的繼續(xù)進(jìn)行，將會(huì)變得越來(lái)越明顯的是，所討論的示例性實(shí)施例包括半速率(half-rate)能力，其能夠在時(shí)鐘信號(hào)的兩個(gè)沿上都對(duì)串行數(shù)據(jù)計(jì)時(shí)(clock)。例如，如果CDR20正在以6.25Gbps輸出重定時(shí)串行數(shù)據(jù)D，那么它可以輸出3.125Ghz的恢復(fù)時(shí)鐘信號(hào)。CDR20的多相位恢復(fù)時(shí)鐘輸出的目的之一是，提供半速率時(shí)鐘信號(hào)的多個(gè)版本，該半速率時(shí)鐘信號(hào)可以用于處理具有兩倍于恢復(fù)時(shí)鐘信號(hào)頻率的串行位速率的數(shù)據(jù)。
0012在解串器10中，重定時(shí)串行數(shù)據(jù)信號(hào)D以及恢復(fù)時(shí)鐘信號(hào)被施加到1:2多路分配器(簡(jiǎn)寫為“分路器”)電路100。電路100獲取(記錄)CDR20輸出的每?jī)蓚€(gè)連續(xù)的串行數(shù)據(jù)位D，并施加這些位中的每一個(gè)至電路130a和130b中相應(yīng)的一個(gè)。具體地，在串行數(shù)據(jù)流D中的偶數(shù)序號(hào)位位置的每一個(gè)位被電路100施加到電路130a，而串行數(shù)據(jù)流D中的奇數(shù)序號(hào)位位置的每一個(gè)位被電路100施加到電路130b。作為這若干恢復(fù)時(shí)鐘信號(hào)相位怎樣被利用的一個(gè)示例說(shuō)明，電路100可以包括一個(gè)寄存器，其在0o相位恢復(fù)時(shí)鐘信號(hào)的上升沿上接受來(lái)自CDR20的數(shù)據(jù)，以及一個(gè)第二寄存器，其在180o相位恢復(fù)時(shí)鐘信號(hào)的上升沿上接受來(lái)自CDR20的數(shù)據(jù)。所述0o相位數(shù)據(jù)可以來(lái)自偶數(shù)位位置；而所述180o相位數(shù)據(jù)可以來(lái)自奇數(shù)位位置。以這種方式，在恢復(fù)半速率時(shí)鐘信號(hào)的每一個(gè)周期期間，來(lái)自兩個(gè)連續(xù)串行位位置的數(shù)據(jù)可以被并行化至多路分配器電路100的兩個(gè)輸出寄存器中。
0013CDR電路20輸出的多相位恢復(fù)時(shí)鐘信號(hào)同樣被施加到本地時(shí)鐘產(chǎn)生器電路110。電路110利用它接收的恢復(fù)時(shí)鐘信號(hào)來(lái)產(chǎn)生在解串器10的進(jìn)一步解串操作中所需要的若干其他時(shí)鐘信號(hào)。在圖1的實(shí)施例中，電路110產(chǎn)生多達(dá)六個(gè)不同的輸出時(shí)鐘信號(hào)CLK[5:0]。
0014電路110的輸出信號(hào)被施加于時(shí)鐘驅(qū)動(dòng)器電路120，該電路120驅(qū)動(dòng)并平衡所述解串器的中心時(shí)鐘。
0015電路110的輸出信號(hào)(以及因此電路120的輸出信號(hào))可以包括相對(duì)低頻率的時(shí)鐘信號(hào)(LFCLK)，例如，在恢復(fù)時(shí)鐘信號(hào)頻率的四分之一或五分之一。隨著討論的繼續(xù)進(jìn)行，對(duì)于這點(diǎn)的原因?qū)⒆兊妹黠@。但是，在這里適合提出這樣一個(gè)問(wèn)題，即電路110把恢復(fù)時(shí)鐘信號(hào)頻率除以4或5以產(chǎn)生LFCLK信號(hào)，是否是解串器10的可選擇的可變功能之一，該可變功能可以通過(guò)動(dòng)態(tài)重配置RAM控制電路40控制。
0016如之前提到的，來(lái)自重定時(shí)串行數(shù)據(jù)的偶數(shù)序號(hào)位位置的位(DE)被多路分配器電路100施加到1:5/4多路分配器電路130a，并且來(lái)自奇數(shù)序號(hào)位位置的位(DO)被類似地施加到1:5/4多路分配器電路130b。每一個(gè)電路130可以積累連續(xù)施加于它的四個(gè)或五個(gè)位，然后并行輸出這四個(gè)或五個(gè)位。當(dāng)解串器10以8位或16位組(8位模式或16位模式)向PCS30提供數(shù)據(jù)時(shí)，電路130的四位積累模式被使用。當(dāng)解串器10以10位或20位組(10位模式或20位模式)向PCS30提供數(shù)據(jù)時(shí)，電路130的五位積累模式被使用。
0017作為電路130的可能構(gòu)造和操作的一個(gè)例子，這些電路中的每一個(gè)可以包括五個(gè)輸入寄存器，其分別由來(lái)自電路120的五個(gè)相位分布LFCLK信號(hào)提供時(shí)鐘信號(hào)。(在8位和16位模式中，第五個(gè)寄存器沒(méi)有使用，并且相位分布忽略時(shí)鐘信號(hào)的第五個(gè)版本。在這些情況中的LFCLK頻率是恢復(fù)時(shí)鐘頻率的1/4。當(dāng)電路130的所有五個(gè)輸入寄存器都被使用時(shí)，LFCLK頻率是恢復(fù)時(shí)鐘頻率的1/5。)DE信號(hào)被施加到電路130a的輸入寄存器。DO信號(hào)被施加到電路130b的輸入寄存器。每一次當(dāng)每一個(gè)這些電路的輸入寄存器已經(jīng)記錄四或五個(gè)位時(shí)，這些位就被并行傳輸?shù)竭@個(gè)電路的輸出寄存器中。從這些描述中可以看出，施加于電路130的電路120的六個(gè)輸出信號(hào)可以是用于為這些電路達(dá)到五個(gè)的輸入寄存器提供時(shí)鐘信號(hào)的達(dá)到五個(gè)的相位分布信號(hào)，以及一個(gè)用于為這些電路的輸出寄存器提供時(shí)鐘信號(hào)的第六個(gè)信號(hào)。
0018多路分配器130a的并行輸出信號(hào)被施加于10:20多路分配器和8:16多路分配器電路150的一個(gè)輸入寄存器的偶數(shù)序號(hào)位位置。多路分配器130b的并行數(shù)據(jù)輸出信號(hào)被施加于電路150的一個(gè)輸入寄存器的奇數(shù)序號(hào)位位置。在10位和20位模式中，這個(gè)輸入寄存器的所有十個(gè)位被使用。在8位和16位模式中，只有這個(gè)輸入寄存器的八個(gè)位被使用。
0019電路120輸出的兩個(gè)時(shí)鐘信號(hào)被施加于除以2的電路140。電路140選擇性地把它接收的信號(hào)的頻率除以2，其取決于解串器10是否正操作于它的更寬的并行數(shù)據(jù)輸出模式之一(即16位模式或20位模式)。如果是，電路140把頻率一分為二。如果不是，電路140不把頻率一分為二。電路140是否把頻率一分為二，是解串器10的另一個(gè)可選擇地可變的功能，其能夠被動(dòng)態(tài)重配置RAM控制電路40控制。電路140的輸出信號(hào)被施加于多路分配器150，并同樣施加于PCS30。
0020在8位模式和10位模式中，電路150把它的輸入寄存器數(shù)據(jù)傳遞給輸出寄存器。這個(gè)輸出寄存器可以包括20個(gè)位位置，但是在8位或10位模式中僅僅這些位位置的8個(gè)或10個(gè)將被使用。在16位模式和20位模式中，電路150把來(lái)自其輸入寄存器的連續(xù)數(shù)據(jù)傳遞給它的20位輸出寄存器的交替的10位部分。在這種方式下，電路150可以在電路150的輸出寄存器中，將連續(xù)的8位或10位字節(jié)解串為16個(gè)位或20個(gè)位的并行字。電路150是否以單寬度(sigle-width)模式(8個(gè)或10個(gè)并行輸出位)或雙寬度(double-width)模式(16個(gè)或20個(gè)并行輸出位)操作是能夠被動(dòng)態(tài)重配置RAM控制電路40控制的解串器10的另一個(gè)可選擇地可變的功能。
0021PCS30在來(lái)自電路140的CLK_DIVRX信號(hào)的上升沿上接收來(lái)自電路150輸出寄存器的數(shù)據(jù)。如從前述討論中明顯的，取決于解串器電路10的操作模式，這將是具有寬度為8個(gè)位、10個(gè)位、16個(gè)位、或20個(gè)位的并行數(shù)據(jù)。
0022字節(jié)解串器電路150的一個(gè)示例性實(shí)施例在圖2中更詳細(xì)示出。在圖1中處于電路150上游的那個(gè)電路，在圖2中被標(biāo)為100ETC。這個(gè)電路(100ETC)提供達(dá)到10個(gè)位的并行數(shù)據(jù)至電路150。這個(gè)電路也提供兩個(gè)時(shí)鐘信號(hào)(在圖2中標(biāo)為PHASE
和PHASE[2])給電路150。這些時(shí)鐘信號(hào)相互相差180o相位，并且它們都是在電路100ETC輸出并行數(shù)據(jù)的連續(xù)字節(jié)(8個(gè)位或10個(gè)位)的頻率上。
0023在電路150中，電路100ETC輸出的數(shù)據(jù)被施加到寄存器210和寄存器260b。PHASE[2]信號(hào)被施加到多路復(fù)用器(多路復(fù)用)220的一個(gè)可選擇的輸入終端，并且同樣被施加到除以2電路140。PHASE
信號(hào)被施加到多路復(fù)用器250的一個(gè)可選擇輸入端。電路140把它接收的信號(hào)的頻率一分為二，并分別施加結(jié)果信號(hào)的真版本和求補(bǔ)版本至多路復(fù)用器220和250的第二個(gè)可選擇輸入端。
0024每一個(gè)多路復(fù)用器220和250通過(guò)反相器240被來(lái)自存儲(chǔ)器位230的信號(hào)控制，以選擇它將輸出它的哪一個(gè)可選擇輸入。位230可以是在動(dòng)態(tài)重配置RAM控制電路40中的一個(gè)存儲(chǔ)器位。如果電路正操作于8位模式或10位模式，則反相器240的輸出信號(hào)使多路復(fù)用器220和250分別輸出PHASE[2]和PHASE
信號(hào)。如果所述電路正操作于16位模式或20位模式，則反相器240的輸出信號(hào)使多路復(fù)用器220和250分別輸出電路140的真輸出信號(hào)和求補(bǔ)輸出信號(hào)。
0025多路復(fù)用器220的輸出信號(hào)被用于對(duì)寄存器210計(jì)時(shí)。多路復(fù)用器250的輸出信號(hào)被用于對(duì)寄存器260a和260b計(jì)時(shí)。寄存器260a從寄存器210的輸出獲取它的輸入。寄存器260a和260b的輸出通過(guò)緩沖器270a和270b被并行施加于PCS30。多路復(fù)用器250的輸出信號(hào)也通過(guò)緩沖器280被施加于PCS30。
0026從前述內(nèi)容中可以看出，在8位模式和10位模式中，來(lái)自電路100ETC的數(shù)據(jù)利用PHASE[2]和PHASE
信號(hào)，通過(guò)寄存器210和260a被計(jì)時(shí)，其中PHASE[2]和PHASE
信號(hào)具有與電路100ETC輸出連續(xù)數(shù)據(jù)的速率相等的頻率。電路元件140和260b實(shí)際上未使用。緩沖器280的輸出信號(hào)適合于對(duì)從寄存器260a進(jìn)入PCS30的數(shù)據(jù)計(jì)時(shí)。另一方面，在16位模式和20位模式中，寄存器210和260b以電路100ETC輸出連續(xù)數(shù)據(jù)的一半速率被交替計(jì)時(shí)。因此，寄存器210和260b交替存儲(chǔ)電路100ETC的連續(xù)數(shù)據(jù)輸出。同樣在16位模式和20位模式中，因?yàn)榧拇嫫?60a是與寄存器260b并行計(jì)時(shí)的，當(dāng)寄存器260b接收來(lái)自電路100ETC的新數(shù)據(jù)時(shí)，寄存器260a接收來(lái)自電路100ETC的以前數(shù)據(jù)，該數(shù)據(jù)在以前被接收并且現(xiàn)在正被寄存器210輸出。因此，寄存器260a和260b的輸出是電路100ETC連續(xù)輸出的兩個(gè)并行的8位或10位字節(jié)。再一次，緩沖器280的輸出信號(hào)適合于計(jì)時(shí)這個(gè)進(jìn)入PCS的數(shù)據(jù)。
0027應(yīng)該理解的是，前述內(nèi)容僅僅是示例說(shuō)明了本發(fā)明的原理，本領(lǐng)域技術(shù)人員在不偏離本發(fā)明的范圍和精神的情況下可進(jìn)行各種修改。例如，上述的特定操作頻率僅僅是示例性的，如果需要可以用其它頻率代替使用。
權(quán)利要求
1.在可編程邏輯器件上的解串器電路，其包括時(shí)鐘和數(shù)據(jù)恢復(fù)電路，其產(chǎn)生一個(gè)重定時(shí)串行數(shù)據(jù)信號(hào)以及一個(gè)恢復(fù)時(shí)鐘信號(hào)的多個(gè)版本，所述恢復(fù)時(shí)鐘信號(hào)的頻率為所述重定時(shí)串行數(shù)據(jù)信號(hào)頻率的二分之一，并且所述版本包括相位彼此相差大約180°的第一和第二版本；第一寄存器電路，其響應(yīng)于所述第一版本，以獲取在偶數(shù)序號(hào)位位置的所述重定時(shí)數(shù)據(jù)信號(hào)的位；以及第二寄存器電路，其響應(yīng)于所述第二版本，以獲取在奇數(shù)序號(hào)位位置的所述重定時(shí)數(shù)據(jù)信號(hào)的位。
2.根據(jù)權(quán)利要求1所述的電路，進(jìn)一步包括第一解串器電路，其解串被所述第一寄存器電路獲取的可選擇數(shù)目的連續(xù)位；以及第二解串器電路，其解串被所述第二寄存器電路獲取的所述可選擇數(shù)目的連續(xù)位。
3.根據(jù)權(quán)利要求2所述的電路，其中，所述可選擇數(shù)目包括四個(gè)或五個(gè)位。
4.根據(jù)權(quán)利要求2所述的電路，進(jìn)一步包括交錯(cuò)被所述第一和第二解串器電路解串的位的電路，以便將這些位在交錯(cuò)數(shù)據(jù)中恢復(fù)到它們?cè)嫉呐紨?shù)序號(hào)和奇數(shù)序號(hào)位置。
5.根據(jù)權(quán)利要求4所述的電路，進(jìn)一步包括用于可選擇地解串所述交錯(cuò)數(shù)據(jù)的兩個(gè)連續(xù)組的電路。
6.根據(jù)權(quán)利要求2所述的電路，進(jìn)一步包括用于控制所述可選擇數(shù)目的動(dòng)態(tài)重配置存儲(chǔ)器電路。
7.根據(jù)權(quán)利要求5所述的電路，進(jìn)一步包括用于控制進(jìn)行選擇性解串的電路的動(dòng)態(tài)重配置存儲(chǔ)器電路。
8.在可編程邏輯器件上的解串器電路，其包括時(shí)鐘和數(shù)據(jù)恢復(fù)電路，其產(chǎn)生一個(gè)重定時(shí)串行數(shù)據(jù)信號(hào)以及頻率為所述重定時(shí)串行數(shù)據(jù)信號(hào)位速率的二分之一的一個(gè)恢復(fù)時(shí)鐘信號(hào)；分頻電路，其將所述恢復(fù)時(shí)鐘信號(hào)的頻率除以一個(gè)可選擇因數(shù)，從而產(chǎn)生一個(gè)相對(duì)低頻率時(shí)鐘信號(hào)；以及利用所述低頻率時(shí)鐘信號(hào)來(lái)解串所述重定時(shí)數(shù)據(jù)信號(hào)的電路。
9.根據(jù)權(quán)利要求8所述的電路，進(jìn)一步包括用于控制所述可選擇因數(shù)的動(dòng)態(tài)重配置存儲(chǔ)器電路。
10.根據(jù)權(quán)利要求9所述的電路，其中，所述可選擇因數(shù)可以被選擇為4或5。
11.在可編程邏輯器件上的解串器電路，其包括時(shí)鐘和數(shù)據(jù)恢復(fù)電路，其產(chǎn)生一個(gè)重定時(shí)串行數(shù)據(jù)信號(hào)和一個(gè)恢復(fù)時(shí)鐘信號(hào)，所述恢復(fù)時(shí)鐘信號(hào)的頻率為所述重定時(shí)串行數(shù)據(jù)信號(hào)的位速率的二分之一；第一解串器電路，其利用所述恢復(fù)時(shí)鐘信號(hào)來(lái)解串所述重定時(shí)數(shù)據(jù)信號(hào)為并行的第一和第二數(shù)據(jù)信號(hào)；第二解串器電路，其解串所述第一數(shù)據(jù)信號(hào)為第一多個(gè)并行數(shù)據(jù)信號(hào)；以及第三解串器電路，其解串所述第二數(shù)據(jù)信號(hào)為第二多個(gè)并行數(shù)據(jù)信號(hào)。
12.根據(jù)權(quán)利要求11所述的電路，進(jìn)一步包括交錯(cuò)電路，其交錯(cuò)在所述第一和第二多個(gè)信號(hào)中的信號(hào)，以產(chǎn)生第三多個(gè)并行數(shù)據(jù)信號(hào)。
13.根據(jù)權(quán)利要求12所述的電路，進(jìn)一步包括第四解串器電路，其選擇性地解串連續(xù)的第三多個(gè)信號(hào)，以產(chǎn)生第四多個(gè)并行數(shù)據(jù)信號(hào)。
14.根據(jù)權(quán)利要求11所述的電路，其中，所述第二和第三解串器電路中的每一個(gè)關(guān)于所述第一和第二多個(gè)的數(shù)量是可控制的。
15.根據(jù)權(quán)利要求14所述的電路，進(jìn)一步包括用于控制所述第二和第三解串器電路的動(dòng)態(tài)重配置存儲(chǔ)器電路。
16.根據(jù)權(quán)利要求13所述的電路，進(jìn)一步包括用于控制所述第四解串器電路的動(dòng)態(tài)重配置存儲(chǔ)器電路。
17.根據(jù)權(quán)利要求11所述的電路，進(jìn)一步包括分頻器電路，其將所述恢復(fù)時(shí)鐘信號(hào)的頻率除以一個(gè)可選擇因數(shù)，從而產(chǎn)生一個(gè)被所述第二和第三解串器電路所用的較低頻率信號(hào)。
18.根據(jù)權(quán)利要求17所述的電路，進(jìn)一步包括用于控制所述可選擇因數(shù)的動(dòng)態(tài)重配置存儲(chǔ)器電路。
全文摘要
可編程邏輯器件(PLD)等上的用于高速串行數(shù)據(jù)接收機(jī)電路的解串器電路，包括轉(zhuǎn)換串行數(shù)據(jù)為具有任何數(shù)據(jù)寬度的并行數(shù)據(jù)的電路。所述電路還能夠工作于一個(gè)寬范圍頻率內(nèi)的任何頻率。所述電路在各個(gè)方面是可配置的/可重配置的，至少部分的配置/重配置可以被動(dòng)態(tài)控制(即，在PLD的用戶模式操作期間)。
文檔編號(hào)H04L27/00GK1909439SQ200610108508
公開(kāi)日2007年2月7日 申請(qǐng)日期2006年8月3日 優(yōu)先權(quán)日2005年8月3日
發(fā)明者T·T·源, T·德蘭, S·Y·舒馬拉耶夫, A·扎利茲尼亞克, T·T·黃, R·溫卡塔, C·李 申請(qǐng)人:阿爾特拉公司