專利名稱：一種異步數(shù)據(jù)傳遞接口電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及數(shù)字通信系統(tǒng)領(lǐng)域，特別是涉及一種異步數(shù)據(jù)傳遞接口電路。
背景技術(shù)：
在由不同時(shí)鐘驅(qū)動(dòng)的數(shù)字系統(tǒng)間進(jìn)行數(shù)據(jù)傳遞的時(shí)候，常用三種方法1)數(shù)據(jù)接收端對(duì)數(shù)據(jù)做過(guò)采樣(過(guò)采樣就是以超過(guò)數(shù)據(jù)發(fā)送端的時(shí)鐘頻率來(lái)采集數(shù)據(jù)，然后再通過(guò)某種算法來(lái)恢復(fù)需要的數(shù)據(jù)的方法)，然后做數(shù)據(jù)恢復(fù)，這樣做的缺點(diǎn)是接收方要做多余電路(這些多余的電路用來(lái)做數(shù)據(jù)的識(shí)別和恢復(fù))，優(yōu)點(diǎn)是不用傳時(shí)鐘。比如在某些無(wú)線芯片的傳輸中就是用的這種方式，用一個(gè)4倍的高速時(shí)鐘來(lái)采樣一個(gè)低速的信號(hào)，然后再做恢復(fù)。
2)數(shù)據(jù)接收端利用高倍時(shí)鐘檢測(cè)發(fā)送方的異步時(shí)鐘，然后根據(jù)檢測(cè)到的沿來(lái)鎖存數(shù)據(jù)，優(yōu)點(diǎn)是電路簡(jiǎn)單，缺點(diǎn)是高倍時(shí)鐘速率有限，檢測(cè)沿的位置會(huì)有較大偏差，這樣做鎖存的時(shí)刻存在數(shù)據(jù)不穩(wěn)的可能性。例如在芯片的接口控制電路3線中，由于接口時(shí)鐘很慢，可以用系統(tǒng)時(shí)鐘來(lái)檢測(cè)沿的位置，從而鎖存數(shù)據(jù)。
3)數(shù)據(jù)接收端采用FIFO結(jié)構(gòu)(先進(jìn)先出結(jié)構(gòu))，F(xiàn)IFO結(jié)構(gòu)是由一塊內(nèi)存組成，通過(guò)寫(xiě)時(shí)鐘寫(xiě)入數(shù)據(jù)，通過(guò)讀時(shí)鐘讀出數(shù)據(jù)，這樣便實(shí)現(xiàn)了不同時(shí)鐘域之間數(shù)據(jù)的交換。該方式缺點(diǎn)是需要附加的內(nèi)存和較多的控制電路，而且延時(shí)較大。比如在以太網(wǎng)的MAC層數(shù)據(jù)的交互就是用的這種方式。
在一些實(shí)際情況中，常常需要在不同的芯片之間進(jìn)行數(shù)據(jù)傳遞，圖1至圖3的例子中，是客戶芯片B和自主研發(fā)芯片A之間通信的一個(gè)實(shí)例。這種例子可以推廣到任意兩片不同的芯片之間的通信。
首先請(qǐng)參照?qǐng)D1，圖1是自主研發(fā)芯片A接收來(lái)自于客戶芯片B數(shù)據(jù)的示意圖。在圖1中，自主研發(fā)芯片A和客戶芯片B共用一個(gè)時(shí)鐘基準(zhǔn)，兩塊芯片之間通過(guò)雙向數(shù)據(jù)線連接，客戶芯片B向自主研發(fā)芯片A提供時(shí)鐘信號(hào)。
請(qǐng)參照?qǐng)D2，圖2是自主研發(fā)芯片A向客戶芯片B發(fā)送數(shù)據(jù)的示意圖。在圖2中，自主研發(fā)芯片A和客戶芯片B共用一個(gè)時(shí)鐘基準(zhǔn)，兩塊芯片之間通過(guò)數(shù)據(jù)線連接，數(shù)據(jù)流向是自主研發(fā)芯片A流向客戶芯片B，客戶芯片B向自主研發(fā)芯片A提供時(shí)鐘信號(hào)。
請(qǐng)參照?qǐng)D3，圖3是自主研發(fā)芯片A和客戶芯片B數(shù)據(jù)雙向傳輸?shù)氖疽鈭D。在圖3中，自主研發(fā)芯片A和客戶芯片B共用一個(gè)時(shí)鐘基準(zhǔn)，兩塊芯片之間通過(guò)雙向數(shù)據(jù)線連接，客戶芯片B向自主研發(fā)芯片A提供時(shí)鐘信號(hào)。
如上面圖例所示，客戶芯片B和自主研發(fā)芯片A共用一個(gè)時(shí)鐘基準(zhǔn)，所面臨的問(wèn)題是客戶芯片B與芯片A時(shí)鐘可能不同步，存在相位模糊問(wèn)題；客戶芯片B的數(shù)據(jù)時(shí)鐘與芯片A數(shù)據(jù)時(shí)鐘不相等，芯片B時(shí)鐘是芯片A時(shí)鐘的整數(shù)倍，例如，客戶芯片B時(shí)鐘是8倍頻時(shí)鐘，而芯片A是4倍頻時(shí)鐘。
因此，需要研發(fā)一種異步數(shù)據(jù)傳遞接口電路解決以上傳輸問(wèn)題，為不同種類的芯片之間提供便捷有效的數(shù)據(jù)傳輸。

發(fā)明內(nèi)容
本發(fā)明的目的是解決不同時(shí)鐘系統(tǒng)間的數(shù)據(jù)傳輸問(wèn)題，提供一種用于不同芯片間的便捷有效的數(shù)據(jù)傳輸接口電路。
為實(shí)現(xiàn)以上發(fā)明目的，本發(fā)明提供一種異步數(shù)據(jù)傳遞接口電路，設(shè)有鎖存器陣列對(duì)通過(guò)其的信號(hào)流進(jìn)行鎖存，該鎖存器陣列采用信號(hào)數(shù)據(jù)時(shí)鐘整倍數(shù)的高倍時(shí)鐘來(lái)驅(qū)動(dòng)，鎖存器陣列的每個(gè)鎖存器輸出連接到一個(gè)通路選擇電路，通路選擇電路根據(jù)與其連接的寄存器中的數(shù)據(jù)選擇鎖存器中的數(shù)據(jù)輸出。
其中，所述的寄存器數(shù)值可由3線來(lái)配置。于所述的鎖存器陣列中鎖存器的數(shù)目為所述高倍時(shí)鐘對(duì)信號(hào)數(shù)據(jù)時(shí)鐘的頻率倍數(shù)。所述的鎖存器陣列以及通路選擇電路數(shù)目由輸入及輸出路數(shù)的較大者決定。所述的通路選擇電路由時(shí)鐘驅(qū)動(dòng)。
在于對(duì)于多路輸入一路輸出的情況，所述的多路通路選擇電路經(jīng)一個(gè)交織控制單元交織成一路輸出。所述的交織控制單元受反相后的數(shù)據(jù)時(shí)鐘驅(qū)動(dòng)。所述的接口電路還設(shè)有控制字來(lái)調(diào)整交織次序防止出錯(cuò)，該控制字可由3線來(lái)配置。對(duì)于數(shù)據(jù)雙向交換的情況下，所述的接口電路為兩組接口電路的組合，即輸入接口電路和輸出接口電路的組合。
本發(fā)明的有益效果是，可以使得各種芯片組可以方便的與不同廠家芯片配套，不需重新設(shè)計(jì)接口，降低開(kāi)發(fā)成本，便于靈活的實(shí)現(xiàn)與不同數(shù)字系統(tǒng)間的接口兼容。


圖1是自主研發(fā)芯片A接收來(lái)自于客戶芯片B數(shù)據(jù)的示意圖；圖2是自主研發(fā)芯片A向客戶芯片B發(fā)送數(shù)據(jù)的示意圖；圖3是自主研發(fā)芯片A和客戶芯片B數(shù)據(jù)雙向傳輸?shù)氖疽鈭D；圖4是芯片B向芯片A發(fā)數(shù)據(jù)時(shí)，芯片A中接口電路的示意圖；圖5是芯片A向芯片B發(fā)數(shù)據(jù)時(shí)，芯片A中接口電路的示意圖。
具體實(shí)施例方式
下面結(jié)合附圖和具體實(shí)施方案，對(duì)本發(fā)明作進(jìn)一步的說(shuō)明。
首先請(qǐng)參閱圖4，圖4是芯片B向芯片A發(fā)數(shù)據(jù)時(shí)，芯片A中接口電路的示意圖。
由圖4可以看到，輸入I/Q為兩路信號(hào)，輸出分別為I信號(hào)和Q信號(hào)。它們和芯片B的時(shí)鐘是同步的，時(shí)鐘的上升沿和下降沿各發(fā)送一路信號(hào)，圖4中以芯片B的時(shí)鐘信號(hào)經(jīng)過(guò)反相器表示。在芯片A的內(nèi)部這兩路信號(hào)是由芯片B給的時(shí)鐘來(lái)鎖存的，所以此處等同于同步邏輯，鎖存后的數(shù)據(jù)被送往一個(gè)鎖存器陣列，該陣列的時(shí)鐘為芯片A內(nèi)的高速時(shí)鐘。陣列的個(gè)數(shù)可以由高速時(shí)鐘和低速時(shí)鐘的倍數(shù)來(lái)確定，這樣來(lái)自芯片B的數(shù)據(jù)就被芯片A的高速時(shí)鐘進(jìn)行了多次鎖存，這樣盡管來(lái)自芯片B的時(shí)鐘和來(lái)自芯片A的時(shí)鐘相位上有可能不同，但是經(jīng)過(guò)多次鎖存后總有一個(gè)或多個(gè)是正確的，這樣通過(guò)通路選擇電路將那個(gè)鎖存正確的數(shù)據(jù)取出來(lái)就可以了。由于有I/Q兩路數(shù)據(jù)，所以鎖存器陣列也分I/Q兩組，每組的各個(gè)輸出引到一個(gè)通路選擇電路上，該通路選擇電路同時(shí)也是一個(gè)鎖存器，其具體選擇那個(gè)作為輸出由芯片A內(nèi)的寄存器數(shù)值決定，這樣就完成了數(shù)據(jù)有芯片B到芯片A的傳輸。每個(gè)通路選擇電路接收寄存器數(shù)據(jù)的輸入以及來(lái)自芯片B的數(shù)據(jù)時(shí)鐘輸入，請(qǐng)參閱圖5，圖5是芯片A向芯片B發(fā)送數(shù)據(jù)時(shí)，芯片A中接口電路的示意圖。由圖5可以看到，芯片A內(nèi)的I/Q數(shù)據(jù)首先進(jìn)入內(nèi)部高速時(shí)鐘驅(qū)動(dòng)的鎖存器陣列，然后根據(jù)芯片A的寄存器配置來(lái)選擇從哪一點(diǎn)來(lái)輸出數(shù)據(jù)。由于高速鎖存的數(shù)據(jù)其變化頻率實(shí)際上是和芯片B的時(shí)鐘的頻率是相同的，只是相位可能不同，所以經(jīng)過(guò)高速鎖存的數(shù)據(jù)總有一個(gè)觸發(fā)器的輸出在芯片B的時(shí)鐘的上升沿或下降沿時(shí)是穩(wěn)定的，這樣就保證了數(shù)據(jù)的正確取樣。通路選擇電路也是鎖存器，每個(gè)通路選擇電路接收寄存器數(shù)據(jù)的輸入以及來(lái)自芯片B的數(shù)據(jù)時(shí)鐘輸入，將I/Q兩路數(shù)據(jù)用來(lái)自芯片B的時(shí)鐘交織在一起送給芯片B，這樣就完成了數(shù)據(jù)由芯片A到芯片B的傳輸。交織控制單元還接收來(lái)自芯片B經(jīng)反相后的數(shù)據(jù)時(shí)鐘。
在需要在芯片和芯片之間進(jìn)行雙向數(shù)據(jù)傳輸?shù)那闆r下，只需要將接收和發(fā)送時(shí)的接口電路組合在一起就可以了，沒(méi)有新的電路出現(xiàn)。
本發(fā)明的一個(gè)應(yīng)用例可以是自主研制的射頻芯片組可以方便的與不同基帶廠家配套，不需重新設(shè)計(jì)接口，降低開(kāi)發(fā)成本，便于靈活的實(shí)現(xiàn)與不同數(shù)字系統(tǒng)間的接口兼容。
本發(fā)明的核心是芯片采用數(shù)據(jù)時(shí)鐘整倍數(shù)的高倍時(shí)鐘來(lái)驅(qū)動(dòng)鎖存器陣列；利用高速鎖存器陣列來(lái)鎖存信號(hào)；從鎖存器陣列的哪一點(diǎn)選取信號(hào)決定于寄存器數(shù)值，而寄存器數(shù)值可由3線來(lái)配置，這樣非常靈活；為防止I/Q在解交織的時(shí)候出錯(cuò)，本發(fā)明設(shè)了一個(gè)1比特控制字來(lái)調(diào)整I/Q次序防止出錯(cuò)，該控制字可由3線來(lái)配置，這樣非常靈活。
以上介紹的僅僅是基于本發(fā)明的幾個(gè)較佳實(shí)施例，并不能以此來(lái)限定本發(fā)明的范圍。任何對(duì)本發(fā)明的裝置作本技術(shù)領(lǐng)域內(nèi)熟知的部件的替換、組合、分立，以及對(duì)本發(fā)明實(shí)施步驟作本技術(shù)領(lǐng)域內(nèi)熟知的等同改變或替換均不超出本發(fā)明的揭露以及保護(hù)范圍。
權(quán)利要求
1.一種異步數(shù)據(jù)傳遞接口電路，其特征在于設(shè)有鎖存器陣列對(duì)通過(guò)其的信號(hào)流進(jìn)行鎖存，該鎖存器陣列采用信號(hào)數(shù)據(jù)時(shí)鐘整倍數(shù)的高倍時(shí)鐘來(lái)驅(qū)動(dòng)，鎖存器陣列的每個(gè)鎖存器輸出連接到一個(gè)通路選擇電路，通路選擇電路根據(jù)與其連接的寄存器中的數(shù)據(jù)選擇鎖存器中的數(shù)據(jù)輸出。
2.如權(quán)利要求1所述的異步數(shù)據(jù)傳遞接口電路，其特征在于所述的寄存器數(shù)值可由3線來(lái)配置。
3.如權(quán)利要求1所述的異步數(shù)據(jù)傳遞接口電路，其特征在于所述的鎖存器陣列中鎖存器的數(shù)目為所述高倍時(shí)鐘對(duì)信號(hào)數(shù)據(jù)時(shí)鐘的頻率倍數(shù)。
4.如權(quán)利要求1所述的異步數(shù)據(jù)傳遞接口電路，其特征在于所述的鎖存器陣列以及通路選擇電路數(shù)目由輸入及輸出路數(shù)的較大者決定。
5.如權(quán)利要求1所述的異步數(shù)據(jù)傳遞接口電路，其特征在于所述的通路選擇電路由時(shí)鐘驅(qū)動(dòng)。
6.如權(quán)利要求1所述的異步數(shù)據(jù)傳遞接口電路，其特征在于對(duì)于多路輸入一路輸出的情況，所述的多路通路選擇電路經(jīng)一個(gè)交織控制單元交織成一路輸出。
7.如權(quán)利要求1所述的異步數(shù)據(jù)傳遞接口電路，其特征在于所述的交織控制單元受反相后的數(shù)據(jù)時(shí)鐘驅(qū)動(dòng)。
8.如權(quán)利要求7所述的異步數(shù)據(jù)傳遞接口電路，其特征在于所述的接口電路還設(shè)有控制字來(lái)調(diào)整交織次序防止出錯(cuò)，該控制字可由3線來(lái)配置。
9.如權(quán)利要求1所述的異步數(shù)據(jù)傳遞接口電路，其特征在于對(duì)于數(shù)據(jù)雙向交換的情況下，所述的接口電路為兩組接口電路的組合，即輸入接口電路和輸出接口電路的組合。
全文摘要
一種異步數(shù)據(jù)傳遞接口電路，設(shè)有鎖存器陣列對(duì)通過(guò)其的信號(hào)流進(jìn)行鎖存，該鎖存器陣列采用信號(hào)數(shù)據(jù)時(shí)鐘整倍數(shù)的高倍時(shí)鐘來(lái)驅(qū)動(dòng)，鎖存器陣列的每個(gè)鎖存器輸出連接到一個(gè)通路選擇電路，通路選擇電路根據(jù)與其連接的寄存器中的數(shù)據(jù)選擇鎖存器中的數(shù)據(jù)輸出。本發(fā)明可以使得各種芯片組可以方便的與不同廠家芯片配套，不需重新設(shè)計(jì)接口，降低開(kāi)發(fā)成本，便于靈活的實(shí)現(xiàn)與不同數(shù)字系統(tǒng)間的接口兼容。
文檔編號(hào)H04L29/10GK101013933SQ20061011876
公開(kāi)日2007年8月8日 申請(qǐng)日期2006年11月24日 優(yōu)先權(quán)日2006年11月24日
發(fā)明者王險(xiǎn)峰, 朱立振 申請(qǐng)人:鼎芯通訊(上海)有限公司