專(zhuān)利名稱(chēng)：一種提高fpga數(shù)字視頻實(shí)時(shí)處理穩(wěn)定性的裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于安全防范監(jiān)控系統(tǒng)前端設(shè)備領(lǐng)域，尤其是一種提高FPGA數(shù)字 視頻實(shí)時(shí)處理穩(wěn)定性的裝置。
背景技術(shù)：
信息時(shí)代，對(duì)信息處理的速度要求越來(lái)越高，相比其它信息，視頻信息 具有數(shù)據(jù)量大，實(shí)時(shí)性高，處理復(fù)雜度高等諸多特點(diǎn)。隨著計(jì)算機(jī)技術(shù)的不 斷發(fā)展，數(shù)字化應(yīng)用已經(jīng)逐步滲透到了人們生活的方方面面，其中數(shù)字化視 頻就是一個(gè)非常典型的例子。數(shù)字化視頻以其靈活性強(qiáng)、精度高、再現(xiàn)性好 以及其它諸多方面的優(yōu)勢(shì)，逐漸替代了模擬視頻。同時(shí)隨著半導(dǎo)體技術(shù)的不 斷進(jìn)步，專(zhuān)用圖形圖像高速微處理器應(yīng)運(yùn)而生，這使得數(shù)字化視頻的應(yīng)用領(lǐng) 域進(jìn)一步擴(kuò)大。例如電視實(shí)況轉(zhuǎn)播、視頻會(huì)議、遠(yuǎn)程醫(yī)療以及遠(yuǎn)程監(jiān)控等。 這同時(shí)也對(duì)視頻處理技術(shù)提出了更高的要求。
由于數(shù)字化視頻處理靈活的特點(diǎn)，各類(lèi)數(shù)字視頻處理技術(shù)在其專(zhuān)用領(lǐng)域 內(nèi)不斷發(fā)展，數(shù)字視頻處理成為數(shù)字視頻應(yīng)用中一項(xiàng)關(guān)鍵技術(shù)。數(shù)字視頻處 理是通過(guò)計(jì)算機(jī)或微處理器對(duì)圖像進(jìn)行去除噪聲、增強(qiáng)、復(fù)原、分割、提取 特征等處理的方法和技術(shù)。 一般來(lái)講，對(duì)視頻進(jìn)行處理的主要目的有三個(gè)方
面 一、提高圖像的視覺(jué)質(zhì)量，如進(jìn)行圖像的亮度、彩色變換，增強(qiáng)、抑制 某些成分，對(duì)圖像進(jìn)行幾何變換等，以改善圖像的質(zhì)量。二、提取圖像中所 包含的某些特征或特殊信息，這些被提取的特征或信息往往為計(jì)算機(jī)分析圖 像提供便利。三、圖像數(shù)據(jù)的變換、編碼和壓縮，以便于圖像的存儲(chǔ)和傳輸。 數(shù)字視頻實(shí)時(shí)處理，其處理模塊是由視頻數(shù)據(jù)統(tǒng)計(jì)及處理參數(shù)計(jì)算和視 頻數(shù)據(jù)實(shí)時(shí)處理兩部分組成，如圖1所示。視頻信號(hào)首先由攝像機(jī)采集后， 經(jīng)過(guò)模擬數(shù)字轉(zhuǎn)換得到數(shù)字視頻信號(hào)，然后將數(shù)字視頻信號(hào)送由數(shù)字視頻實(shí) 時(shí)處理模塊進(jìn)行處理(如白平衡處理、亮度色度調(diào)整、畫(huà)面形狀位置校正、 去抖動(dòng)等等)。視頻數(shù)據(jù)統(tǒng)計(jì)和處理參數(shù)計(jì)算模塊通過(guò)對(duì)前一幀或前面多幀視 頻圖像進(jìn)行統(tǒng)計(jì)，并根據(jù)已有經(jīng)驗(yàn)參數(shù)計(jì)算出所需視頻處理的參數(shù)，然后將 參數(shù)送給視頻數(shù)據(jù)實(shí)時(shí)處理模塊。實(shí)時(shí)處理模塊按照處理的計(jì)算方法，使用 處理參數(shù)計(jì)算模塊提供的參數(shù)對(duì)數(shù)字視頻數(shù)據(jù)進(jìn)行實(shí)時(shí)的調(diào)整，然后將處理 后的數(shù)據(jù)送出，達(dá)到實(shí)時(shí)視頻處理的效果。由于實(shí)時(shí)處理模塊需要根據(jù)已有 方法對(duì)數(shù)據(jù)進(jìn)行處理，因此在處理后，輸出數(shù)據(jù)必然會(huì)有一定時(shí)間的延遲。 為了能夠保證數(shù)字視頻信號(hào)的同步，在視頻數(shù)據(jù)延遲的同時(shí)，實(shí)時(shí)處理模塊
也要對(duì)同步信號(hào)進(jìn)行同樣的延遲，從而保證視頻信號(hào)同步。
這種實(shí)時(shí)的處理方式保證了數(shù)字視頻處理的實(shí)時(shí)性，但是同時(shí)也引入了 一些問(wèn)題。由于視頻實(shí)時(shí)處理模塊的工作依賴(lài)于處理參數(shù)計(jì)算模塊，處理參 數(shù)計(jì)算模塊一旦受到某些干擾而導(dǎo)致暫時(shí)性的參數(shù)計(jì)算錯(cuò)誤，這就會(huì)使得實(shí) 時(shí)視頻處理模塊不能正常工作，從而使得視頻出現(xiàn)異常，并且一次錯(cuò)誤，可 能會(huì)使錯(cuò)誤累計(jì)到后續(xù)的處理中，使得系統(tǒng)需要一個(gè)過(guò)程才能恢復(fù)正常；同 時(shí)，由于處理參數(shù)計(jì)算模塊是采用對(duì)前一幀或多幀數(shù)據(jù)進(jìn)行統(tǒng)計(jì)后計(jì)算出參 數(shù)送給實(shí)時(shí)處理模塊，用于處理下一幀或幾幀視頻數(shù)據(jù)，這就使得如果圖像 發(fā)生過(guò)快的突變，而在隨之的調(diào)整上會(huì)有一定時(shí)間的滯后，這樣就會(huì)使視頻 有一個(gè)不確定的跳變過(guò)程，可能會(huì)導(dǎo)致畫(huà)面的瞬時(shí)不正常顯示。另外，視頻 實(shí)時(shí)處理模塊為了保證數(shù)字視頻信號(hào)的同步，將同步信號(hào)與視頻信號(hào)一起處 理，這個(gè)過(guò)程中很可能出現(xiàn)視頻信號(hào)對(duì)同步信號(hào)發(fā)生干擾， 一旦同歩信號(hào)發(fā) 生錯(cuò)誤，將導(dǎo)致視頻失步，使得視頻搖擺甚至中斷。因此需要一種合適的裝 置去解決這些使得數(shù)字視頻實(shí)時(shí)處理模塊中這些導(dǎo)致系統(tǒng)不穩(wěn)定的問(wèn)題，從 而保證系統(tǒng)穩(wěn)定工作。
FPGA是一種微電子領(lǐng)域被廣泛使用的可編程邏輯器件。隨著半導(dǎo)體工藝 的進(jìn)步FPGA的成本不斷降低，性能也有了顯著提升，同時(shí)不斷集成一些新的 硬件資源，比如內(nèi)嵌DSP塊、內(nèi)嵌RAM塊、鎖相環(huán)(PLL)、高速外部存儲(chǔ)器接 口(DDR/DDR2)、高速LVDS接口等。作為一個(gè)平臺(tái)，F(xiàn)PGA顯然己經(jīng)非常適合于 高性能低成本的視頻和圖像應(yīng)用。在微電子工業(yè)和設(shè)計(jì)手段迅速發(fā)展的今天， 工程師有很多可選擇的目標(biāo)器件用于不同的視頻圖像解決方案，目的只有一 個(gè)，就是在成本、效益、開(kāi)發(fā)時(shí)間、系統(tǒng)可靠性、系統(tǒng)先進(jìn)性之間尋求綜合 最優(yōu)值。DSP、 FPGA、 ASIC等目標(biāo)器件是視頻處理中幾種主要的選擇，與采用 DSP、 ASIC相比，運(yùn)用FPGA來(lái)實(shí)現(xiàn)系統(tǒng)功能不是最節(jié)省成本和最佳性能的方 法，但是FPGA以其設(shè)計(jì)實(shí)現(xiàn)的簡(jiǎn)便性、兼容性、穩(wěn)定性、可靠性尤其是開(kāi)發(fā) 周期短和內(nèi)部資源豐富等特點(diǎn)，可以幫助用戶(hù)靈活定制系統(tǒng)，縮短產(chǎn)品研發(fā) 和更新?lián)Q代的周期，使用戶(hù)緊跟技術(shù)和市場(chǎng)發(fā)展潮流。
當(dāng)前基于FPGA的數(shù)字視頻實(shí)時(shí)處理的應(yīng)用是非常典型的一類(lèi)應(yīng)用，在 FPGA對(duì)數(shù)字視頻實(shí)時(shí)處理的同時(shí)，如何能夠保證其系統(tǒng)穩(wěn)定工作，正是本實(shí) 用新型所解決的問(wèn)題。

發(fā)明內(nèi)容
本發(fā)明的目的是針對(duì)數(shù)字視頻實(shí)時(shí)處理系統(tǒng)中存在的問(wèn)題，提供一種可 有效提高FPGA數(shù)字視頻實(shí)時(shí)處理穩(wěn)定性的裝置。 本發(fā)明的目的是通過(guò)以下技術(shù)方案實(shí)現(xiàn)的
一種提高FPGA數(shù)字視頻實(shí)時(shí)處理穩(wěn)定性的裝置，包括處理參數(shù)計(jì)算模塊、 視頻實(shí)時(shí)處理模塊，其中數(shù)字視頻信號(hào)同時(shí)輸入給處理參數(shù)計(jì)算模塊及視頻
實(shí)時(shí)處理模塊，處理參數(shù)計(jì)算模塊將處理的數(shù)據(jù)傳送給視頻實(shí)時(shí)處理模塊， 傳送的數(shù)據(jù)經(jīng)視頻實(shí)時(shí)處理模塊輸出數(shù)字視頻信號(hào)及視頻同步信號(hào)，其特征 在于
(1) .處理參數(shù)計(jì)算模塊將數(shù)據(jù)傳送給處理參數(shù)抗干擾模塊，該處理參數(shù)抗 干擾模塊將數(shù)據(jù)傳送給視頻實(shí)時(shí)處理模塊；
(2) .處理參數(shù)抗干擾模塊接收關(guān)鍵信號(hào)處理模塊的數(shù)據(jù)，該關(guān)鍵信號(hào)處理 模塊接收視頻同步信號(hào)的輸入信號(hào)；
(3) .視頻同步輸出信號(hào)自關(guān)鍵信號(hào)處理模塊輸出，數(shù)字視頻信號(hào)自視頻實(shí) 時(shí)處理模塊輸出。
而且，所述的關(guān)鍵信號(hào)處理模塊的關(guān)鍵信號(hào)包括幀同步信號(hào)、場(chǎng)同步 信號(hào)、行同步信號(hào)。
而且，所述的關(guān)鍵信號(hào)處理模塊包括延遲/相位調(diào)整模塊，該延遲/相位調(diào) 整模塊為移位寄存器或D觸發(fā)器，以對(duì)關(guān)鍵信號(hào)進(jìn)行引起數(shù)據(jù)的延遲處理及 相位調(diào)整。
而且，所述的關(guān)鍵信號(hào)處理模塊也可采用延遲/相位調(diào)整模塊可采用移位 寄存器或D觸發(fā)器與反相器組合實(shí)現(xiàn)。
而且，所述的處理參數(shù)抗干擾模塊由D觸發(fā)器、數(shù)據(jù)鎖存器、比較器、 加/減法器、數(shù)據(jù)選擇器構(gòu)成。
本發(fā)明的優(yōu)點(diǎn)和積極效果是
1. 本發(fā)明在FPGA數(shù)字視頻實(shí)時(shí)處理電路中加入了關(guān)鍵信號(hào)處理模塊和視 頻處理參數(shù)抗干擾模塊。其中關(guān)鍵信號(hào)處理模塊對(duì)關(guān)鍵視頻信號(hào)進(jìn)行獨(dú)立處 理，以保證視頻數(shù)據(jù)傳輸?shù)姆€(wěn)定性；視頻處理參數(shù)抗干擾模塊根據(jù)視頻同步 信號(hào)，來(lái)確定視頻處理參數(shù)的變化情況，通過(guò)幀同步機(jī)制來(lái)保證參數(shù)的變化 頻率，同時(shí)對(duì)參數(shù)的變化進(jìn)行緩沖，使視頻處理參數(shù)無(wú)法突變，從而達(dá)到了 抗多種突變干擾，使輸出信號(hào)柔和變化的效果。
2. 本實(shí)用新型通過(guò)對(duì)FPGA實(shí)時(shí)視頻處理流程中關(guān)鍵信號(hào)的單獨(dú)處理保證 了全局穩(wěn)定同步的正常工作，并通過(guò)對(duì)視頻處理參數(shù)的抗干擾處理，保證了 處理單元的穩(wěn)定性，提高了FPGA視頻處理的穩(wěn)定性。


圖1是公知的實(shí)時(shí)視頻處理電路原理方框圖； 圖2是本發(fā)明實(shí)時(shí)視頻處理系統(tǒng)的原理方框圖； 圖3是本發(fā)明關(guān)鍵信號(hào)處理模塊電路方框圖 圖4是圖3的電路原理圖5是本發(fā)明視頻處理參數(shù)抗干擾模塊電路方框圖； 圖6為圖5的電路原理圖。
具體實(shí)施例方式
以下結(jié)合附圖對(duì)本發(fā)明實(shí)施例做進(jìn)一步詳述
本發(fā)明的實(shí)時(shí)視頻處理系統(tǒng)的原理方框圖如圖2所示，首先關(guān)鍵信號(hào)處 理模塊接收視頻同步信號(hào)，在對(duì)視頻同步信號(hào)進(jìn)行若干處理后，把經(jīng)特定處
理后的該同步信號(hào)送給其它模塊和輸出；同時(shí)，處理參數(shù)計(jì)算模塊接收數(shù)字 視頻信號(hào)輸入的數(shù)據(jù)，對(duì)該視頻數(shù)據(jù)進(jìn)行統(tǒng)計(jì)，并根據(jù)已有經(jīng)驗(yàn)數(shù)據(jù)和當(dāng)前 統(tǒng)計(jì)數(shù)據(jù)計(jì)算出視頻處理參數(shù)，并將該視頻處理參數(shù)送給處理參數(shù)抗干擾模 塊。該抗干擾模塊是與幀或場(chǎng)等同步信號(hào)同步的，只有在兩幀或兩場(chǎng)間，模 塊才將參數(shù)計(jì)算模塊的數(shù)據(jù)讀入，并鎖存在模塊內(nèi)部供視頻實(shí)時(shí)處理模塊使 用，這樣，在其它時(shí)刻，即使處理參數(shù)發(fā)生變化，模塊依然保證一幀或一場(chǎng) 圖像采用相同標(biāo)準(zhǔn)進(jìn)行處理，在下一個(gè)同步時(shí)刻來(lái)臨時(shí)，抗干擾模塊根據(jù)己 設(shè)定好的調(diào)整步長(zhǎng)，判斷新的處理參數(shù)與舊處理參數(shù)之間的區(qū)別，來(lái)決定如 何對(duì)處理參數(shù)進(jìn)行調(diào)整。如果新參數(shù)與舊參數(shù)差距過(guò)大，則按照設(shè)定好的最 大步長(zhǎng)來(lái)進(jìn)行調(diào)整，沒(méi)有完成的調(diào)整部分在下一次同步調(diào)整時(shí)繼續(xù)。調(diào)整后 的處理參數(shù)，送給視頻實(shí)時(shí)處理模塊。視頻實(shí)時(shí)處理模塊根據(jù)處理參數(shù)抗干 擾模塊提供的處理參數(shù)，按照預(yù)先設(shè)定好的處理算法對(duì)視頻數(shù)據(jù)進(jìn)行實(shí)時(shí)處 理，并將處理后的數(shù)據(jù)與關(guān)鍵信號(hào)處理模塊輸出的同步信號(hào)一起送出，完成 整個(gè)處理流程。
關(guān)鍵信號(hào)處理模塊的具體構(gòu)成
關(guān)鍵信號(hào)處理模塊的具體電路原理圖如圖3、 4所示，包括延遲/相位調(diào)整 模塊，該模塊可采用移位寄存器或D觸發(fā)器與反相器組合實(shí)現(xiàn)。如果同步信 號(hào)需要反相可接反相器，如果不需要相位調(diào)整可不接，同步信號(hào)在全局時(shí)鐘 的步調(diào)下延遲若干時(shí)鐘周期后輸出。
該模塊的目的是通過(guò)單獨(dú)處理關(guān)鍵信號(hào)并將對(duì)關(guān)鍵信號(hào)的干擾降到最低 以保證系統(tǒng)穩(wěn)定性。關(guān)鍵信號(hào)可能包括幀同步信號(hào)、場(chǎng)同步信號(hào)、行同步 信號(hào)等關(guān)鍵信號(hào)。對(duì)關(guān)鍵信號(hào)可施加一定的處理，或者不進(jìn)行處理直接輸出。 施加處理的目的是由于實(shí)時(shí)視頻數(shù)據(jù)處理過(guò)程中可能引起數(shù)據(jù)的延遲等變 化。本模塊通過(guò)與主時(shí)鐘同步，可以對(duì)各類(lèi)同步信號(hào)進(jìn)行固定的時(shí)鐘周期延 遲輸出，從而達(dá)到同步信號(hào)與數(shù)據(jù)信號(hào)的同步。另外，對(duì)關(guān)鍵信號(hào)的處理也 可以根據(jù)視頻數(shù)據(jù)接收設(shè)備的特殊要求進(jìn)行修改。如果輸出接收端有特殊需 要時(shí)，同樣可以對(duì)同步信號(hào)進(jìn)行相位調(diào)整以及電平變換等其它處理。同時(shí)， 模塊根據(jù)處理系統(tǒng)內(nèi)部各個(gè)部分對(duì)同步信號(hào)的不同要求(如不同時(shí)鐘數(shù)量延 遲)，使用多個(gè)抽頭經(jīng)過(guò)內(nèi)部不同處理，給其它模塊提供"不同的"同步信號(hào)。
關(guān)鍵信號(hào)處理模塊用于單獨(dú)處理關(guān)鍵信號(hào)(如同步信號(hào))，通過(guò)對(duì)同步信 號(hào)進(jìn)行適當(dāng)?shù)难舆t或其它處理，既保證了其與視頻信號(hào)之間的同步關(guān)系，同 時(shí)又在獨(dú)立模塊中進(jìn)行處理，避免了由于設(shè)計(jì)問(wèn)題或者其它原因引起的干擾。
視頻處理參數(shù)抗干擾模塊的具體構(gòu)成 視頻處理參數(shù)抗干擾模塊的具體原理如圖5、 6所示，包括同步時(shí)刻判定、參 數(shù)同步鎖存以及按步長(zhǎng)調(diào)整邏輯等構(gòu)成，并采用D觸發(fā)器、數(shù)據(jù)鎖存器、比 較器、加/減法器、數(shù)據(jù)選擇器實(shí)現(xiàn)。通過(guò)對(duì)同步信號(hào)的上升沿的判定(也可 以設(shè)計(jì)為只判斷下降沿或上升和下降沿分別處理)，確定參數(shù)鎖存時(shí)刻。通過(guò) 對(duì)前一幀參數(shù)和當(dāng)前幀參數(shù)的比較計(jì)算，確定要調(diào)整的步長(zhǎng)，然后對(duì)參數(shù)進(jìn) 行調(diào)整，并將調(diào)整后的數(shù)據(jù)送出。
該模塊的目的是通過(guò)對(duì)視頻處理參數(shù)的緩沖處理來(lái)避免突變干擾。此模 塊根據(jù)同步信號(hào)(如幀同步、場(chǎng)同步)來(lái)對(duì)視頻處理參數(shù)進(jìn)行調(diào)整，以幀同 步為例，模塊只在兩幀間對(duì)參數(shù)進(jìn)行一次調(diào)整。同時(shí)調(diào)整有最大步長(zhǎng)限制， 也就是說(shuō)每次調(diào)整是有一定范圍的，如果需要調(diào)整的量過(guò)大，則需要多次調(diào) 整后才能達(dá)到最終調(diào)整的值。這樣的步進(jìn)避免了突變干擾，同時(shí)給用戶(hù)以柔 和變化的效果。步長(zhǎng)可以根據(jù)變化范圍、抗干擾程度以及其它需求來(lái)進(jìn)行設(shè) 定，步進(jìn)的方式可以是固定步長(zhǎng)的或者是變步長(zhǎng)的。
視頻處理參數(shù)抗干擾模塊用于對(duì)視頻處理參數(shù)進(jìn)行抗干擾處理，模塊根 據(jù)視頻同步信號(hào)的頻率(如以幀頻率作為調(diào)整頻率)來(lái)對(duì)視頻處理參數(shù)進(jìn)行 調(diào)整。以幀同步為例，模塊只在兩幀之間對(duì)參數(shù)調(diào)整一次，這樣即使在一幀 中參數(shù)隨視頻數(shù)據(jù)進(jìn)行變化或者受到干擾發(fā)生變化時(shí)，仍能保證對(duì)一幀圖像 的處理參數(shù)的一致性，避免了幀內(nèi)處理參數(shù)變化引起的圖像畸變。另外，模 塊按照一定的調(diào)整步長(zhǎng)進(jìn)行調(diào)整，不允許參數(shù)發(fā)生大幅度的突變。這樣首先 保證了視頻處理參數(shù)不會(huì)因某些外部或其它干擾導(dǎo)致視頻參數(shù)的瞬時(shí)大幅波 動(dòng)，從而避免了視頻處理中可能出現(xiàn)的波動(dòng)。其次保證了由于視頻的突變和 處理參數(shù)滯后的原因?qū)е碌囊曨l瞬時(shí)不正常處理的現(xiàn)象。再次，漸變的過(guò)渡 處理也使圖像變化柔和，適合用戶(hù)觀(guān)看。
本發(fā)明一方面通過(guò)關(guān)鍵信號(hào)處理模塊來(lái)保證全局穩(wěn)定同步的正常工作， 另一方面通過(guò)對(duì)視頻處理參數(shù)的抗干擾處理，保證了處理單元的穩(wěn)定性，提
高了 FPGA視頻處理的穩(wěn)定性。
權(quán)利要求
1.一種提高FPGA數(shù)字視頻實(shí)時(shí)處理穩(wěn)定性的裝置，包括處理參數(shù)計(jì)算模塊、視頻實(shí)時(shí)處理模塊，其中數(shù)字視頻信號(hào)同時(shí)輸入給處理參數(shù)計(jì)算模塊及視頻實(shí)時(shí)處理模塊，處理參數(shù)計(jì)算模塊將處理的數(shù)據(jù)傳送給視頻實(shí)時(shí)處理模塊，傳送的數(shù)據(jù)經(jīng)視頻實(shí)時(shí)處理模塊輸出數(shù)字視頻信號(hào)及視頻同步信號(hào)，其特征在于(1).處理參數(shù)計(jì)算模塊將數(shù)據(jù)傳送給處理參數(shù)抗干擾模塊，該處理參數(shù)抗干擾模塊將數(shù)據(jù)傳送給視頻實(shí)時(shí)處理模塊；(2).處理參數(shù)抗干擾模塊接收關(guān)鍵信號(hào)處理模塊的數(shù)據(jù)，該關(guān)鍵信號(hào)處理模塊接收視頻同步信號(hào)的輸入信號(hào)；(3).視頻同步輸出信號(hào)自關(guān)鍵信號(hào)處理模塊輸出，數(shù)字視頻信號(hào)自視頻實(shí)時(shí)處理模塊輸出。
2. 根據(jù)權(quán)利要求1所述的一種提高FPGA數(shù)字視頻實(shí)時(shí)處理系統(tǒng)穩(wěn)定性的 裝置，其特征在于所述的關(guān)鍵信號(hào)處理模塊的關(guān)鍵信號(hào)包括幀同步信號(hào)、 場(chǎng)同步信號(hào)、行同步信號(hào)。
3. 根據(jù)權(quán)利要求1或2所述的一種提高FPGA數(shù)字視頻實(shí)時(shí)處理系統(tǒng)穩(wěn)定性的裝置，其特征在于所述的關(guān)鍵信號(hào)處理模塊包括延遲/相位調(diào)整模塊，該延遲/相位調(diào)整模塊為移位寄存器或D觸發(fā)器，以對(duì)關(guān)鍵信號(hào)進(jìn)行引起數(shù)據(jù) 的延遲處理及相位調(diào)整。
4. 根據(jù)權(quán)利要求3所述的一種提高FPGA數(shù)字視頻實(shí)時(shí)處理系統(tǒng)穩(wěn)定性的 裝置，其特征在于所述的關(guān)鍵信號(hào)處理模塊也可采用延遲/相位調(diào)整模塊可 采用移位寄存器或D觸發(fā)器與反相器組合實(shí)現(xiàn)。
5. 根據(jù)權(quán)利要求1所述的一種提高FPGA數(shù)字視頻實(shí)時(shí)處理系統(tǒng)穩(wěn)定性的 裝置，其特征在于所述的處理參數(shù)抗千擾模塊由D觸發(fā)器、數(shù)據(jù)鎖存器、 比較器、加/減法器、數(shù)據(jù)選擇器構(gòu)成。
全文摘要
本發(fā)明公開(kāi)了一種提高FPGA數(shù)字視頻處理穩(wěn)定性的裝置，包括關(guān)鍵信號(hào)處理模塊和視頻處理參數(shù)抗干擾模塊。關(guān)鍵信號(hào)處理模塊對(duì)關(guān)鍵視頻信號(hào)進(jìn)行獨(dú)立處理，以保證視頻數(shù)據(jù)傳輸?shù)姆€(wěn)定性；視頻處理參數(shù)抗干擾模塊根據(jù)視頻同步信號(hào)，來(lái)確定視頻處理參數(shù)的變化情況，通過(guò)幀同步機(jī)制來(lái)保證參數(shù)的變化頻率，同時(shí)對(duì)參數(shù)的變化進(jìn)行緩沖，使視頻處理參數(shù)無(wú)法突變，從而達(dá)到了抗多種突變干擾，使輸出信號(hào)柔和變化的效果。本發(fā)明一方面通過(guò)關(guān)鍵信號(hào)處理模塊來(lái)保證全局穩(wěn)定同步的正常工作，另一方面通過(guò)對(duì)視頻處理參數(shù)的抗干擾處理，保證了處理單元的穩(wěn)定性，同時(shí)提高了FPGA視頻處理的穩(wěn)定性。
文檔編號(hào)H04N5/04GK101175146SQ20071006008
公開(kāi)日2008年5月7日 申請(qǐng)日期2007年10月31日 優(yōu)先權(quán)日2007年10月31日
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