專利名稱：一種寬帶網(wǎng)絡(luò)接入設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及寬帶網(wǎng)絡(luò)技術(shù)領(lǐng)域，更具體涉及一種寬帶網(wǎng)絡(luò)接入(Broadband Network Access )設(shè)備。
技術(shù)背景隨著寬帶接入市場近年來得到了廣泛的應(yīng)用，寬帶用戶數(shù)目增長非常 迅速。用戶接入互聯(lián)網(wǎng)之前，首先需要經(jīng)過運(yùn)營商提供的寬帶接入服務(wù)， 只有正常接入后才能訪問網(wǎng)絡(luò)資源，獲得需要的各種寬帶服務(wù)。目前國內(nèi)外的寬帶接入設(shè)備一般采用集成電路(ASIC)設(shè)計，該接入 設(shè)備分別與以太網(wǎng)物理層接口、網(wǎng)絡(luò)處理器接口、 CPU控制總線模塊接口 連接，其一般包括五個模塊A: SPI3 (System Packet Interface Level 3) 幀協(xié)議接收分析模塊，該模塊負(fù)責(zé)接收符合SPI3協(xié)議的報文；B:以太網(wǎng)太網(wǎng)報文；C: SPI3幀協(xié)議發(fā)送模塊，該模塊負(fù)責(zé)對外發(fā)送符合SPI3協(xié)議 的報文；D:以太網(wǎng)MAC接收模塊，該模塊從FPGA外部接收符合MAC協(xié)議 的以太網(wǎng)報文；E:輪詢調(diào)度模塊，該模塊處于MAC到SPI3的接收側(cè)，該 模塊用于使多個端口之間保持協(xié)調(diào)工作，保證各路數(shù)據(jù)不會應(yīng)為不能及時 傳送出去而造成堵塞；H: CPU接口模塊，該模塊與上述各個模塊都有連接, 它把CPU送入的控制字，寫入到各個模塊的控制部分，同時收集各個模塊 的監(jiān)視信息，它負(fù)責(zé)與外部控制總線連接?，F(xiàn)有的這種寬帶接入設(shè)備只是 簡單的轉(zhuǎn)發(fā)報文，不能對接入的端口做實時的分類統(tǒng)計和內(nèi)容監(jiān)視。而在 完成用戶接入功能的同時，非常需要能夠監(jiān)視線路上的數(shù)據(jù)包的內(nèi)容，以 及統(tǒng)計出各種報文的特征。這種報文內(nèi)容抓取監(jiān)視和分類統(tǒng)計功能的實現(xiàn) 方法有兩種。 一是用軟件實現(xiàn)報文的抓取和統(tǒng)計，其實時性太差，不能 滿足目前高速網(wǎng)絡(luò)設(shè)備設(shè)計的性能需求；二是使用專業(yè)的網(wǎng)絡(luò)測試設(shè)備。 但是這種網(wǎng)絡(luò)測試設(shè)備需另外接入，其接入線路復(fù)雜，并且在測試時不能
同時實現(xiàn)接收和發(fā)送的功能。另外，這些網(wǎng)絡(luò)測試設(shè)備成本非常高昂，實 驗室測試時候才會用網(wǎng)絡(luò)設(shè)備測試網(wǎng)絡(luò)性能， 一般用戶難以接受。發(fā)明內(nèi)容本發(fā)明所要解決的技術(shù)問題是提供一種可以同時具有網(wǎng)絡(luò)接入和實時 數(shù)據(jù)監(jiān)視、分類統(tǒng)計功能的寬帶接入設(shè)備。本發(fā)明所述的寬帶接入設(shè)備，分別與以太網(wǎng)物理層接口、網(wǎng)絡(luò)處理器接口、 CPU控制總線接口連接，包括SPI3幀協(xié)議接收分析模塊、以太網(wǎng)MAC 發(fā)送模塊、SPI3幀協(xié)議發(fā)送模塊、以太網(wǎng)MAC接收模塊、輪詢調(diào)度模塊、 CPU接口模塊；其特征在于還包括數(shù)據(jù)包抓取監(jiān)視模塊，該模塊負(fù)責(zé)同步監(jiān)視發(fā)送和接收的數(shù)據(jù)包的內(nèi) 容，它有兩個相同的部分組成， 一個用于監(jiān)視SPI3協(xié)議接收分析模塊，和 該模塊相連，另一個用于監(jiān)視SPI3協(xié)議發(fā)送電路模塊，和該模塊相連接；數(shù)據(jù)包分類統(tǒng)計模塊，該模塊和以太網(wǎng)MAC發(fā)送模塊和以太網(wǎng)MAC接 收模塊相連接，用于統(tǒng)計以太網(wǎng)側(cè)各個端口上的報文特性，分類計數(shù)統(tǒng)計 后供CPU接口電路讀取；CPU接口模塊與上述各個模塊都有連接，它把CPU送入的控制字，寫 入到各個模塊的控制部分，同時收集各個模塊的監(jiān)視信息，它負(fù)責(zé)與外部 控制總線連接，解析控制命令，它與報文抓取電路相連接讀取監(jiān)視數(shù)據(jù)， 它與包分類統(tǒng)計電路相連接，用于讀取各種統(tǒng)計得到的結(jié)果。所述的寬帶接入設(shè)備采用集成電路(ASIC)設(shè)計。采用集成電路設(shè)計 的優(yōu)勢是接入設(shè)備的體積可以設(shè)計比較小，不利之處是成本高、設(shè)計難度大、且不能升級和可擴(kuò)展。所述的寬帶接入設(shè)備采用現(xiàn)場可編程邏輯器件(FPGA)設(shè)計。采用現(xiàn)場可編程邏輯器件設(shè)計的優(yōu)勢是成本低、容易設(shè)計、且具有很好的可升級性和可擴(kuò)展性，不利之處是FPGA的功耗較大。所述的SPI3幀協(xié)議接收分析模塊、以太網(wǎng)MAC發(fā)送模塊、SPI3幀協(xié) 議發(fā)送模塊、以太網(wǎng)MAC接收模塊的對內(nèi)部的接口是先進(jìn)先出隊列(FIFO)。 FIFO方便內(nèi)部的數(shù)據(jù)輸入輸出處理，同時實現(xiàn)處理時鐘的降頻。
所述的輪詢調(diào)度模塊包括以下子模塊兩個4通道輪詢調(diào)度模塊，該模塊實現(xiàn)第一級調(diào)度，將前八個以太網(wǎng) 讀取控制電路分為兩組，每組四個通道，各組通道的數(shù)據(jù)分別對應(yīng)匯聚入 一個4通道輪詢調(diào)度模塊；3通道輪詢調(diào)度模塊，該模塊實現(xiàn)第二級調(diào)度，兩個4通道輪詢調(diào)度模塊和第9個以太網(wǎng)讀取控制電路的數(shù)據(jù)匯聚入3通道輪詢調(diào)度模塊。兩級調(diào)度結(jié)構(gòu)能夠保證各個端口都滿負(fù)荷工作的情況下保持不丟包的輪詢連續(xù)工作，而且能夠給予第9端口較高的優(yōu)先級(該端口在實際中用來做整個系統(tǒng)的控制報文傳遞通道使用)。所述的數(shù)據(jù)包抓取監(jiān)視模塊包括以兩個結(jié)構(gòu)基本相同的子模塊，分別抓取發(fā)送和接收方向的報文，而每個子模塊又由以下3個電路組成SPI3幀協(xié)議頭剝離電路，它和外部的SPI3總線相連接，輸入為SPI3 協(xié)議幀，輸出為幀的凈荷； 總字節(jié)數(shù)累加計數(shù)電路；雙口 RAM存儲電路，它的輸入與SPI3幀協(xié)議頭剝離電路的輸出相連， 存儲凈荷的內(nèi)容，輸出與CPU接口電路相連接。該模塊工作于高頻時鐘下， 可以高速的抓取所有通道的收發(fā)數(shù)據(jù)包內(nèi)容。所述的數(shù)據(jù)包分類統(tǒng)計模塊是根據(jù)包長度和包類型進(jìn)行分類的。這樣 分類的設(shè)計去除了更加細(xì)節(jié)的包信息存儲，僅僅做按類別的計數(shù)可以大量 節(jié)省芯片資源的占用。所述數(shù)據(jù)包分類統(tǒng)計模塊包括以下4個子模塊按包長度分類模塊，該模塊對收到的報文做按長度分類處理，它從以 太網(wǎng)MAC接收和發(fā)送模塊接收信息，分類后結(jié)果送給雙口 RAM地址產(chǎn)生模 塊；按包類型分類模塊，該模塊對收到的報文做按包的類型分類處理，它 從RMII (Reduced Media Ind印endent Interface,簡化的介質(zhì)獨立接口 )、 Mil (Media Ind印endent Interface,介質(zhì)獨立接口)以太網(wǎng)收發(fā)模塊接 收信息，分類后結(jié)果送給雙口RAM地址產(chǎn)生模塊；雙口RAM尋址產(chǎn)生模塊，該模塊與包分類模塊相連接，根據(jù)包分類的 結(jié)果，生成對應(yīng)的地址，對該地址中所存儲的內(nèi)容做加一操作或者清除操
作；讀取自清除模塊，該模塊由CPU接口模塊控制，將CPU總線的時鐘域 控制轉(zhuǎn)化到雙口 RAM寫入的時鐘域，控制寫入的數(shù)據(jù)是加一后的計算結(jié)果， 或者清除計數(shù)結(jié)果恢復(fù)為0。采用雙口 RAM替代普通的分布式寄存器存儲 統(tǒng)計結(jié)果數(shù)據(jù)可以提高工作頻率。自清除功能使得每次統(tǒng)計結(jié)果都是重新 開始的，而不必做清零操作。所述CPU接口模塊包括以下子模塊 地址譯碼器，它的輸入端和CPU地址寄存器相連接； 狀態(tài)寄存器組，該模塊收集內(nèi)部各個模塊的狀態(tài)信息，供單板的控制 CPU查詢。它和SPI3幀協(xié)議接收分析模塊，以太網(wǎng)MAC發(fā)送模塊，以太網(wǎng) MAC接收模塊，SPI3幀協(xié)議發(fā)送模塊，輪詢調(diào)度模塊的狀態(tài)輸出相連接;配置寄存器組，它和SPI3幀協(xié)議接收分析模塊，以太網(wǎng)MAC ^送模塊， 以太網(wǎng)MAC接收模塊，SPI3幀協(xié)議發(fā)送模塊，輪詢調(diào)度模塊的輸入配置 相連接；雙口RAM讀取邏輯，它和數(shù)據(jù)包抓取監(jiān)視模塊相連接； 包分類結(jié)果讀取邏輯，它和數(shù)據(jù)包分類統(tǒng)計模塊相連接； CPU地址寄存器，該模塊鎖存CPU地址總線的數(shù)據(jù)； CPU控制信號寄存器，該模塊鎖存CPU總線的讀寫片選控制信號； CPU數(shù)據(jù)總線三態(tài)邏輯調(diào)度電路，該模塊控制對CPU數(shù)據(jù)總線的占用 調(diào)度，這樣CPU接口模塊可以完成對外面CPU命令的解釋、各種配置寄存 器的配置，以及統(tǒng)計結(jié)果的提交等功能。這樣CPU接口模塊可以完成對外 面CPU命令的解釋、各種配置寄存器的配置，以及統(tǒng)計結(jié)果的提交等功能。 本發(fā)明由于增設(shè)了數(shù)據(jù)包抓取監(jiān)視模塊、數(shù)據(jù)包分類統(tǒng)計模塊，所以 它能在實現(xiàn)現(xiàn)有的網(wǎng)絡(luò)接入功能同時，還可以實時的統(tǒng)計接入的端口的性 能和監(jiān)視端口上的數(shù)據(jù)包內(nèi)容，從而可用以實時地測量網(wǎng)絡(luò)性能、診斷網(wǎng) 絡(luò)的故障位置。在搭建網(wǎng)絡(luò)的時候，不需要網(wǎng)絡(luò)測試機(jī)器，即可測量出網(wǎng) 絡(luò)的流量性能。


圖l SPI3側(cè)的發(fā)送接收數(shù)據(jù)幀的結(jié)構(gòu)框圖。圖2單板上各外圍芯片與FPGA的關(guān)系圖。圖3 FPGA內(nèi)部結(jié)構(gòu)框圖。圖4輪詢調(diào)度模塊結(jié)構(gòu)框圖。圖5監(jiān)視報文抓取模塊結(jié)構(gòu)框圖。圖6以太網(wǎng)包的分類統(tǒng)計模塊結(jié)構(gòu)框圖。圖7 CPU接口模塊結(jié)構(gòu)框圖。
具體實施方式
實施例中的寬帶接入設(shè)備采用現(xiàn)場可編程邏輯器件(FPGA)設(shè)計，采 用32位寬的總線工作方式，工作時鐘頻率為lOOMHz，能夠滿足百兆/十兆 相兼容的接入方式。實施例中的寬帶接入設(shè)備是對網(wǎng)絡(luò)處理引擎?zhèn)仁瞻l(fā)的報文幀做處理， 在接收和發(fā)送方向的幀結(jié)構(gòu)如圖1中所示。圖2所示是實施例中的寬帶接入設(shè)備的結(jié)構(gòu)，它在發(fā)送方向，報文以 系統(tǒng)3層包交換接口協(xié)議幀格式(以下簡稱SPI3: System Packet Interface Level 3)送入FPGA，分析處理后發(fā)送給分析得到的對應(yīng)端口號物理層(PHY) 器件。在接收方向，PHY器件送入收到的以太網(wǎng)的報文送入FPGA，做分析 統(tǒng)計后，加上對應(yīng)端口的標(biāo)記，再以SPI3協(xié)議格式發(fā)送給接收引擎。在整 個收發(fā)過程中，工作模式的設(shè)置和統(tǒng)計數(shù)據(jù)的上報是通過CPU接口實現(xiàn)的。實施例中的寬帶接入設(shè)備在Xilinx公司生產(chǎn)Virtex系列的XC4VLX25 型號FPGA上得到了實現(xiàn)。通過本實施例設(shè)計能夠獲得的統(tǒng)計性能指標(biāo)包 括按報文長度分類為8個類，按報文類型可分類為8個類別，總共16 個類別的統(tǒng)計。同時能夠得到各端口的字節(jié)數(shù)目統(tǒng)計以及所有端口總字節(jié) 數(shù)目統(tǒng)計。這些統(tǒng)計在能夠給上層軟件提供詳細(xì)的網(wǎng)絡(luò)性能參考指標(biāo)。結(jié) 合上層軟件，可對網(wǎng)絡(luò)故障和網(wǎng)絡(luò)性能作出實時準(zhǔn)確的診斷。本實施例的主要思路是，當(dāng)網(wǎng)絡(luò)上發(fā)送接收每一個報文時候，都對該 報文作出16類分析結(jié)果，將其存入FPGA內(nèi)部的雙口RAM塊中，每次要更 新該雙口RAM塊的內(nèi)容，先取出其中已經(jīng)存有的內(nèi)容，然后加l后再存回 雙口RAM中。對于字節(jié)的統(tǒng)計，采用每發(fā)送完成一個包，或接收完整一個 包，再改變一次字節(jié)統(tǒng)計寄存器中內(nèi)容，這樣可以大量減少記數(shù)的次數(shù)。實施例中的寬帶接入設(shè)備由各個電路模塊組成A: SPI3幀協(xié)議接收分析模塊，該模塊負(fù)責(zé)從FPGA外部接收符合SPI3 (System Packet Interface Level 3)協(xié)議的報文，該模塊對內(nèi)部的接口 是先進(jìn)先出隊列(FIFO)。B:以太網(wǎng)MAC發(fā)送模塊，該模塊對FPGA外發(fā)送符合MAC協(xié)議(Media Access Control)的以太網(wǎng)報文，它對內(nèi)部的接口是FIFO。C: SPI3幀協(xié)議發(fā)送模塊，該模塊負(fù)責(zé)對FPGA外發(fā)送符合SPI3協(xié)議 的報文，該模塊對內(nèi)部的接口是FIFO。D:以太網(wǎng)MAC接收模塊，該模塊從FPGA外部接收符合MAC協(xié)議的以 太網(wǎng)報文，它對內(nèi)部的接口是FIFO。E:輪詢調(diào)度模塊，該模塊處于MAC到SPI3的接收側(cè)，前后分別與FIFO 相連接，它的作用是使得多個端口之間保持協(xié)調(diào)工作，保證各路FIFO的數(shù) 據(jù)不會因為不能及時傳送出去而造成堵塞。F:數(shù)據(jù)包抓取監(jiān)視模塊，該模塊負(fù)責(zé)同步監(jiān)視發(fā)送和接收的數(shù)據(jù)包的 內(nèi)容，它有兩個相同的部分組成， 一個用于監(jiān)視SPI3協(xié)議接收分析模塊， 和該模塊相連，另一個用于監(jiān)視SPI3協(xié)議發(fā)送電路模塊，該模塊通過雙口 RAM與CPU接口電路相連接。G:數(shù)據(jù)包分類統(tǒng)計模塊，該模塊和以太網(wǎng)包發(fā)送模塊和以太網(wǎng)包接收 模塊相連接，用于統(tǒng)計以太網(wǎng)側(cè)各個端口上的報文特性，分類計數(shù)統(tǒng)計后 供CPU接口電路讀取。H: CPU接口模塊，該模塊與上述各個模塊都有連接，它把CPU送入的 控制字，寫入到各個模塊的控制部分，同時收集各個模塊的監(jiān)視信息，它 負(fù)責(zé)與外部控制總線連接，解析控制命令，它與報文抓取電路相連接讀取 監(jiān)視數(shù)據(jù)。它與包分類統(tǒng)計電路相連接，用于讀取各種統(tǒng)計得到的結(jié)果。其中E模塊，輪詢調(diào)度模塊包括以下子模塊El: 4通道輪詢調(diào)度模塊，該模塊實現(xiàn)第一級調(diào)度，把四個通道的數(shù)據(jù)匯聚入一個通道。E2: 3通道輪詢調(diào)度模塊。該模塊實現(xiàn)第二級調(diào)度，把三個通道的數(shù)據(jù)匯聚入一個通道。其中F模塊，數(shù)據(jù)包抓取監(jiān)視模塊包括以兩個結(jié)構(gòu)基本相同的模塊，
而每個子模塊又由以下3個模塊組成-Fl: SPI3幀協(xié)議頭剝離電路，它和外部的SPI3總線相連接，輸入為 SPI3協(xié)議幀，輸出為幀的凈荷。F2:總字節(jié)數(shù)累加計數(shù)電路。F3:雙口 RAM存儲電路，它的輸入與F1的輸出相連，存儲凈荷的內(nèi)容，輸出與H模塊相連接。其中G模塊，數(shù)據(jù)包分類統(tǒng)計模塊包括以下4個子模塊-Gl:按包長度分類模塊，該模塊對收到的報文做按長度分類處理，它從以太網(wǎng)MAC接收和發(fā)送模塊接收信息，分類后結(jié)果送給雙口 RAM地址產(chǎn)生模塊。G2:按包類型分類模塊，該模塊對收到的報文做按包的類型分類處理， 它從RMII、 Mil以太網(wǎng)收發(fā)模塊接收信息，分類后結(jié)果送給雙口RAM地址 產(chǎn)生模塊。G3:雙口RAM尋址產(chǎn)生模塊，該模塊與包分類模塊相連接，根據(jù)包分 類的結(jié)果，生成對應(yīng)的地址，對該地址中所存儲的內(nèi)容做加一操作或者清 除操作。G4:讀取自清除模塊，該模塊由CPU接口模塊控制，將CPU總線的時 鐘域控制轉(zhuǎn)化到雙口 RAM寫入的時鐘域，控制寫入的數(shù)據(jù)是加一后的計算 結(jié)果，或者清除計數(shù)結(jié)果恢復(fù)為0。其中H模塊，CPU接口模塊完成對外面CPU命令的解釋、各種配置寄 存器的配置，以及統(tǒng)計結(jié)果的提交，包括以下子模塊Hl:地址譯碼器，它的輸入端和CPU地址寄存器相連接。H2:狀態(tài)寄存器組，該模塊收集內(nèi)部各個模塊的狀態(tài)信息，供單板的 控制CPU査詢。它和A: SPI3幀協(xié)議接收分析模塊，B:以太網(wǎng)MAC接收模 塊，C:以太網(wǎng)MAC發(fā)送模塊，D: SPI3幀協(xié)議發(fā)送模塊，E:輪詢調(diào)度模 塊的狀態(tài)輸出相連接。H3;配置寄存器組，它和A: SPI3幀協(xié)議接收分析模塊，B:以太網(wǎng) MAC接收模塊，C:以太網(wǎng)MAC發(fā)送模塊，D: SPI3幀協(xié)議發(fā)送模塊，E:輪 詢調(diào)度模塊的輸入配置相連接。H4:雙口RAM讀取邏輯，它和模塊F:數(shù)據(jù)包抓取監(jiān)視模塊相連接。 H5:包分類結(jié)果讀取邏輯，它和模塊G:數(shù)據(jù)包分類統(tǒng)計模塊相連接。 H6: CPU地址寄存器，該模塊鎖存CPU地址總線的數(shù)據(jù)。 H7: CPU控制信號寄存器，該模塊鎖存CPU總線的讀寫片選控制信號。 H8: CPU數(shù)據(jù)總線三態(tài)邏輯調(diào)度電路，該模塊控制對CPU數(shù)據(jù)總線的 占用調(diào)度。下面結(jié)合附圖3-附圖7，詳細(xì)介紹本發(fā)明的數(shù)據(jù)處理流程。附圖3所示為本發(fā)明的總體結(jié)構(gòu)框圖，在發(fā)送方向，當(dāng)網(wǎng)絡(luò)處理器發(fā) 送引擎?zhèn)?，SPI3端口收到待發(fā)送的數(shù)據(jù)幀后，立刻經(jīng)過SPI3幀協(xié)議接收 分析電路，得到待發(fā)送的端口號，如果是本端口的數(shù)據(jù)則送入對應(yīng)端口的 FIFO，否則不做處理。它和CPU模塊的接口，是監(jiān)視當(dāng)前本模塊的工作狀 態(tài)機(jī)，同時接收CPU模塊的控制參數(shù)。SPI3端口收到的數(shù)據(jù)幀也會同時復(fù) 制一份送入數(shù)據(jù)包抓取模塊，該模塊的處理下面說明。以太網(wǎng)MAC發(fā)送電路和FPGA內(nèi)部的FIFO相連接，完成將FIFO中的數(shù) 據(jù)轉(zhuǎn)換為MAC幀的格式，發(fā)送出去。同時在發(fā)送中提供發(fā)送的包長信息和 錯誤類型的信息給包分類統(tǒng)計電路，該電路在下文中說明。在接收方向上，以太網(wǎng)MAC接收電路和內(nèi)部的FIFO相連接，完成轉(zhuǎn)換 MAC幀格式的數(shù)據(jù)，填入內(nèi)部的FIFO中，同時它也提供接收的包長信息和 錯誤類型的信息給包分類統(tǒng)計電路。SPI3幀協(xié)議發(fā)送電路同F(xiàn)PGA內(nèi)部的FIFO相連接，它根據(jù)CPU提供的 內(nèi)部空滿狀態(tài)信息，加上流控字節(jié)，完成將FIF0中的數(shù)據(jù)組成SPI3幀格 式發(fā)送給網(wǎng)絡(luò)處理器的接收引擎。SPI3端口發(fā)送的數(shù)據(jù)幀也會同時復(fù)制一 份送入數(shù)據(jù)包抓取模塊。報文抓取模塊與網(wǎng)絡(luò)處理器側(cè)的接口直接相連，如圖5所示，它分為 上下兩塊，分別抓取發(fā)送和接收方向的報文。兩塊的原理基本相同，主要 由三個模塊組成，SPI3接收幀協(xié)議頭剝離電路模塊完成從SPI3報文中剝 離出不需要的端口號碼和流控信息等無用信息得到凈荷數(shù)據(jù)，而后分兩路 處理， 一路計算字節(jié)計數(shù)，這個字節(jié)計數(shù)就是監(jiān)視得到的字節(jié)總記數(shù)。另 一路凈荷數(shù)據(jù)送入一個內(nèi)部的雙口 RAM中，等待CPU從另一個端口上將其 讀取，如果CPU未及時讀取走，則本模塊對雙口 RAM做地址循環(huán)寫入操作， 舊幀的報文將會被新收到的幀自動覆蓋。
在接收方向的輪詢調(diào)度模塊其原理框圖如圖4所示，它和以太網(wǎng)MAC 側(cè)的9個FIFO相對接(編號為1到9號的FIFO，每個FIFO又可稱為一個 通道)，每個通道的FIF0數(shù)據(jù)都要匯聚送入SPI3的發(fā)送幀模塊，同時還要 對各個通道送入的數(shù)據(jù)加上對應(yīng)通道號的標(biāo)志。整個調(diào)度過程分兩級實現(xiàn)， 以減少通道間是調(diào)度競爭。第一級調(diào)度為4通道的輪詢調(diào)度，它由兩個并行的模塊實現(xiàn)，分別實 現(xiàn)1到4通道、5到8通道的調(diào)度。在一級輪詢調(diào)度模塊中，對每個通道 分配一個標(biāo)志位，初始狀態(tài)的時候所有通道的標(biāo)志均為0，各個通道開始 執(zhí)行輪詢，如果被查詢通道沒有數(shù)據(jù)要處理，則將該通道標(biāo)志值1，如果 有數(shù)據(jù)要處理，則處理該通道的一個完整包的數(shù)據(jù)，當(dāng)處理完成后將該通 道的標(biāo)志值為1。依次將各個通道處理值1后，再將所有通道標(biāo)志位值0， 恢復(fù)到初始態(tài)。 一級調(diào)度模塊的輸出為一個較大結(jié)構(gòu)的FIF0，該FIFO同 時也作為第二級調(diào)度的輸入。第二級輪詢調(diào)度原理與一級輪詢調(diào)度基本相同，該級調(diào)度的輸入是三 個FIFO結(jié)構(gòu)。這三個FIFO中，前兩個FIFO的輸入是一級調(diào)度的輸出結(jié)果， 第三個FIFO是從外部直通過來的外部第9號通道的FIF0。該模塊由多次實際試驗調(diào)試驗證得到，兩級調(diào)度結(jié)構(gòu)能夠保證各個端 口都滿負(fù)荷工作的情況下保持不丟包的輪詢連續(xù)工作，而且能夠給予第9 端口較高的優(yōu)先級(該端口在實際中用來做整個系統(tǒng)的控制報文傳遞通道 使用)。每級FIFO的狀態(tài)都有監(jiān)視信息傳送到CPU模塊，來監(jiān)視每個FIFO 是否工作正常，當(dāng)發(fā)生長時間工作難以避免的突發(fā)異常時候，CPU能夠監(jiān) 視到，并且能夠?qū)@種異常給予自清除的恢復(fù)處理。下面再介紹被送往以太網(wǎng)包分類統(tǒng)計電路的包長信息和包類型信息的 處理情況以太網(wǎng)包分類統(tǒng)計電路如附圖6所示，它和每個以太網(wǎng)MAC發(fā)送模塊 和接收模塊的端口相連接。對于每個收到或者發(fā)送的包的長度信息和類型 信息，首先會并行的經(jīng)過兩種篩選電路按長度篩選電路，和按報文類型 篩選電路，根據(jù)篩選的結(jié)果，將其轉(zhuǎn)化成一個3bit位的地址信息，每個地 址中都寄存有一個32bit的計數(shù)值，當(dāng)篩選電路觸發(fā)到該地址的時候，先 將該地址中的值取出，然后作加l運(yùn)算，再存回該地址的寄存器中，這樣 就實現(xiàn)的對包的分類統(tǒng)計。在存回到RAM之前，設(shè)計了一個組合電路，將
異步的CPU讀取信號轉(zhuǎn)換到高速的lOOMHz時鐘域后，清除所讀取的數(shù)據(jù)為 0，該功能可通過CPU的控制寄存器打開或關(guān)閉。最后，各種控制和統(tǒng)計信息是通過芯片外部的CPU總線控制和上報的， CPU接口的處理模塊的結(jié)構(gòu)框圖如圖7中所示。本模塊對來自不同模塊的 信息劃分在不同的地址字段中，對相應(yīng)地址字段的讀寫操作，地址譯碼器 會將其對應(yīng)到不同的電路模塊。對內(nèi)部的寄存器或者RAM塊作讀取或者寫 入操作。CPU地址寄存器鎖存地址線，CPU控制信號寄存器鎖存讀寫和片選 信號，CPU數(shù)據(jù)總線三態(tài)邏輯調(diào)度電路控制數(shù)據(jù)線的占用和釋放，三者協(xié) 同控制對CPU數(shù)據(jù)總線的占用或者釋放，完成與CPU總線的通訊。本實施例實現(xiàn)以太網(wǎng)接入功能的同時，能夠?qū)崟r的實現(xiàn)線路的報文內(nèi) 容監(jiān)視和分類統(tǒng)計，并且根據(jù)設(shè)置控制寄存器的狀態(tài)，可以實現(xiàn)每次讀取 數(shù)據(jù)后，統(tǒng)計自動清零，重新開始統(tǒng)計。以上內(nèi)容是結(jié)合具體的優(yōu)選實施方式對本發(fā)明所作的進(jìn)一步詳細(xì)說 明，不能認(rèn)定本發(fā)明的具體實施只局限于這些說明。對于本發(fā)明所屬技術(shù) 領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明構(gòu)思的前提下，還可以做出若 干簡單推演或替換，如寬帶接入設(shè)備也可采用集成電路設(shè)計、輪詢調(diào)度 模塊也可采用多級調(diào)度等，都應(yīng)當(dāng)視為屬于本發(fā)明的保護(hù)范圍。
權(quán)利要求
1、 一種寬帶接入設(shè)備，分別與以太網(wǎng)物理層接口、網(wǎng)絡(luò)處理器接口、CPU控制總線接口連接，包括SPI3幀協(xié)議接收分析模塊、以太網(wǎng)MAC發(fā)送 模塊、SPI3幀協(xié)議發(fā)送模塊、以太網(wǎng)MAC接收模塊、輪詢調(diào)度模塊、CPU 接口模塊；其特征在于還包括數(shù)據(jù)包抓取監(jiān)視模塊，該模塊負(fù)責(zé)同步監(jiān)視發(fā)送和接收的數(shù)據(jù)包的內(nèi) 容，它有兩個相同的部分組成， 一個用于監(jiān)視SPI3協(xié)議接收分析模塊，和 該模塊相連，另一個用于監(jiān)視SPI3協(xié)議發(fā)送電路模塊，和該模塊相連接;數(shù)據(jù)包分類統(tǒng)計模塊，該模塊和以太網(wǎng)MAC發(fā)送模塊和以太網(wǎng)MAC接 收模塊相連接，用于統(tǒng)計以太網(wǎng)側(cè)各個端口上的報文特性，分類計數(shù)統(tǒng)計 后供CPU接口電路讀??；CPU接口模塊與上述各個模塊都有連接，它把CPU送入的控制字，寫 入到各個模塊的控制部分，同時收集各個模塊的監(jiān)視信息，它負(fù)責(zé)與外部 控制總線連接，解析控制命令，它與報文抓取電路相連接讀取監(jiān)視數(shù)據(jù)， 它與包分類統(tǒng)計電路相連接，用于讀取各種統(tǒng)計得到的結(jié)果。
2、 根據(jù)權(quán)利要求1所述的寬帶接入設(shè)備，其特征在于，所述的寬帶接 入設(shè)備采用集成電路設(shè)計。
3、 根據(jù)權(quán)利要求1所述的寬帶接入設(shè)備，其特征在于，所述的寬帶接 入設(shè)備采用現(xiàn)場可編程邏輯器件設(shè)計。
4、 根據(jù)權(quán)利要求3所述的寬帶接入設(shè)備，其特征在于，所述的輪詢調(diào) 度模塊包括以下子模塊兩個4通道輪詢調(diào)度模塊，該模塊實現(xiàn)第一級調(diào)度，將前八個以太網(wǎng) 讀取控制電路分為兩組，每組四個通道，各組通道的數(shù)據(jù)分別對應(yīng)匯聚入 一個4通道輪詢調(diào)度模塊；3通道輪詢調(diào)度模塊，該模塊實現(xiàn)第二級調(diào)度，兩個4通道輪詢調(diào)度 模塊和第9個以太網(wǎng)讀取控制電路的數(shù)據(jù)匯聚入3通道輪詢調(diào)度模塊。
5、 根據(jù)權(quán)利要求4所述的寬帶接入設(shè)備，其特征在于，所述的數(shù)據(jù)包 抓取監(jiān)視模塊包括以兩個結(jié)構(gòu)基本相同的子模塊，分別抓取發(fā)送和接收方 向的報文，而每個子模塊又由以下3個電路組成 SPI3幀協(xié)議頭剝離電路，它和外部的SPI3總線相連接，輸入為SPI3 協(xié)議幀，輸出為幀的凈荷； 總字節(jié)數(shù)累加計數(shù)電路；雙口 RAM存儲電路，它的輸入與SPI3幀協(xié)議頭剝離電路的輸出相連， 存儲凈荷的內(nèi)容，輸出與CPU接口電路相連接。
6、 根據(jù)權(quán)利要求3所述的寬帶接入設(shè)備，其特征在于，所述的數(shù)據(jù)包 分類統(tǒng)計模塊是根據(jù)包長度和包類型進(jìn)行分類的。
7、 根據(jù)權(quán)利要求6所述的寬帶接入設(shè)備，其特征在于，所述數(shù)據(jù)包分 類統(tǒng)計模塊包括以下4個子模塊按包長度分類模塊，該模塊對收到的報文做按長度分類處理，它從以 太網(wǎng)MAC接收和發(fā)送模塊接收信息，分類后結(jié)果送給雙口 RAM地址產(chǎn)生模 塊；按包類型分類模塊，該模塊對收到的報文做按包的類型分類處理，它 從RMII、 Mil以太網(wǎng)收發(fā)模塊接收信息，分類后結(jié)果送給雙口 RAM地址產(chǎn) 生模塊；雙口RAM尋址產(chǎn)生模塊，該模塊與包分類模塊相連接，根據(jù)包分類的 結(jié)果，生成對應(yīng)的地址，對該地址中所存儲的內(nèi)容做加一操作或者清除操 作；讀取自清除模塊，該模塊由CPU接口模塊控制，將CPU總線的時鐘域 控制轉(zhuǎn)化到雙口 RAM寫入的時鐘域，控制寫入的數(shù)據(jù)是加一后的計算結(jié)果， 或者清除計數(shù)結(jié)果恢復(fù)為0。
8、 根據(jù)權(quán)利要求6所述的寬帶接入設(shè)備，其特征在于，數(shù)據(jù)包按報文 長度分類為8個類，按報文類型分類為8個類別。
9、 根據(jù)權(quán)利要求3所述的寬帶接入設(shè)備，其特征在于，所述CPU接口 模塊包括以下子模塊-地址譯碼器，它的輸入端和CPtJ地址寄存器相連接； 狀態(tài)寄存器組，該模塊收集內(nèi)部各個模塊的狀態(tài)信息，供單板的控制 CPU查詢。它和SPI3幀協(xié)議接收分析模塊，以太網(wǎng)MAC發(fā)送模塊，以太網(wǎng) MAC接收模塊，SPI3幀協(xié)議發(fā)送模塊，輪詢調(diào)度模塊的狀態(tài)輸出相連接; 配置寄存器組，它和SPI3幀協(xié)議接收分析模塊，以太網(wǎng)MAC發(fā)送模塊，以太網(wǎng)MAC接收模塊，SPI3幀協(xié)議發(fā)送模塊，輪詢調(diào)度模塊的輸入配置 相連接；雙口RAM讀取邏輯，它和數(shù)據(jù)包抓取監(jiān)視模塊相連接； 包分類結(jié)果讀取邏輯，它和數(shù)據(jù)包分類統(tǒng)計模塊相連接； CPU地址寄存器，該模塊鎖存CPU地址總線的數(shù)據(jù)； CPU控制信號寄存器，該模塊鎖存CPU總線的讀寫片選控制信號； CPU數(shù)據(jù)總線三態(tài)邏輯調(diào)度電路，該模塊控制對CPU數(shù)據(jù)總線的占用調(diào)度，這樣CPU接口模塊可以完成對外面CPU命令的解釋、各種配置寄存器的配置，以及統(tǒng)計結(jié)果的提交等功能。
全文摘要
本發(fā)明公開了一種寬帶接入設(shè)備，包括SPI3幀協(xié)議接收分析模塊、以太網(wǎng)MAC發(fā)送模塊、SPI3幀協(xié)議發(fā)送模塊、以太網(wǎng)MAC接收模塊、輪詢調(diào)度模塊、CPU接口模塊；其特征在于還包括數(shù)據(jù)包抓取監(jiān)視模塊，該模塊負(fù)責(zé)同步監(jiān)視發(fā)送和接收的數(shù)據(jù)包的內(nèi)容；數(shù)據(jù)包分類統(tǒng)計模塊，用于統(tǒng)計以太網(wǎng)側(cè)各個端口上的報文特性；CPU接口模塊與上述各個模塊都有連接。本發(fā)明由于增設(shè)了數(shù)據(jù)包抓取監(jiān)視模塊、數(shù)據(jù)包分類統(tǒng)計模塊，所以它能在實現(xiàn)現(xiàn)有的網(wǎng)絡(luò)接入功能同時，還可以實時的統(tǒng)計接入的端口的性能和監(jiān)視端口上的數(shù)據(jù)包內(nèi)容，從而可用以實時地測量網(wǎng)絡(luò)性能、診斷網(wǎng)絡(luò)的故障位置。
文檔編號H04L12/26GK101123581SQ20071007720
公開日2008年2月13日 申請日期2007年9月18日 優(yōu)先權(quán)日2007年9月18日
發(fā)明者帆 姚 申請人:中興通訊股份有限公司