專利名稱：數(shù)據(jù)接收裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及USB(Universal Serial Bus，通用串行總線)機(jī)器的接口，尤其涉及接收第一信號線和第二信號線的串行數(shù)據(jù)的數(shù)據(jù)接收裝置。
背景技術(shù)：
作為連接個人計算機(jī)與外圍設(shè)備的接口標(biāo)準(zhǔn)，USB備受矚目。USB為一種使用兩條信號線傳輸串行數(shù)據(jù)的技術(shù)。接收USB信號時，兩條信號線在接收電路中連接到接收比較器的正輸入端子和負(fù)輸入端子，接收比較器輸出兩條信號線之間的差分信號。在兩條信號線都處于低電平時，特別是在表示分組結(jié)束的幾個比特的EOP(End Of Packet，分組結(jié)束)區(qū)間，由于每條信號線的噪聲和兩條信號線的微小電位差施加于接收比較器，接收比較器的輸出有可能不穩(wěn)定。因此，需要設(shè)置一種特別的校正電路，該校正電路當(dāng)接收比較器的輸入為反相時進(jìn)行通常的差輸出，而在兩條信號線都處于低電平的EOP時使接收比較器的輸出穩(wěn)定。專利文獻(xiàn)1(日本專利申請?zhí)亻_2001-148719號公報)中公開了一種數(shù)據(jù)接收裝置，具有使接收比較器的輸出穩(wěn)定的校正電路。
圖1為以往的數(shù)據(jù)接收裝置的電路圖，該裝置在EOP時強(qiáng)制性地固定接收比較器的輸出。
圖1中，1為USB連接器，2為連接到USB連接器1的數(shù)據(jù)接收裝置2，其中USB連接器1具有用于數(shù)據(jù)的串行傳輸?shù)牡谝缓偷诙盘柧€3a和3b、以及用于供電的第一和第二電源線4a和4b。數(shù)據(jù)接收裝置2為USB收發(fā)器(transceiver)，包括接收比較器5、由施密特觸發(fā)電路(Schmitt trigger circuit)構(gòu)成的噪聲除去電路6和7、NOR(“或非”)電路8以及OR(“或”)電路9。數(shù)據(jù)接收裝置2在實際配置水平中與USB接口電路的PHY(物理層)相對應(yīng)，輸出信號和連接檢測信號傳遞給后級的電子設(shè)備11。
第一信號線3a連接到接收比較器5的正輸入端子，第二信號線3b連接到接收比較器5的負(fù)輸入端子。而且，第一信號線3a和第二信號線3b連接到噪聲除去電路6和噪聲除去電路7，噪聲除去電路6和噪聲除去電路7的輸出成為NOR電路8的輸入，而接收比較器5的輸出RCV和NOR電路8的輸出則輸入到OR電路9。OR電路9的輸出10被輸出。
對如上構(gòu)成的數(shù)據(jù)接收裝置2的動作進(jìn)行說明。
圖2和圖3為表示上述數(shù)據(jù)接收裝置2的電壓狀態(tài)的動作波形圖。
圖2中，時刻t1至t4表示分組傳輸，對3a和3b輸入了反相信號而接收比較器5的輸出RCV輸出其差分信號。RCV輸入到OR電路9，由于NOR電路8的輸出為低電平，所以該輸出與RCV同相地輸出到輸出10，時刻t3至t4之間的輸出10以高電平結(jié)束。時刻t4至t6表示EOP狀態(tài)，第一信號線3a和第二信號線3b都成為低電平。于是，接收比較器5的輸出RCV因為3a和3b之間的微小電位差或噪聲等影響而成為不穩(wěn)定，圖2的陰影部分表示該狀態(tài)。另外，由于噪聲除去電路6和噪聲除去電路7的輸出VP和VM都為低電平而OR電路8的輸出由此成為高電平，因此，OR電路9的輸出10不管RCV信號的狀態(tài)如何都被固定為高電平。
如上所述，在分組傳輸時作為RCV輸出由OR電路9的輸出10得到差分信號，在即將變化成EOP狀態(tài)之前OR電路9的輸出10以高電平結(jié)束，變化成EOP之后OR電路9的輸出10不管RCV如何都被固定為高電平，因此，分組傳輸結(jié)束狀態(tài)時能夠保持高電平地變化成EOP狀態(tài)。
然而，這種以往的數(shù)據(jù)接收裝置中，存在在EOP期間與其前的期間USB通信不穩(wěn)定的問題。
例如，在即將變化成EOP狀態(tài)之前的分組傳輸中，以第一信號線3a為低電平且第二信號線3b為高電平結(jié)束時，由于即將變化成EOP狀態(tài)之前OR電路9的輸出10成為低電平，所以，在從分組傳輸變化成EOP狀態(tài)時OR電路9的輸出10則從低電平變化成高電平。
圖3時表示上述問題的具體電壓狀態(tài)變化的動作波形圖。與圖2同樣，期間t1至t3表示分組傳輸，對3a和3b輸入反相信號，而且接收比較器5的輸出RCV輸出其差分信號。但是，在作為分組傳輸?shù)淖罱K期間的t2至t3的期間，由于第一信號線3a為低電平且第二信號線3b為高電平，所以接收比較器5的輸出10成為低電平。時刻t3至t5表示EOP狀態(tài)，第一信號線3a和第二信號線3b都成為低電平，接收比較器5的輸出RCV因為3a和3b之間的微小電位差或噪聲等影響而成為不穩(wěn)定，圖中的陰影部分表示該狀態(tài)。另外，由于噪聲除去電路6和噪聲除去電路7的輸出VP和VM都為低電平所以NOR電路8的輸出由此成為高電平，OR電路9的輸出10不管RCV信號的狀態(tài)如何都被固定為高電平。
如上所述，由于在分組傳輸?shù)淖罱K期間t2至t3中，OR電路9的輸出10成為低電平，在時刻t3至t5的EOP期間OR電路9的輸出10變化成高電平，因此，會發(fā)生在EOP期間與其前的期間USB通信不穩(wěn)定的問題。

發(fā)明內(nèi)容
本發(fā)明的第一個目的是提供一種數(shù)據(jù)接收裝置，在EOP期間與其前的期間能夠得到穩(wěn)定的接收數(shù)據(jù)，由此能夠穩(wěn)定地接收串行數(shù)據(jù)。
另外，本發(fā)明的第二個目的是提供一種數(shù)據(jù)接收裝置，即使在發(fā)生EOP的ERROR(錯誤)時，也能夠得到穩(wěn)定的接收數(shù)據(jù)。
本發(fā)明的一個方面提供一種接收第一信號線和第二信號線的串行數(shù)據(jù)的數(shù)據(jù)接收裝置，包括比較器，將所述第一信號線和所述第二信號線作為差分輸入；觸發(fā)產(chǎn)生單元，在所述第一信號和所述第二信號從反相變化成同相時，在所述比較器的輸出切換之前產(chǎn)生觸發(fā)信號；存儲單元，在所述第一信號和所述第二信號從反相變化成同相時，根據(jù)所述觸發(fā)信號引入并保持所述比較器在變化之前的輸出；以及選擇單元，在所述第一信號線的第一信號和所述第二信號線的第二信號彼此呈反相時，該選擇單元選擇所述比較器的輸出并作為接收數(shù)據(jù)輸出，而在所述第一信號和所述第二信號從反相變化成同相時，該選擇單元把從所述比較器的輸出切換成所述存儲單元所存儲的值并作為接收數(shù)據(jù)輸出。


圖1是表示以往的數(shù)據(jù)接收裝置的電路結(jié)構(gòu)圖；圖2是以往的數(shù)據(jù)接收裝置的動作波形圖；圖3是以往的數(shù)據(jù)接收裝置的動作波形圖；圖4是表示本發(fā)明實施例1的數(shù)據(jù)接收裝置的結(jié)構(gòu)的電路圖；圖5是表示該實施例的數(shù)據(jù)接收裝置的延遲單元和選擇電路的具體結(jié)構(gòu)的圖；圖6是表示該實施例的數(shù)據(jù)接收裝置的動作波形圖；圖7是表示該實施例的數(shù)據(jù)接收裝置的動作波形圖；
圖8是表示本發(fā)明實施例2的數(shù)據(jù)接收裝置的結(jié)構(gòu)的電路圖；圖9是表示該實施例的數(shù)據(jù)接收裝置的動作波形圖；圖10是表示該實施例的數(shù)據(jù)接收裝置的動作波形圖；圖11是表示本發(fā)明實施例3的數(shù)據(jù)接收裝置的結(jié)構(gòu)的電路圖；圖12是表示該實施例的數(shù)據(jù)接收裝置的動作波形圖；圖13是表示該實施例的數(shù)據(jù)接收裝置的動作波形圖；圖14是表示本發(fā)明實施例4的數(shù)據(jù)接收裝置的結(jié)構(gòu)的電路圖；圖15是表示該實施例的數(shù)據(jù)接收裝置的動作波形圖；圖16是表示該實施例的數(shù)據(jù)接收裝置的動作波形圖；圖17是表示本發(fā)明實施例5的數(shù)據(jù)接收裝置的結(jié)構(gòu)的電路圖；圖18是表示該實施例的數(shù)據(jù)接收裝置的電壓檢測電路的具體結(jié)構(gòu)的圖；以及圖19是表示該實施例的數(shù)據(jù)接收裝置的動作波形圖。
具體實施例方式
以下，參照附圖具體說明本發(fā)明的實施例。
(實施例1)圖4是表示本發(fā)明實施例1的數(shù)據(jù)接收裝置的結(jié)構(gòu)的電路圖。本實施例中采用適用于接收USB數(shù)據(jù)的數(shù)據(jù)接收裝置的例子。
圖4中，數(shù)據(jù)接收裝置100的結(jié)構(gòu)包括接收比較器102，將第一信號線101a和第二信號線101b作為差分輸入；噪聲除去電路103和104，由施密特觸發(fā)電路構(gòu)成；NOR電路105，將第一信號和第二信號從反相變化成同相時的邏輯輸出作為觸發(fā)信號輸出；延遲單元106，由多級串行反相器延遲輸入信號；D-FF電路107，根據(jù)來自NOR電路105的觸發(fā)信號引入并保持接收比較器102的輸出RCV；以及選擇電路108，由CMOS(互補(bǔ)金屬氧化物半導(dǎo)體)邏輯電路構(gòu)成，而且選擇接收比較器102的輸出RCV或者D-FF電路107的輸出Q，并將其輸出。另外，RCV為接收比較器102的輸出，VP為噪聲除去電路103的輸出，VM為噪聲除去電路104的輸出，而109為選擇電路108的輸出。
接收比較器102的正輸入端子連接到第一信號線101a，而接收比較器102的負(fù)輸入端子連接到第二信號線101b。而且，第一信號線101a和第二信號線101b連接到噪聲除去電路103和噪聲除去電路104，噪聲除去電路103和噪聲除去電路104的輸出成為NOR電路105的輸入信號。
NOR電路105，在第一信號和第二信號從反相變化成同相時，在接收比較器102的輸出切換之前產(chǎn)生觸發(fā)信號。
NOR電路105的輸出連接到D-FF電路107的時鐘輸入端子，接收比較器102的輸出RCV端子連接到D-FF電路107的數(shù)據(jù)輸入端子。NOR電路105的輸出還連接到延遲單元106的輸入，根據(jù)延遲單元106的輸出對選擇電路108進(jìn)行控制。
延遲單元106延遲NOR電路105的輸出以使選擇電路108的控制信號延遲于D-FF電路107的時鐘，由此發(fā)揮在D-FF電路107引入接收比較器102的RCV輸出之后，使選擇電路108選擇接收比較器102的RCV或D-FF電路107的輸出Q的作用。
D-FF電路107具有在前緣時鐘引入接收比較器102的輸出RCV，并將其保持在Q端子直到下一個上升的功能。在第一信號和第二信號從反相變化成同相時，D-FF電路107根據(jù)觸發(fā)信號保持接收比較器102的發(fā)生變化之前的輸出。
選擇電路108在延遲單元106的輸出為低電平時，選擇接收比較器102的輸出RCV而作為輸出109輸出，在延遲單元106的輸出為高電平時，選擇D-FF電路107的輸出Q而作為輸出109輸出。在第一信號線101a的第一信號和第二信號線101b的第二信號為彼此呈反相時，選擇電路108選擇接收比較器102的輸出，在第一信號和第二信號從反相變化成同相時，選擇電路108作為接收數(shù)據(jù)輸出保持在D-FF電路107的值。
上述接收比較器102由模擬比較器構(gòu)成，而噪聲除去電路103和104、NOR電路105、延遲單元106、D-FF電路107以及選擇電路108由包括CMOS邏輯電路的門電路構(gòu)成。接收比較器102由模擬比較器構(gòu)成所以其動作延遲較大，與此相對，上述接收比較器102之外的各個電路由CMOS邏輯電路等構(gòu)成所以其動作延遲較小。因此，相對于接收比較器102，上述各個邏輯電路采用作為整體進(jìn)行更快動作的結(jié)構(gòu)。
在此，設(shè)接收比較器102的傳遞延遲時間為tdCON、NOR電路105的傳遞延遲時間為tdNOR、噪聲除去電路103和104的傳遞延遲時間為tdSE、延遲單元106的傳遞延遲時間為tdDLY時，需要使下式(1)成立。
tdSE+tdNOR+tdDLY＜tdCON...(1)上述接收比較器102由于通常采用組合多個MOS電場效果晶體管(以下稱為“MOS-FET”)或雙極晶體管元件而形成的差分放大器方式，所以其傳遞延遲時間往往會變長，NOR電路105、噪聲除去電路103和104以及延遲單元106由于使用MOS邏輯電路實現(xiàn)所以易于縮短傳遞延遲時間。例如，接收比較器102的傳遞延遲時間tdCON為15ns時，假設(shè)NOR電路105的傳遞延遲時間tdNOR＝1ns、噪聲除去電路103和104的傳遞延遲時間tdSE＝2ns、延遲單元106的傳遞延遲時間tdDLY＝4ns的話，就得出下式(2)，由此能夠滿足上式(1)。
tdSE+tdNOR+tdDLY＝2ns+1ns+4ns＝7ns...(2)圖5是表示上述數(shù)據(jù)接收裝置100的延遲單元106和選擇電路108的具體結(jié)構(gòu)的圖。
圖5中，延遲單元106由多級反相器構(gòu)成，產(chǎn)生與級數(shù)相應(yīng)的延遲。選擇電路108由選擇電路108A和控制選擇電路108A的選擇控制電路108B構(gòu)成，選擇電路108A由AND(“與”)電路111和112、OR電路113以及反相器114構(gòu)成。而且，選擇控制電路108B由反相器121至125、延遲(delay)126、NAND(“與非”)電路127和128構(gòu)成。另外，上述延遲126與延遲單元106同樣由例如串行連接的反相器構(gòu)成。
對如上構(gòu)成的數(shù)據(jù)接收裝置100的動作進(jìn)行說明。
圖6和圖7是表示數(shù)據(jù)接收裝置的電壓狀態(tài)的動作波形圖。圖6為分組通信最后的狀態(tài)，即，即將進(jìn)入EOP之前(時刻t3至t41)的接收比較器102的輸出RCV以高電平結(jié)束，而且進(jìn)入EOP之后也依然保持上述高電平的情形。
圖6中，時刻t1至t41表示分組傳輸，對第一信號線101a和第二信號線101b輸入反相信號而接收比較器102的輸出RCV輸出其差分信號。而且，由于噪聲除去電路103和104的輸出彼此呈反相，所以NOR電路105的輸出成為低電平，由于D-FF電路107的觸發(fā)信號為低電平，D-FF電路107不引入數(shù)據(jù)。另外，由于在時刻t1至t41延遲單元106的輸出也成為低電平，選擇電路108選擇接收比較器102的輸出RCV，并由選擇電路108將其輸出。
繼而，時刻t41至t6表示EOP，由于對第一信號線101a和第二信號線101b都輸入低電平的同相信號，接收比較器102的輸出RCV在從時刻t41起延遲了傳遞延遲時間tdCON的時刻成為不穩(wěn)定區(qū)域(參見圖6的RCV陰影部分)。此外，在時刻t41，噪聲除去電路103和104的輸出都成為低電平，NOR電路105的輸出從低電平變化成高電平(參見圖6中的a.)而成為D-FF電路107的前緣觸發(fā)信號，D-FF電路107引入并保持接收比較器102的輸出RCV成為不穩(wěn)定區(qū)域之前的高電平值(參見圖6中的b.)。
而且，由于NOR電路105的輸出通過延遲單元106，晚于D-FF電路107的前緣觸發(fā)信號地控制選擇電路108，選擇電路108在時刻t42從接收比較器102的輸出RCV切換為D-FF電路107的輸出Q，并進(jìn)行輸出(參見圖6中的c.)。因此，即使在時刻t42以后接收比較器102的輸出RCV成為不穩(wěn)定時，由于選擇電路108已切換成D-FF電路107的輸出Q，選擇電路108的輸出能夠在時刻t3至t6之間保持高電平地推移。
圖7為分組通信最后的狀態(tài)，即，即將進(jìn)入EOP之前(時刻t2至t31)的接收比較器102的輸出RCV以低電平結(jié)束，而且進(jìn)入EOP之后也依然保持上述低電平的情形。時刻t1至t31表示分組傳輸，對第一信號線101a和第二信號線101b輸入反相信號，而接收比較器102的輸出RCV輸出該兩條信號線間的差分信號。而且，由于噪聲除去電路103和104的輸出彼此呈反相，所以NOR電路105的輸出成為低電平，由于D-FF電路107的觸發(fā)信號成為低電平，所以D-FF電路107不引入數(shù)據(jù)。另外，由于在時刻t1至t31延遲單元106的輸出也成為低電平，選擇電路108選擇接收比較器102的輸出RCV，并由選擇電路108將其輸出。
繼而，時刻t31至t5表示EOP，由于對第一信號線101a和第二信號線101b都輸入低電平的同相信號，接收比較器102的輸出RCV在從時刻t31起延遲了傳遞延遲時間tdCON的時刻成為不穩(wěn)定區(qū)域(參見圖7的RCV陰影部分)。此外，在時刻t31，噪聲除去電路103和104的輸出都成為低電平，NOR電路105的輸出從低電平變化成高電平(參見圖7中的a.)而成為D-FF電路107的前緣觸發(fā)信號，D-FF電路107引入并保持接收比較器102的輸出RCV成為不穩(wěn)定區(qū)域之前的低電平值(參見圖7中的b.)。
而且，由于NOR電路105的輸出通過延遲單元106，晚于D-FF電路107的前緣觸發(fā)信號地控制選擇電路108，選擇電路108在時刻t32從接收比較器102的輸出RCV切換為D-FF電路107的輸出Q，并進(jìn)行輸出(參見圖7中的c.)。因此，即使在時刻t32以后接收比較器102的輸出RCV成為不穩(wěn)定時，由于選擇電路108的輸出已切換成D-FF電路107的輸出Q，選擇電路108的輸出能夠在時刻t3至t5之間保持低電平地推移。
如上所述，根據(jù)本實施例，數(shù)據(jù)接收裝置100包括接收比較器102，將第一信號線101a和第二信號線101b作為差分輸入；NOR電路105，將第一信號和第二信號從反相變化成同相時的邏輯輸出作為觸發(fā)信號輸出；D-FF電路107，根據(jù)來自NOR電路105的觸發(fā)信號引入并保持接收比較器102的輸出RCV；以及選擇電路108，選擇接收比較器102的輸出RCV或D-FF電路107的輸出Q，并將其輸出；其中，在第一信號線101a的第一信號和第二信號線101b的第二信號為彼此呈反相時，選擇電路108選擇接收比較器102的輸出，在第一信號和第二信號從反相變化成同相時，選擇電路108作為接收數(shù)據(jù)輸出保持在D-FF電路107的值，由此在EOP期間輸出與即將進(jìn)入EOP期間之前的接收比較器102的輸出相同的電壓，從而在EOP期間和其前期間能夠得到穩(wěn)定的接收數(shù)據(jù)。也就是，如圖6和圖7所示，在即將進(jìn)入EOP期間之前的接收比較器102的輸出為高電平時(參見圖6中的c.)，在EOP期間輸出高電平，而在在即將進(jìn)入EOP期間之前的接收比較器102的輸出為低電平時(參見圖7中的c.)，在EOP期間輸出低電平，由此能夠在EOP期間和其前期間得到穩(wěn)定的接收數(shù)據(jù)。如上所述，由于數(shù)據(jù)接收裝置100能夠在EOP期間和其前期間使USB通信穩(wěn)定，因此，適用于USB接口電路(例如，USB收發(fā)器)時，能夠防止后級的電子機(jī)器的輸入不穩(wěn)定狀態(tài)的發(fā)生，對該電子機(jī)器輸入數(shù)據(jù)接收信號109、輸入信號VP和VM。
(實施例2)圖8是表示本發(fā)明實施例2的數(shù)據(jù)接收裝置的結(jié)構(gòu)的電路圖。在本實施例的說明中，對與圖4相同的結(jié)構(gòu)部分賦予相同號碼，并省略重復(fù)部分的說明。
圖8中，數(shù)據(jù)接收裝置200的結(jié)構(gòu)包括接收比較器102，將第一信號線101a和第二信號線101b作為差分輸入；噪聲除去電路103和104，由施密特觸發(fā)電路構(gòu)成；EX-NOR(“異-非或”)電路201，接受噪聲除去電路103和104的輸出，并將第一信號和第二信號從反相變化成同相時的邏輯輸出作為觸發(fā)信號輸出；延遲單元106，由多級串行反相器使輸入信號延遲；D-FF電路107，根據(jù)來自EX-NOR電路201的觸發(fā)信號引入并保持接收比較器102的輸出RCV；以及選擇電路108，由CMOS邏輯電路構(gòu)成，而且選擇接收比較器102的輸出RCV或D-FF電路107的輸出Q，并將其輸出。
在數(shù)據(jù)接收裝置200中，與圖4不同之處在于由EX-NOR電路201取代NOR電路105。
因此，在圖4的數(shù)據(jù)接收裝置100中，僅在噪聲除去電路103和104的輸出都變化為低電平時NOR電路105的輸出才變成高電平而成為D-FF電路107的前緣觸發(fā)信號，相對于此，在本實施例的數(shù)據(jù)接收裝置200中，在噪聲除去電路103和104的輸出都為低電平以及都為高電平的兩種情況下，EX-NOR電路201的輸出變成高電平而作為D-FF電路107的觸發(fā)信號來使用。
下面，對如上構(gòu)成的數(shù)據(jù)接收裝置200的動作進(jìn)行說明。
圖9和圖10是表示數(shù)據(jù)接收裝置的電壓狀態(tài)的動作波形圖。圖9為分組通信最后的狀態(tài)，即，即將進(jìn)入EOP之前(時刻t3至t41)的接收比較器102的輸出RCV以高電平結(jié)束，而且進(jìn)入EOP之后也依然保持上述高電平的情形。
時刻t1至t41表示分組傳輸，對第一信號線101a和第二信號線101b輸入反相信號，而接收比較器102的輸出RCV輸出該兩條信號線間的差分信號。而且，由于噪聲除去電路103和104的輸出彼此呈反相，所以EX-NOR電路201的輸出成為低電平，由于D-FF電路107的觸發(fā)信號為低電平，所以D-FF電路107不引入數(shù)據(jù)。另外，由于在時刻t1至t41延遲單元106的輸出也成為低電平，選擇電路108選擇接收比較器102的輸出RCV，并由選擇電路108將其輸出。
繼而，時刻t41至t6表示EOP，由于對第一信號線101a和第二信號線101b都輸入低電平的同相信號，接收比較器102的輸出RCV在從時刻t41起延遲了傳遞延遲時間tdCON的時刻成為不穩(wěn)定區(qū)域(參見圖9的RCV陰影部分)。此外，在時刻t41，噪聲除去電路103和104的輸出都成為低電平，EX-NOR電路201的輸出從低電平變化成高電平(參見圖9中的a.)而成為D-FF電路107的觸發(fā)信號，D-FF電路107引入并保持接收比較器102的輸出RCV成為不穩(wěn)定區(qū)域之前的高電平值(參見圖9中的b.)。
而且，EX-NOR電路201的輸出由于通過延遲單元106，晚于D-FF電路107的前緣觸發(fā)信號地控制選擇電路108，選擇電路108在時刻t42從接收比較器102的輸出RCV切換為D-FF電路107的輸出Q，并進(jìn)行輸出(參見圖9中的c.)。因此，即使在時刻t42以后接收比較器102的輸出RCV成為不穩(wěn)定時，由于選擇電路108已切換成D-FF電路107的輸出Q，選擇電路108的輸出能夠在時刻t3至t6之間保持高電平地推移。
另外，對于分組通信最后的狀態(tài)，即，即將進(jìn)入EOP之前(時刻t2至t41)的接收比較器102的輸出RCV以低電平結(jié)束，而且進(jìn)入EOP之后也依然保持上述低電平的情形，雖然在上述實施例1中使用圖7進(jìn)行了說明，由于在本實施例以及下面的各個實施例中，除了接收比較器102的輸出RCV不同之外，其動作與以高電平結(jié)束時相同，所以省略其說明。替代上述動作的說明，對EOP變化成ERROR的情形進(jìn)行說明。
圖10表示圖9的EOP變化成ERROR的情形。所謂的EOP的ERROR是指第一信號線101a和第二信號線101b都成為高電平的情形，其表示USB通信未正常地進(jìn)行的情形。時刻t1至t4表示分組傳輸，由于與圖9的動作相同，省略其說明。
時刻t41至t6表示上述ERROR，由于對第一信號線101a和第二信號線101b都輸入高電平的同相信號，接收比較器102的輸出RCV在從時刻t41起延遲了傳遞延遲時間tdCON的時刻成為不穩(wěn)定區(qū)域(參見圖10的RCV陰影部分)。此外，在時刻t41，噪聲除去電路103和104的輸出都成為高電平，EX-NOR電路201的輸出從低電平變化成高電平(參見圖10中的a.)而成為D-FF電路107的前緣觸發(fā)信號，D-FF電路107引入并保持接收比較器102的輸出RCV成為不穩(wěn)定區(qū)域之前的高電平值(參見圖10中的b.)。
而且，EX-NOR電路201的輸出通過延遲單元106，晚于D-FF電路107的前緣觸發(fā)信號地控制選擇電路108，選擇電路108在時刻t42從接收比較器102的輸出RCV切換為D-FF電路107的輸出Q，并進(jìn)行輸出(參見圖10中的c.)。因此，即使在時刻t42以后接收比較器102的輸出RCV成為不穩(wěn)定時，由于選擇電路108已切換成D-FF電路107的輸出Q，選擇電路108的輸出能夠在時刻t3至t6之間保持高電平地推移。
如上所述，根據(jù)本實施例，數(shù)據(jù)接收裝置200的結(jié)構(gòu)包括將第一信號和第二信號從反相變化成同相時的邏輯輸出作為觸發(fā)信號輸出的EX-NOR電路201來代替NOR電路105，由此能夠得到與實施例1相同的效果，也就是在EOP期間和其前期間能夠得到穩(wěn)定的接收數(shù)據(jù)的效果，還能夠得到如下效果，即，如圖10所述，即使EOP變化成ERROR而接收比較器102的輸出RCV成為不穩(wěn)定時，也能夠得到穩(wěn)定的接收數(shù)據(jù)。
(實施例3)圖11是表示本發(fā)明實施例3的數(shù)據(jù)接收裝置的結(jié)構(gòu)的電路圖。在本實施例的說明中，對與圖8相同的結(jié)構(gòu)部分賦予相同號碼，并省略重復(fù)部分的說明。
圖11中，數(shù)據(jù)接收裝置300的結(jié)構(gòu)包括接收比較器102，將第一信號線101a和第二信號線101b作為差分輸入；噪聲除去電路103和104，由施密特觸發(fā)電路構(gòu)成；EX-NOR(“異-非或”)電路301，直接連接到第一信號線101a和第二信號線101b，并將第一信號和第二信號從反相變化成同相時的邏輯輸出作為觸發(fā)信號輸出；EX-NOR(“異-非或”)電路302，接受噪聲除去電路103和104的輸出，并將第一信號和第二信號從反相變化成同相時的邏輯輸出作為選擇電路108的控制信號輸出；D-FF電路107，根據(jù)來自EX-NOR電路301的觸發(fā)信號引入并保持接收比較器102的輸出RCV；以及選擇電路108，由CMOS邏輯電路構(gòu)成，而且選擇接收比較器102的輸出RCV或D-FF電路107的輸出Q，并將其輸出。
在數(shù)據(jù)接收裝置300中，與圖8不同之處在于具有直接連接到第一信號線101a和第二信號線101b的EX-NOR電路301來代替EX-NOR電路201；以及使用具有動作延遲的EX-NOR電路302來代替延遲單元106。也就是，在圖8的數(shù)據(jù)接收裝置200中，EX-NOR電路201的輸出作為D-FF電路107的觸發(fā)信號來使用。在本實施例中，作為D-FF電路107的觸發(fā)信號使用直接連接到第一信號線101a和第二信號線101b的EX-NOR電路301的輸出，EX-NOR電路302僅作為選擇電路108的控制信號來使用。
另外，在圖8的數(shù)據(jù)接收裝置200中，通過延遲單元106使D-FF電路107的觸發(fā)信號延遲，作為選擇電路108的控制信號來使用。在本實施例中，通過EX-NOR電路301單獨的傳遞延遲時間、以及噪聲除去電路103和104與EX-NOR電路302的相加的傳遞延遲時間，來實現(xiàn)與圖8的數(shù)據(jù)接收裝置200相同的延遲效果。也就是，EX-NOR電路302對于第一信號線101a和第二信號線101b的傳遞延遲時間，與直接連接到第一信號線101a和第二信號線101b的EX-NOR電路301相比，變大與噪聲除去電路103和104的傳遞延遲時間相應(yīng)的量。
下面，對如上構(gòu)成的數(shù)據(jù)接收裝置300的動作進(jìn)行說明。
圖12和圖13是表示數(shù)據(jù)接收裝置的電壓狀態(tài)的動作波形圖。圖12為分組通信最后的狀態(tài)，即，即將進(jìn)入EOP之前(時刻t3至t41)的接收比較器102的輸出RCV以高電平結(jié)束，而且進(jìn)入EOP之后也依然保持上述高電平的情形。
時刻t1至t41表示分組傳輸，對第一信號線101a和第二信號線101b輸入反相信號，而接收比較器102的輸出RCV輸出該兩條信號線間的差分信號。而且，由于噪聲除去電路103和104的輸出彼此呈反相，所以EX-NOR電路301的輸出成為低電平，由于D-FF電路107的觸發(fā)信號為低電平，所以D-FF電路107不引入數(shù)據(jù)。另外，由于EX-NOR電路302的輸出也成為低電平，選擇電路108選擇接收比較器102的輸出RCV，并由選擇電路108將其輸出。
繼而，時刻t41至t6表示EOP，由于對第一信號線101a和第二信號線101b都輸入低電平的同相信號，接收比較器102的輸出RCV在從時刻t41起延遲了傳遞延遲時間tdCON的時刻成為不穩(wěn)定區(qū)域(參見圖12的RCV陰影部分)。此外，在時刻t41，噪聲除去電路103和104的輸出都成為低電平，EX-NOR電路301的輸出從低電平變化成高電平(參見圖12中的a.)而成為D-FF電路107的觸發(fā)信號，D-FF電路107引入并保持接收比較器102的輸出RCV成為不穩(wěn)定區(qū)域之前的高電平值(參見圖12中的b.)。
而且，由于EX-NOR電路302的輸出晚于EX-NOR電路301的輸出地控制選擇電路108，選擇電路108在時刻t42從接收比較器102的輸出RCV切換為D-FF電路107的輸出Q，并進(jìn)行輸出(參見圖12中的c.)。因此，由于選擇電路108的輸出在時刻t42以后接收比較器102的輸出RCV成為不穩(wěn)定之前切換成D-FF電路107的輸出Q，選擇電路108的輸出能夠在時刻t3至t6之間保持高電平地推移。
圖13表示圖12的EOP變化成ERROR的情形。正如實施例2中所述，該ERROR為第一信號線101a和第二信號線101b都成為高電平的情形，表示USB通信未正常地進(jìn)行的情形。時刻t1至t41表示分組傳輸，由于與圖12的動作相同，省略其說明。
繼而，時刻t41至t6表示上述ERROR，由于對第一信號線101a和第二信號線101b都輸入高電平的同相信號，接收比較器102的輸出RCV在從時刻t41起延遲了傳遞延遲時間tdCON的時刻成為不穩(wěn)定區(qū)域(參見圖13的RCV陰影部分)。此外，在時刻t41，噪聲除去電路103和104的輸出都成為高電平，EX-NOR電路301的輸出從低電平變化成高電平(參見圖13中的a.)，D-FF電路107引入并保持接收比較器102的輸出RCV成為不穩(wěn)定區(qū)域之前的高電平值(參見圖13中的b.)。
而且，由于EX-NOR電路302的輸出晚于D-FF電路107的前緣觸發(fā)信號地控制選擇電路108，選擇電路108在時刻t42從接收比較器102的輸出RCV切換為D-FF電路107的輸出Q，并進(jìn)行輸出(參見圖13中的c.)。因此，由于選擇電路108的輸出在時刻t42以后接收比較器102的輸出RCV成為不穩(wěn)定之前切換成D-FF電路107的輸出Q，選擇電路108的輸出能夠在時刻t3至t6之間保持高電平地推移。
如上所述，根據(jù)本實施例，數(shù)據(jù)接收裝置300將直接連接到第一信號線101a和第二信號線101b的EX-NOR電路301的邏輯輸出作為D-FF電路107的觸發(fā)信號，而不設(shè)置延遲單元106。也就是，由于根據(jù)時間上最早的第一信號線101a的第一信號和第二信號線101b的第二信號生成觸發(fā)信號，并且D-FF電路107根據(jù)該觸發(fā)信號引入接收比較器102的輸出RCV，所以D-FF電路107以相對選擇電路108較早的定時完成保持?jǐn)?shù)據(jù)的動作，從而能夠得到省略延遲單元106的效果。而且，能夠謀取數(shù)據(jù)接收裝置300整體的數(shù)據(jù)接收動作時間的改善。
(實施例4)圖14是表示本發(fā)明實施例4的數(shù)據(jù)接收裝置的結(jié)構(gòu)的電路圖。在本實施例的說明中，對與圖11相同的結(jié)構(gòu)部分賦予相同號碼，并省略重復(fù)部分的說明。
圖14中，數(shù)據(jù)接收裝置400的結(jié)構(gòu)包括接收比較器102，將第一信號線101a和第二信號線101b作為差分輸入；噪聲除去電路103和104，由施密特觸發(fā)電路構(gòu)成；EX-NOR(“異-非或”)電路301，直接連接到第一信號線101a和第二信號線101b，并將第一信號和第二信號從反相變化成同相時的邏輯輸出作為觸發(fā)信號輸出；EX-NOR(“異-非或”)電路302，接受噪聲除去電路103和104的輸出，并將第一信號和第二信號從反相變化成同相時的邏輯作為選擇電路108的控制信號輸出；延遲單元401，延遲接收比較器102的輸出RCV；D-FF電路107，根據(jù)來自EX-NOR電路301的觸發(fā)信號引入并保持由延遲單元401進(jìn)行延遲的接收比較器102的輸出RCV；以及選擇電路108，由CMOS邏輯電路構(gòu)成，而且選擇接收比較器102的輸出RCV或D-FF電路107的輸出Q，并將其輸出。
在此，在D-FF電路107的數(shù)據(jù)輸入端子設(shè)置延遲單元401，由此謀求調(diào)整對D-FF電路107和選擇電路108輸入數(shù)據(jù)的定時。與圖5的延遲單元106相同，延遲單元401例如由串行連接的反相器構(gòu)成。
在圖11的數(shù)據(jù)接收裝置300中，接收比較器102的輸出RCV直接輸入到D-FF電路107的數(shù)據(jù)端子。在本實施例中，接收比較器102的輸出RCV經(jīng)過延遲單元401輸入到D-FF電路107的數(shù)據(jù)端子。因此，由于在EX-NOR電路301的輸出成為D-FF電路107的觸發(fā)信號時，通過延遲單元401接收比較器102的輸出RCV更晚地輸入，所以D-FF電路107能夠更穩(wěn)定地引入RCV數(shù)據(jù)。
下面，對如上構(gòu)成的數(shù)據(jù)接收裝置400的動作進(jìn)行說明。
圖15和圖16是表示數(shù)據(jù)接收裝置的電壓狀態(tài)的動作波形圖。圖15為分組通信最后的狀態(tài)，即，即將進(jìn)入EOP之前(時刻t3至t31)的接收比較器102的輸出RCV以低電平結(jié)束，而且進(jìn)入EOP之后也依然保持上述低電平的情形。
時刻t1至t31表示分組傳輸，對第一信號線101a和第二信號線101b輸入反相信號，而接收比較器102的輸出RCV輸出該兩條信號線間的差分信號。此時，延遲單元401使接收比較器102的輸出RCV延遲一定時間地輸出到D-FF電路107的數(shù)據(jù)輸入端子，由于噪聲除去電路103和104的輸出彼此呈反相，所以EX-NOR電路301的輸出由此成為低電平，由于D-FF電路107的觸發(fā)信號為低電平，所以D-FF電路107不引入數(shù)據(jù)。另外，由于EX-NOR電路302的輸出也成為低電平，選擇電路108選擇接收比較器102的輸出RCV，并由選擇電路108將其輸出。
繼而，時刻t31至t5表示EOP，由于對第一信號線101a和第二信號線101b都輸入低電平的同相信號，接收比較器102的輸出RCV在從時刻t41起延遲了傳遞延遲時間tdCON的時刻成為不穩(wěn)定區(qū)域(參見圖15的RCV陰影部分)。此外，在時刻t31，由于噪聲除去電路103和104的輸出都成為低電平，EX-NOR電路301的輸出也與此同時在時刻t31從低電平變化成高電平(參見圖15中的a.)。而且，由于延遲單元401使接收比較器102的輸出RCV的不穩(wěn)定區(qū)域延長到t33(參見圖15的延遲單元401輸出的陰影部分)，D-FF電路107能夠在遠(yuǎn)早于t33的t31引入并保持接收比較器102的輸出RCV成為不穩(wěn)定區(qū)域之前的低電平值(參見圖15中的b.)。而且，由于EX-NOR電路302的輸出晚于EX-NOR電路301的輸出地控制選擇電路108，選擇電路108在時刻t32從接收比較器102的輸出RCV切換為D-FF電路107的輸出Q，并進(jìn)行輸出(參見圖15中的c.)。因此，即使在時刻t32以后接收比較器102的輸出RCV成為不穩(wěn)定時，由于選擇電路108已切換成D-FF電路107的輸出Q，選擇電路108的輸出能夠在時刻t2至t5之間保持低電平地推移。
圖16表示圖15的EOP變化成ERROR的情形。正如實施例2中所述，該ERROR為第一信號線101a和第二信號線101b都成為高電平的情形，表示USB通信未正常地進(jìn)行的情形。時刻t1至t31表示分組傳輸，由于與圖15的動作相同，省略其說明。
繼而，時刻t31至t5表示上述ERROR，由于對第一信號線101a和第二信號線101b都輸入高電平的同相信號，接收比較器102的輸出RCV在從時刻t31起延遲了傳遞延遲時間tdCON的時刻成為不穩(wěn)定區(qū)域(參見圖16的RCV陰影部分)。此外，在時刻t31，由于噪聲除去電路103和104的輸出都成為低電平，EX-NOR電路301的輸出與此同時從低電平變化成高電平(參見圖16中的a.)。而且，由于延遲單元401使接收比較器102的輸出RCV的不穩(wěn)定區(qū)域延長到t33(參見圖16的延遲單元401輸出的陰影部分)，D-FF電路107能夠在遠(yuǎn)早于t33的t31引入并保持接收比較器102的輸出RCV成為不穩(wěn)定區(qū)域之前的低電平值(參見圖16中的b.)。而且，由于EX-NOR電路302的輸出晚于EX-NOR電路301的輸出地控制選擇電路108，選擇電路108在時刻t32從接收比較器102的輸出RCV切換為D-FF電路107的輸出Q，并進(jìn)行輸出(參見圖16中的c.)。因此，即使在時刻t32以后接收比較器102的輸出RCV成為不穩(wěn)定時，由于選擇電路108已切換成D-FF電路107的輸出Q，選擇電路108的輸出能夠在時刻t2至t5之間保持低電平地推移。
如上所述，根據(jù)本實施例，由于數(shù)據(jù)接收裝置400具有使接收比較器102的輸出RCV延遲的延遲單元401，如圖15和圖16所示，能夠可靠地引入并保持接收比較器102的輸出RCV成為不穩(wěn)定區(qū)域之前的值，由此在EOP期間與其前期間能夠更可靠地得到穩(wěn)定的接收數(shù)據(jù)。
(實施例5)圖17是表示本發(fā)明實施例5的數(shù)據(jù)接收裝置的結(jié)構(gòu)的電路圖。在本實施例的說明中，對與圖14相同的結(jié)構(gòu)部分賦予相同號碼，并省略重復(fù)部分的說明。
圖17中，數(shù)據(jù)接收裝置500的結(jié)構(gòu)包括接收比較器102，將第一信號線101a和第二信號線101b作為差分輸入；噪聲除去電路103和104，由施密特觸發(fā)電路構(gòu)成；EX-NOR(“異-非或”)電路301，直接連接到第一信號線101a和第二信號線101b，并將第一信號和第二信號從反相變化成同相時的邏輯輸出作為觸發(fā)信號輸出；延遲單元401，延遲接收比較器102的輸出RCV；D-FF電路107，根據(jù)來自EX-NOR電路301的觸發(fā)信號引入并保持由延遲單元401進(jìn)行延遲的接收比較器102的輸出RCV；電壓檢測電路501(電壓檢測電路<1>)，檢測第一信號線101a和第二信號線101b的電位同時成為低電平閾值VTL以下的電壓電平；電壓檢測電路502(電壓檢測電路<2>)，檢測第一信號線101a和第二信號線101b的電位同時成為高電平閾值VTH以上的電壓電平；OR電路503，將電壓檢測電路501和電壓檢測電路502的OR邏輯輸出作為控制信號輸出給選擇電路108；以及選擇電路108，由CMOS邏輯電路構(gòu)成，而且選擇接收比較器102的輸出RCV或D-FF電路107的輸出Q，并將其輸出。
EX-NOR電路301的輸入直接連接到第一信號線101a和第二信號線101b，電壓檢測電路501和電壓檢測電路502的輸入也分別連接到第一信號線101a以及第二信號線101b。電壓檢測電路501和電壓檢測電路502的輸出，經(jīng)過OR電路503成為選擇電路108的控制信號。
電壓檢測電路501為一種NOR型電壓檢測電路，在第一信號線101a和第二信號線101b的電位同時成為低電平閾值VTL以下時輸出高電平，而電壓檢測電路502為一種AND型電壓檢測電路，在第一信號線101a和第二信號線101b的電位同時成為高電平閾值VTH以上時輸出高電平。對于具體的電路結(jié)構(gòu)，將在后面根據(jù)圖18敘述。
尤其，在精密地進(jìn)行第一信號線101a和第二信號線101b的電壓判定時，就需要電壓檢測電路501和電壓檢測電路502，一般通過使用多個晶體管的MOS型差分放大器等模擬電路來實現(xiàn)。因此，OR電路503的輸出，在第一信號線101a和第二信號線101b同時成為低電平閾值VTL以下時以及在同時成為高電平閾值VTH以上時，都輸出高電平。此外，電壓檢測電路501和電壓檢測電路502具有噪聲除去功能，由于可以由電壓檢測電路501和電壓檢測電路502替代噪聲除去電路103和104，所以，選擇電路108的控制信號的生成中不使用噪聲除去電路103和104的輸出。
圖18是表示上述電壓檢測電路501和502的具體結(jié)構(gòu)的圖，由于電壓檢測電路501和502的結(jié)構(gòu)基本上相同，所以，作為代表表示電壓檢測電路501。
圖18中，電壓檢測電路501由比較器511和512、NchMOS晶體管N1和N2、以及恒定電流源513構(gòu)成。第二信號線101b的輸入信號DM連接到比較器511的負(fù)端輸入端子，第一信號線101a的輸入信號DP連接到比較器512的負(fù)端輸入端子，基準(zhǔn)電壓(例如為0.7V)連接到比較器511和512的正端輸入端子。在第一信號線101a和第二信號線101b的電位都成為低電平閾值VTL以下時，電壓檢測電路501的NchMOS晶體管N1和N2都截止而將輸出VD輸出。
下面，對如上構(gòu)成的數(shù)據(jù)接收裝置500的動作進(jìn)行說明。
圖19是表示數(shù)據(jù)接收裝置的電壓狀態(tài)的動作波形圖。圖19表示在即將進(jìn)入EOP之前(時刻t2至t31)的分組通信最后狀態(tài)，接收比較器102的輸出RCV以低電平結(jié)束，而且進(jìn)入EOP之后也依然保持上述低電平的情形，以及在即將進(jìn)入ERROR之前(時刻t6至t71)的分組通信最后狀態(tài)，接收比較器102的輸出RCV以高電平結(jié)束，而且進(jìn)入ERROR之后也依然保持上述高電平的情形。時刻t1至t31表示分組傳輸，對第一信號線101a和第二信號線101b輸入反相信號，而接收比較器102的輸出RCV輸出該兩條信號線間的差分信號。另外，延遲單元401使接收比較器102的輸出RCV延遲一定時間地輸出到D-FF電路107的數(shù)據(jù)輸入端子，由于EX-NOR電路301的輸出成為低電平而D-FF電路107的觸發(fā)信號成為低電平，D-FF電路107不引入數(shù)據(jù)。另外，由于電壓檢測電路501和電壓檢測電路502在t1至t31輸出低電平而OR電路503的輸出也成為低電平，選擇電路108選擇接收比較器102的輸出RCV，并由選擇電路108將其輸出。
繼而，時刻t31至t5表示EOP，由于對第一信號線101a和第二信號線101b都輸入低電平的同相信號，接收比較器102的輸出RCV在從時刻t31起延遲了傳遞延遲時間tdCON的時刻成為不穩(wěn)定區(qū)域(參見圖19的RCV陰影部分)。最初，EX-NOR電路301的輸出在t31從低電平變化成高電平(參見圖19中的a.)。而且，由于延遲單元401使接收比較器102的輸出RCV的不穩(wěn)定區(qū)域延長到t33(參見圖19的延遲單元401輸出的陰影部分)，D-FF電路107能夠在遠(yuǎn)早于t33的t31引入并保持接收比較器102的輸出RCV成為不穩(wěn)定區(qū)域之前的低電平值(參見圖19中的b.)。
繼而在t32，由于電壓檢測電路501和OR電路503從低電平變化成高電平而控制選擇電路108，選擇電路108在時刻t32從接收比較器102的輸出RCV切換為D-FF電路107的輸出Q，并進(jìn)行輸出。因此，即使在時刻t32以后接收比較器102的輸出RCV成為不穩(wěn)定時，由于選擇電路108的輸出已切換成D-FF電路107的輸出Q，選擇電路108的輸出能夠在時刻t2至t5之間保持低電平地推移(參見圖19中的c.)。
繼而，時刻t5至t71表示分組傳輸，由于與時刻t1至t31的動作相同，省略其說明。
繼而，時刻t72至t9表示上述ERROR，由于對第一信號線101a和第二信號線101b都輸入高電平的同相信號，接收比較器102的輸出RCV在從時刻t71起延遲了傳遞延遲時間tdCON的時刻成為不穩(wěn)定區(qū)域(參見圖19的RCV陰影部分)。最初，EX-NOR電路301的輸出在t71同時從低電平變化成高電平。而且，由于延遲單元401使接收比較器102的輸出RCV的不穩(wěn)定區(qū)域延長到t73(參見圖19的延遲單元401輸出的陰影部分)，D-FF電路107能夠在遠(yuǎn)早于t73的t71引入并保持接收比較器102的輸出RCV成為不穩(wěn)定區(qū)域之前的低電平值(參見圖19中的d.)。繼而在t72，電壓檢測電路502和OR電路503從低電平變化成高電平而控制選擇電路108，選擇電路108在時刻t72從接收比較器102的輸出RCV切換為D-FF電路107的輸出Q，并進(jìn)行輸出(參見圖19中的e.)。因此，即使在時刻t72以后接收比較器102的輸出RCV成為不穩(wěn)定時，由于選擇電路108的輸出已切換成D-FF電路107的輸出Q，選擇電路108的輸出能夠在時刻t2至t6之間保持低電平地推移(參見圖19中的f.)。
如上所述，根據(jù)本實施例，由于數(shù)據(jù)接收裝置500具有檢測第一信號線101a和第二信號線101b的電位同時成為預(yù)定閾值的電壓電平的電壓檢測電路501和電壓檢測電路502，并將其輸出經(jīng)過OR電路503作為選擇電路108的控制信號，所以，能通過調(diào)整閾值電壓改變選擇電路108的數(shù)據(jù)切換動作的定時。因此，在將數(shù)據(jù)接收裝置500實際應(yīng)用于USB收發(fā)器等中作為接收電路時，除了易于調(diào)整之外，還能夠適用于廣泛用途。
上面舉例說明了本發(fā)明的最佳實施例，但本發(fā)明并不限于此。例如，雖然在上述各個實施例中說明了將CMOS電路用于邏輯電路的例子，任何MOS電路都可以采用。只要上述各個邏輯電路作為整體的動作相對作為模擬比較器的接收比較器102更快即可。但是，不言而喻的是CMOS電路在消耗功率方面具有優(yōu)勢。
另外，雖然在上述各個實施例中說明了適用于USB機(jī)器的數(shù)據(jù)接收裝置的例子，但只要是相對USB的差動形式信號兩端差動信號接收反相信號的電路，任何接收電路都可以采用。例如，可以用來取代上述圖1的以往的數(shù)據(jù)接收裝置，此時輸出信號和連接檢測信號則傳遞給后級的電子機(jī)器。該電子機(jī)器可以用作為包括便攜式電話裝置的各種電子機(jī)器。
另外，雖然在上述各個實施例中為了說明的方便使用了“數(shù)據(jù)接收裝置”的名稱，不言而喻，也可以稱為“數(shù)據(jù)接收電路”、“USB接口”以及“USB機(jī)器”等。
另外，例如延遲電路、D-FF電路等構(gòu)成上述數(shù)據(jù)接收裝置的各個電路單元的種類、數(shù)目以及連接方式并不限于上述實施例。
如上所述，根據(jù)本發(fā)明，在EOP期間與其前的期間能夠得到穩(wěn)定的接收數(shù)據(jù)，由此能夠穩(wěn)定地接收串行數(shù)據(jù)。而且，即使在發(fā)生EOP的ERROR時，也能夠得到穩(wěn)定的接收數(shù)據(jù)。由此能夠防止位于數(shù)據(jù)接收裝置后級的電子機(jī)器的輸入不穩(wěn)定狀態(tài)的發(fā)生。
工業(yè)實用性因此，本發(fā)明的數(shù)據(jù)接收裝置實現(xiàn)針對USB的差動形式信號準(zhǔn)確地接收兩端差動信號為反相信號(不同的電壓電平)的情況和同相信號(相同的電壓電平)的情況的數(shù)據(jù)接收裝置，可以適用于USB收發(fā)器的數(shù)據(jù)處理技術(shù)。
本說明書的內(nèi)容基于2006年2月28日申請的日本專利申請?zhí)卦?006-053927號。其全部內(nèi)容包含于此作為參考。
權(quán)利要求
1.一種接收第一信號線和第二信號線的串行數(shù)據(jù)的數(shù)據(jù)接收裝置，包括比較器，將所述第一信號線和所述第二信號線作為差分輸入；觸發(fā)產(chǎn)生單元，在所述第一信號和所述第二信號從反相變化成同相時，在所述比較器的輸出切換之前產(chǎn)生觸發(fā)信號；存儲單元，在所述第一信號和所述第二信號從反相變化成同相時，根據(jù)所述觸發(fā)信號引入并保持所述比較器在變化之前的輸出；以及選擇單元，在所述第一信號線的第一信號和所述第二信號線的第二信號彼此呈反相時，該選擇單元選擇所述比較器的輸出并作為接收數(shù)據(jù)輸出，而在所述第一信號和所述第二信號從反相變化成同相時，該選擇單元把從所述比較器的輸出切換成所述存儲單元所存儲的值并作為接收數(shù)據(jù)輸出。
2.如權(quán)利要求1所述的數(shù)據(jù)接收裝置，其中，所述觸發(fā)產(chǎn)生單元直接連接到所述第一信號線和所述第二信號線，并且由所述第一信號線的所述第一信號和所述第二信號線的所述第二信號產(chǎn)生所述觸發(fā)信號。
3.如權(quán)利要求1所述的數(shù)據(jù)接收裝置，其中，所述觸發(fā)產(chǎn)生單元由邏輯電路構(gòu)成。
4.如權(quán)利要求1所述的數(shù)據(jù)接收裝置，其中，所述觸發(fā)產(chǎn)生單元由“非或”門構(gòu)成，而且所述同相為所述第一信號線的第一信號和所述第二信號線的第二信號的電壓低于所述“非或”門的閾值電壓的情況。
5.如權(quán)利要求1所述的數(shù)據(jù)接收裝置，其中，所述觸發(fā)產(chǎn)生單元由“異-非或”門構(gòu)成，而且所述同相為所述第一信號線的第一信號和所述第二信號線的第二信號的電壓低于所述“異-非或”門的閾值電壓的情況以及高于所述“異-非或”門的閾值電壓的情況。
6.如權(quán)利要求1所述的數(shù)據(jù)接收裝置，其中，所述存儲單元存儲即將進(jìn)入EOP期間之前的所述比較器的輸出。
7.如權(quán)利要求1所述的數(shù)據(jù)接收裝置，其中，所述選擇單元作為控制信號接受所述觸發(fā)信號，由此在所述第一信號和所述第二信號從反相變化成同相時，把從所述比較器的輸出切換成所述存儲單元所存儲的值并將其輸出。
8.如權(quán)利要求1所述的數(shù)據(jù)接收裝置，其中，所述選擇單元將所述存儲單元所存儲的、即將進(jìn)入EOP期間之前的所述比較器的輸出，在所述EOP期間作為接收數(shù)據(jù)輸出。
9.如權(quán)利要求1所述的數(shù)據(jù)接收裝置，還包括第一延遲單元，延遲所述觸發(fā)信號，其中，所述存儲單元根據(jù)未經(jīng)過所述第一延遲單元的觸發(fā)信號引入并保持所述比較器在變化之前的輸出；所述選擇單元作為控制信號接受由所述第一延遲單元進(jìn)行延遲的觸發(fā)信號，由此在存儲于所述存儲單元的時刻之后，把從所述比較器的輸出切換成所述存儲單元所存儲的值并將其輸出。
10.如權(quán)利要求1所述的數(shù)據(jù)接收裝置，還包括第二延遲單元，延遲所述比較器的輸出，其中，在所述第一信號和所述第二信號從反相變化成同相時，所述存儲單元根據(jù)所述觸發(fā)信號引入并保持所述比較器在變化之前的、且由所述第二延遲單元進(jìn)行延遲的所述比較器的輸出。
11.如權(quán)利要求9所述的數(shù)據(jù)接收裝置，其中，所述第一延遲單元和第二延遲單元根據(jù)反相器或者邏輯門的動作延遲時間，使信號延遲。
12.如權(quán)利要求1所述的數(shù)據(jù)接收裝置，其中，所述比較器為模擬比較器；而且所述觸發(fā)產(chǎn)生單元、所述存儲單元、和/或所述選擇單元由包括CMOS邏輯電路的門電路構(gòu)成。
全文摘要
一種數(shù)據(jù)接收裝置，在EOP期間與其前的期間能夠得到穩(wěn)定的接收數(shù)據(jù)，由此能夠穩(wěn)定地接收串行數(shù)據(jù)。數(shù)據(jù)接收裝置(100)包括接收比較器(102)，將第一信號線(101a)和第二信號線(101b)作為差分輸入；NOR電路(105)，將第一信號和第二信號從反相變化成同相時的邏輯輸出作為觸發(fā)信號輸出；以及D－FF電路(107)，根據(jù)來自NOR電路(105)的觸發(fā)信號引入并保持接收比較器(102)的輸出RCV；其中，在第一信號線(101a)的第一信號和第二信號線(101b)的第二信號彼此呈反相時，選擇電路(108)選擇接收比較器(102)的輸出，而在第一信號和第二信號從反相變化成同相時，選擇電路(108)作為接收數(shù)據(jù)輸出D－FF電路(107)所保持的值。
文檔編號H04L25/02GK101030187SQ200710085010
公開日2007年9月5日 申請日期2007年2月28日 優(yōu)先權(quán)日2006年2月28日
發(fā)明者木原秀之 申請人:松下電器產(chǎn)業(yè)株式會社