專利名稱：實現(xiàn)hspa信道編、解碼的方法、裝置及系統(tǒng)的制作方法
實現(xiàn)HSPA信道編、解碼的方法、裝置及系統(tǒng) 技術領域 .
本發(fā)明涉及移動通信技術領域，尤其涉及實現(xiàn)HSPA信道編、解碼的方法、 裝置及系統(tǒng)。
背景技術：
HSPA ( High-Speed Packet Access,高速分組接入)是3GPP提出的能 夠提供遠遠高于現(xiàn)有3GPP Release99 WCDMA (Wideband Code Division Multiple Access, Wideband CDMA,寬帶分碼多工存取)所能支持的數據速 率的技術，其包括HSDPA (高速下行分組接入)和HSUPA (高速上行分組接 入)；其中，HSDPA在下行鏈路上能夠實現(xiàn)高達14.4Mbit/s的速率，通過新 的自適應調制與編碼以及將部分無線接口控制功能從無線網絡控制器轉移到 基站中，實現(xiàn)了更高效的調度以及更快捷的重傳；HSUPA在上行鏈路中能夠 實現(xiàn)高達5.76Mbit/s的速率。
現(xiàn)以HSDPA為例進行說明，當然HSUPA與其原理相同，在此不再贅述。 HSDPA是第三代移動通信提高下行容量和數據業(yè)務速率的一種重要技術，是 3GPP Release5對于R99/R4的主要突破，利用HSDPA技術可以實現(xiàn)下行數 據業(yè)務的高吞吐量、小延遲和高峰值數據速率等性能。HSDPA后向兼容R99 及R4，運營商可以根據網絡建設發(fā)展的需要進行平滑升級，不會對現(xiàn)有的用 戶造成影響。HSDPA同時適用于WCDMA FDD ( Frequency Division Duplex, 頻分雙工)、UTRA TDD (Terrestrial Radio Access地面無線4妄入，Time Division Duplex時分雙工)和TD畫SCDMA ( Time Division Synchronous CDMA，時分-同步碼分多址)三種不同模式。
為了支持HSDPA, WCDMA FDD、 UTRA TDD和TD-SCDMA系統(tǒng)增加 了 HS-DSCH ( high speed downlink shared channel,高速下行共享信道)信 道以承載高速下行業(yè)務數據。而WCDMAFDD、 UTRATDD和TD-SCDMA的 HS-DSCH的處理流程基本類似。下面以TD-SCDMA系統(tǒng)的HS-DSCH的處理為例進行說明。
在TD-SCDMA系統(tǒng)中，HS-DSCH采用Turbo編碼， 一個傳輸時間間隔 (TTI)內只有一個傳輸塊，其編碼過程如圖1所示，而關于編碼步驟的詳細 說明，可以參見3GPPTS25.222,在此不再贅述；而圖1中的物理層HARQ(混 合自動請求重傳)部分的比特收集和交織的實現(xiàn)基于TS25.222標準流程的實 現(xiàn)過程如圖2所示
下面以部分接收端處理過程描述為例首先接收到的物理信道數據經過 解信道映射和解星座重排，然后進入解交織處理；圖2中的解交織部分、其后 的Buffer(緩存)2和控制模塊2共同完成解交織過程；其中，解交織過程的具 體實現(xiàn)是通過控制Buffer2的寫入和讀出地址的產生來完成的，具體的地址產 生機制為地址跳變寫入Buffer2、地址順序從Buffer2讀出，以QPSK (Quadrature Phase Shift Keying,四相相移4建控)的解交織過程為例， Buffer2的數據結構/組織方式如圖3所示，地址順序從Buffer2讀出是指解交織 過程的輸出數據順序從Buffer2的地址0 (交織矩陣的0行0列)、地址1 (交織 矩陣的0行1列)、地址2 (交織矩陣的0行2列)讀出，與此對應，地址跳變寫 入Buffer2是指按照交織置換模式依次寫入Buffer2的地址x (交織矩陣的m行n 列)；完成解交織處理的數據經過比特解擾進入解比特收集處理；圖中的 Buffer1、解比特收集部分和控制模塊1共同完成解比特收集過程，與解交織過 程的實現(xiàn)類似，解比特收集是通過控制Buffer1的寫入和讀出地址的產生來完 成的，主要有地址順序寫入BuffeM、地址跳變從BuffeM讀出和地址跳變寫入 BuffeM、地址順序從Buffer1讀出兩種地址產生機制；最后完成解比特收集處 理的數據被送入其后的HARQ處理。
上述解交織過程和解比特收集過程的地址產生機制是完全相互獨立的， 這樣就保證了比特解擾過程獨立的串行一次完成。顯然，在上述解交織到解 比特收集的處理過程中，由于解交織、比特解擾和解比特收集過程是分別獨 立進行控制、處理和存儲的，因此比特解擾前后需要2個Buffer分別完成解交 織和解比特收集過程，2個Buffer之間的比特解擾過程則可以一次完成，在HSDPA達到最大傳輸容量時，實現(xiàn)所需存儲的數據量為2個TTI的數據量 (14043x2-28086比特)，比特解擾過程的處理周期數最大為1個TTI的數據 量(14043個時鐘周期)。這樣就使得發(fā)送端需要在比特加擾前后進行大量數 據的存儲，而接收端需要在比特解擾前后存儲大量的數據。具體的，在發(fā)送 端需要存儲的是硬比特(0或1 ),因此需要的存儲量為28086/8-3511byte; 而在接收端為提高解碼的質量，使用的是軟比特(即一個軟比特占用多個比 特空間)，因此需要的存儲量更大，無形中提高了系統(tǒng)的設計和運行成本。

發(fā)明內容
有鑒于此，本發(fā)明解決的問題是提供一種實現(xiàn)HSPA信道編、解碼的方法、 裝置及系統(tǒng)，可以降低HSPA信道編解碼處理對存儲空間的需求，從而有效降 4氐系統(tǒng)成本。
為解決上述問題，本發(fā)明提供的技術方案如下
一種實現(xiàn)HSPA信道編碼的方法，該方法包括
通過對緩存的寫入地址和讀出地址的產生進行控制來完成比特收集處 理，并按產生的寫入地址將數據寫入緩存中；
利用比特收集處理產生的讀出地址控制從緩存中讀出數據，然后進行比 特加擾處理；
通過對緩存的寫入地址和讀出地址的產生進行控制來完成交織處理，并 按產生的寫入地址將比特加擾處理過的數據寫回緩存中；
利用交織處理產生的讀出地址控制從緩存中讀出數據，然后將交織處理 后的數據發(fā)送出去。
相應的，所述比特收集處理的數據寫入和讀出具體包括
按地址跳變規(guī)則將數據寫入緩存、比特加擾前再按地址順序規(guī)則從緩存 中讀出數據。
相應的，所述交織處理的數據寫入和讀出具體包括 比特加擾處理后按地址順序規(guī)則將處理過的數據寫回緩存、再按地址跳變規(guī)則從緩存中讀出數據。
相應的，所述比特加擾處理進一步包括擴展比特加擾的處理周期；
將所述擴展后的周期間隔分配給從緩存讀出數據的操:作和將比特加擾處理后的數據寫回緩存的操作。
相應的，將比特加擾的處理周期擴展為原處理周期的兩倍，并將所述擴展后的周期分為兩部分；
在所述擴展后的第 一部分周期內，從緩存中讀出數據進行比特加擾；
在所述擴展后的第二部分周期內，暫存比特加擾后的數據并將其寫回緩存。
相應的，所述暫存具體包括
對數據進行比特加擾后先判斷前一組經比特加擾并保存的數據是否已被寫回緩存，如果是，則以該組經比特加擾后的數據覆蓋前一組數據并保存，然后繼續(xù)對下一組數據進行比特加擾；否則，暫停比特加擾并重復前述判斷步驟。
一種實現(xiàn)HSPA信道編碼的裝置，包括第一控制模塊、第二控制模塊和比特加擾模塊，該裝置還包括第三控制模塊和一個緩存；其中，
所述第一控制模塊用于控制緩存的寫入地址產生，并按產生的寫入地址將數據寫入緩存中；
所述第三控制模塊用于控制緩存的讀出地址產生，并利用產生的讀出地址控制從緩存中讀出數據完成比特收集處理，控制所述比特加擾模塊完成比特加擾，控制緩存的寫入地址產生，并將完成比特加擾的數據寫回緩存；
所述第二控制模塊用于控制緩存的讀出地址的產生，并按產生的讀出地
址從緩存中讀出數據完成交織處理，然后將數據發(fā)送出去。
相應的，所述比特加擾模塊進一步包括第一擴展模塊和第一分配模塊；其中，
所述第一擴展模塊用于擴展比特加擾的處理周期；所述第一分配模塊用于將所述第一擴展模塊擴展后的周期間隔分配給第三控制模塊用以控制比特加擾模塊從緩存讀出數據，以及分配給第三控制模塊用以控制比特加擾;漠塊將比特加擾處理后的數據寫回緩存。
相應的，所述比特加擾模塊進一步用于在對數據進行比特加擾后先判斷前一組經比特加擾并保存的數據是否已被寫回緩存，如果是，則以該組經比特加擾后的數據覆蓋前一組數據并保存，然后繼續(xù)對下一組數據進行比特加
擾；否則，暫停比特加擾并重復前述判斷操作。
一種實現(xiàn)HSPA信道解碼的方法，該方法包括
通過對緩存的寫入地址和讀出地址的產生進行控制來完成對接收到數據的解交織處理，并按產生的寫入地址將數據寫入緩存；
利用解交織處理產生的讀出地址控制從緩存中讀出數據，然后進行比特解擾處理；
通過對緩存的寫入地址和讀出地址的產生進行控制來完成解比特收集處理，并按產生的寫入地址將比特解擾處理過的數據寫回緩存中；
利用解比特收集處理產生的讀出地址控制從緩存中讀出數據，然后將解比特收集處理后的數據發(fā)送出去。
相應的，所述解交織的數據寫入和讀出具體包括
按地址跳變規(guī)則將數據寫入緩存、比特解擾前再按地址順序規(guī)則從緩存中讀出數據。
相應的，所述解比特收集處理的數據寫入和讀出具體包括比特解擾處理后按地址順序規(guī)則將處理過的數據寫回緩存、再按地址跳變規(guī)則從緩存中讀出數據。
相應的，所述比特解擾處理進一步包括擴展比特解擾的處理周期；
將所述擴展后的周期間隔分配給從緩存讀出數據的操作和將比特解擾處理后的數據寫回緩存的操作。
相應的，將比特解擾的處理周期擴展為原處理周期的兩倍，并將所述擴展后的周期分為兩部分；
在所述擴展后的第一部分周期內，從緩存中讀出數據進行比特解擾；在所述擴展后的第二部分周期內，暫存比特解擾后的數據并將其寫回緩存。
相應的，所述暫存具體包括
對數據進行比特解擾后先判斷前一組經比特解擾并保存的數據是否已被寫回緩存，如果是，則以該組經比特解擾后的數據覆蓋前一組數據并保存，然后繼續(xù)對下一組數據進行比特解擾；否則，暫停比特解擾并重復前述判斷步驟。
一種實現(xiàn)HSPA信道解碼的裝置，包括第四控制模塊、第六控制模塊和比特解擾模塊，該裝置還包括第五控制^^莫塊和一個緩存；其中，
所述第四控制模塊用于控制緩存的寫入地址產生，并按產生的寫入地址將數據寫入緩存中；
所述第五控制模塊用于控制緩存的讀出地址產生，并利用產生的讀出地址控制從緩存中讀出數據完成解交織處理，控制所述比特解擾模塊完成比特解擾，控制緩存的寫入地址產生，并將完成比特解擾的數據寫回緩存；
所述第六控制模塊用于控制緩存的讀出地址的產生，并按產生的讀出地址從緩存中讀出數據完成解比特收集處理，然后將數據發(fā)送出去。
相應的，所述比特解擾模塊進一步包括第二擴展模塊和第二分配模塊；其中，
所述第二擴展模塊用于擴展比特加擾的處理周期；
所述第二分配模塊用于將所述第二擴展模塊擴展后的周期間隔分配給第五控制模塊用以控制比特解擾模塊從緩存讀出數據，以及分配給第五控制才莫塊用于控制比特解擾才莫塊將比特解擾處理后的數據寫回緩存。
相應的，所述比特解擾模塊進一步用于在對數據進行比特解擾后先判斷前一組經比特解擾并保存的數據是否已被寫回緩存，如果是，則以該組經比特解擾后的數據覆蓋前一組數據并保存，然后繼續(xù)對下一組數據進行比特解擾；否則，暫停比特解擾并重復前述判斷步驟。
一種實現(xiàn)HSPA信道編解碼的方法，該方法包^^:
在發(fā)送方向上，控制緩存的跳變寫入地址和跳變讀出地址的產生，并將接收到的數據按跳變寫入地址規(guī)則寫入緩存完成比特收集處理；再從緩存中按跳變讀出地址規(guī)則讀出數據完成交織處理，然后發(fā)送出去；接收交織處理過的數據進行比特加擾處理后發(fā)送出去；
在接收方向上，對接收到的進行比特解擾處理；控制緩存的跳變寫入地址和跳變讀出地址的產生，將比特解擾處理過的數據按跳變寫入地址規(guī)則寫入緩存完成解交織處理；再從緩存中按跳變讀出地址規(guī)則讀出數據完成解比特收集處理，然后發(fā)送出去。
一種實現(xiàn)HSPA信道編解碼的系統(tǒng)，該系統(tǒng)包括編碼裝置和解碼裝置；其中，所述編碼裝置用于在發(fā)送方向上控制緩存的跳變寫入地址和跳變讀出地址的產生，并將接收到的數據按跳變寫入地址規(guī)則寫入緩存完成比特收集處理；再從緩存中按跳變讀出地址規(guī)則讀出數據完成交織處理，然后發(fā)送出去；接收交織處理過的數據進行比特加擾處理后發(fā)送出去；
所述解碼裝置用于在接收方向上對接收到的進行比特解擾處理；控制緩存的跳變寫入地址和跳變讀出地址的產生，將比特解擾處理過的數據按跳變寫入地址規(guī)則寫入緩存完成解交織處理；再從緩存中按跳變讀出地址規(guī)則讀出數據完成解比特收集處理，然后發(fā)送出去。
可以看出，采用本發(fā)明的方法、裝置和系統(tǒng)，通過在同一個Buffer中存儲處理的數據，進而增加比特力口/解擾的處理周期，減少現(xiàn)有HSPA信道編解碼處理中所需的存儲空間；通過變更比特加擾和交織過程以及比特解擾和解交織過程的處理順序，實現(xiàn)減少現(xiàn)有HSPA信道編解碼處理中所需的存儲空間的目的，實現(xiàn)所需的空間和時間資源的優(yōu)化使用。


圖1是現(xiàn)有技術中TD-HSDPA系統(tǒng)中HS-DSCH的編碼過程示意圖；圖2是現(xiàn)有的基于TS25.222標準流程的物理層HARQ部分的比特收集至交織的實現(xiàn)流程示意圖3是現(xiàn)有的QPS K的解交織過程中Buffer的數據結構示意圖4是本發(fā)明實施例1的方法流程示意圖5是本發(fā)明實施例2的裝置的示意框圖6是本發(fā)明實施例3的方法流程示意圖7是本發(fā)明實施例4的裝置的示意框圖8是本發(fā)明實施例1和2組合而成的系統(tǒng)的示意框圖9是本發(fā)明實施例5的方法流程示意圖10是本發(fā)明實施例6的系統(tǒng)的示意框圖11是本發(fā)明實施例6的系統(tǒng)的內部的示意框圖。
具體實施例方式
本發(fā)明的基本思想在于使用時間換空間的方法，通過增加比特加/解擾的處理周期，減少現(xiàn)有HSPA信道編解碼處理中所需的存儲空間；通過變更比特加擾和交織以及比特解擾和解交織的處理順序，實現(xiàn)減少現(xiàn)有HSPA信道編解碼處理中所需的存儲空間的目的。
為了使本領域技術人員更好的理解本發(fā)明，下面結合附圖和具體實施例對本發(fā)明的方法、裝置和系統(tǒng)進行詳細說明。
如圖4所示，本發(fā)明實施例1提供的實現(xiàn)HSPA信道編碼的方法以HSDPA為例，該方法包4舌
步驟401:通過對緩存的寫入地址和讀出地址的產生進行控制來完成比特收集處理，并按產生的寫入地址將數據寫入緩存中；
步驟402:利用比特收集處理產生的讀出地址控制從緩存中讀出數據，然后進行比特加擾處理；
步驟403:通過對緩存的寫入地址和讀出地址的產生進行控制來完成交織處理，并按產生的寫入地址將比特加擾處理過數據寫入緩存中；步驟404:利用交織處理產生的讀出地址控制從緩存中讀出數據，然后將交織處理后的數據發(fā)送出去。
具體的，將經過了HARQ處理的數據送入比特收集處理部分；比特收集的處理是通過控制Buffer的寫入和讀出地址的產生來完成的，將接收來的經過HARQ處理過的數據按產生的寫入地址規(guī)則寫入Buffer,即完成了比特收集過程的寫入部分；比特收集過程之后是比特加擾處理部分，通過利用比特收集產生的讀出地址規(guī)則從Buffer中讀出數據(即完成了比特收集的讀出部分，完成了比特收集過程)，再經過比特加擾處理部分的處理后將數據再寫入Buffer,同時也是完成了交織過程的數據寫入部分；比特加擾過程之后是交織處理部分，即通過控制Buffer的讀出地址的產生來完成交織過程；具體的，通過利用產生的Buffer的讀出地址控制從Buffer中讀出比特加擾處理過的數據完成交織處理，然后將數據發(fā)送出去執(zhí)行后續(xù)操作。
值得注意的是，在上述實施例中，比特收集過程的數據寫入和讀出具體機制為按地址跳變規(guī)則將接收到的數據寫入緩存、比特加擾前再按地址順序規(guī)則從緩存中讀出數據；而相應的，交織處理的數據寫入和讀出機制為比特加擾處理后按地址順序規(guī)則將處理過的數據寫入緩存(也是交織處理的地址寫入部分)、再按地址跳變規(guī)則從緩存中讀出數據。
此外，本發(fā)明又提出在比特加擾的處理部分引入了停等機制；通過控制Buffer的讀出地址產生和寫入地址產生，以及比特加擾的停等機制進行協(xié)同控制，使得比特加擾的讀出數據和寫入數據得以在同一Buffer中顯現(xiàn)，且互不干擾；具體的，
首先兩倍擴展比特加擾的處理周期，然后將兩倍的處理周期一分為二，并間隔分配給比特加擾的控制部分和比特加擾處理部分，分別用于比特加擾輸入數據的Buffer讀出地址產生、比特加擾輸出數據的Buffer寫入地址產生以及比特加擾處理部分的處理周期和停等周期其中，在擴展后的周期的第一部分周期內，從Buffer中讀出數據然后對該數據進行比特加擾；在擴展后的周期的第二部分周期內，暫存比特加擾后的數據然后在將其寫回Buffer中去；這其中暫存的方式可以有多種形式，本發(fā)明實施例提出只采用 一個地址存儲一組數據，即在本次對數據進行比特加擾后先判斷前一次經比特加擾并存儲于
所述地址中的數據是否已被寫回Buffer中，如果是，則將本次比特加擾后的數據存儲在該地址內并覆蓋前次存儲的數據以等待寫回Buffer，然后繼續(xù)對下次讀出的數據進行比特加擾；否則，暫停對下一次讀出的數據進行比特加擾，重復前述判斷的過程，直到可以繼續(xù)對數據進行比特加擾為止。最后使比特加擾輸入數據的Buffer讀出地址產生周期與比特加擾處理部分的處理周期相對應，使比特加擾的輸出數據的寫入地址產生周期與比特加擾處理部分的停等周期相對應，由此即可間隔完成比特加擾過程。
該實施例的編碼處理方法主要用于基站中的數據的部分發(fā)送端的處理，在此不再贅述。
顯然，在上述實施例的處理過程中，比特加擾前后只需要一個Buffer即可順序完成比特收集、比特加擾和交織過程，期間的比特加擾過程則需要與Buffer兩次交互完成；這樣，在HSDPA 2.8Mbps最大傳輸容量使，實現(xiàn)所需存儲的數據量為一個TTI的數據量(14043比特)，比特加擾過程的處理周期數最大為兩個TTI的數據量(14053x2 = 28083個時鐘周期)，即將現(xiàn)有技術的處理方按所需的存儲量減少了 一半。
基于上述思想，如圖5所示，本發(fā)明實施例2又提供了一種實現(xiàn)HSPA信道編碼的裝置，同樣以HSDPA為例；該裝置包括第一控制模塊501、第二控制模塊502和比特加擾模塊503,該裝置還包括第三控制模塊504和一個緩存505;其中，
所述第一控制模塊501用于控制緩存505的寫入地址產生，并按產生的寫入地址將數據寫入緩存505中；所述第三控制模塊504用于控制緩存的讀出地址產生，并利用產生的讀出地址控制從緩存505中讀出數據完成比特收集處理，控制所述比特加擾模塊503完成比特加擾，控制緩存的寫入地址產生，并將完成比特加擾的數據寫入緩存505;所述第二控制模塊502用于控制緩存505的讀出地址的產生，并按產生的讀出地址從緩存505中讀出數據完成交織處理，然后將數據發(fā)送出去。
此外，比特加擾模塊還可包括第一擴展模塊和第一分配模塊；其中， 所述第一擴展模塊用于擴展比特加擾的處理周期；所述第一分配模塊用于將 所述第 一擴展模塊擴展后的周期間隔分配給第三控制模塊用以控制比特加擾 模塊從緩存讀出數據，以及分配給第三控制模塊用以控制比特加擾模塊將比 特加擾處理后的數據寫回緩存。
當然，所述比特加擾模塊進一步用于在對數據進行比特加擾后先判斷前 一組經比特加擾并保存的數據是否已被寫回緩存，如果是，則以該組經比特 加擾后的數據覆蓋前一組數據并保存，然后繼續(xù)對下一組數據進行比特加擾； 否則，暫停比特加擾并重復前述判斷操作。
當然，本領域技術人員容易了解，本發(fā)明實施例2中實現(xiàn)HSPA編碼的裝 置可通過上述實施例1的方法操作來實現(xiàn)HSPA編碼，具體在此不再贅述。
本領域普通技術人員可以理解實現(xiàn)上述實施例方法中的全部或部分步驟 是可以通過程序指令相關的硬件來完成，且所述的程序存儲于特定存儲介質中。
可以看出，采用本發(fā)明的方法和裝置，通過增加比特加擾的處理周期數， 將現(xiàn)有技術中的存儲空間需求減少了一半，4艮好的提供了系統(tǒng)的性能。
相應的，如圖6所示，本發(fā)明實施例3又提出了一種實現(xiàn)HSPA信道解碼的 方法，也以HSDPA為例，該方法包4舌
步驟601:通過對緩存的寫入地址和讀出地址的產生進行控制來完成對接 收到數據的解交織處理，并按產生的寫入地址將數據寫入緩存；
步驟602:利用解交織處理產生的讀出地址控制從緩存中讀出數據，然后 進行比特解擾處理；
步驟603:通過對緩存的寫入地址和讀出地址的產生進行控制來完成解比 特收集處理，并按產生的寫入地址將比特解擾處理過的數據寫入緩存中；
步驟604:利用解比特收集處理產生的讀出地址控制從緩存中讀出數據， 然后將解比特收集處理后的數據發(fā)送出去。具體的，^接收到的物理信道數據經過前續(xù)處理后，進入解交織處理；其 中，通過Buffer的寫入地址和讀出地址的產生來完成解交織過程，按產生的寫 入地址規(guī)則將數據寫入緩存；利用讀出地址規(guī)則從Buffer中讀出數據(完成比 特解擾過程)、然后經過比特解擾處理，再將處理后的數據寫入Buffer (完成 解比特收集過程的寫入地址部分)；再通過控制Buffer的讀出地址的產生來完 成解比特收集過程的讀出部分，進而完成解比特收集過程；最后完成解比特 收集處理的數據被送入其后的HARQ處理，執(zhí)行后續(xù)操作。
除此之外，在上述實施例3中，解交織的數據寫入和讀出具體機制為 按地址跳變規(guī)則將數據寫入緩存、比特解擾前再按地址順序規(guī)則從緩存中讀 出數據；而相應的，解比特收集過程的數據寫入和讀出具體機制為比特解 擾后按地址順序規(guī)則將接收到的數據寫入緩存(也是解比特收集處理的寫入 地址部分)、再按地址跳變規(guī)則從緩存中讀出數據。
在該實施例中，在比特解擾的處理部分，通過停等機制的引入，同時通 過將Buffer的讀出地址產生(解交織過程的數據讀出部分)，Buffer的寫入 地址產生(解比特收集過程的數據寫入部分)，以及比特解擾的停等機制進 行協(xié)同控制，使得比特解擾的輸入數據和輸出數據得以使用同一 Buffer,且 互不干擾；具體的實現(xiàn)機制為，首先兩倍擴展比特解擾的處理周期，然后將 兩倍處理周期間隔分配給比特解擾控制部分和比特解擾處理部分，分別用于 比特解擾輸入數據的Buffer讀出地址產生(解交織過程的凄t據讀出部分)和 比特解擾輸出數據的Buffer寫入地址產生(解比特收集過程的數據寫入部 分)，以及比特解擾處理處理部分的處理周期和停等周期其中，將所述擴 展后的周期分為兩部分；在所述擴展后的第一部分周期內，從緩存中讀出數 據進行比特解擾；在所述擴展后的第二部分周期內，暫存比特解擾后的數據 并將其寫回緩存。其中，暫存的方式也有多種，其中比較優(yōu)化的一種具體包 括對數據進行比特解擾后先判斷前一組經比特解擾并保存的數據是否已被 寫回緩存，如果是，則以該組經比特解擾后的數據覆蓋前一組數據并保存， 然后繼續(xù)對下一組數據進行比特解擾；否則，暫停比特解擾并重復前述判斷步驟。(具體的周期分配與寫入前的暫存操作與編碼過程中的比特加擾類似，
在次不再贅述)，最后使比特解擾輸入數據的Buffer讀出地址產生周期與比 特解擾處理部分的處理周期相對應，使比特解擾輸出數據的Buffer寫入地址 產生周期與比特解擾處理部分的停等周期相對應，由此即可間隔完成比特解 擾部分的處理。
該實施例的解碼處理方法主要用于終端中的數據的部分接收端的處理， 相應的處理思路與上述實施例中部分發(fā)送的處理類似。
顯然，在上述處理過程中，比特解擾前后只需要1個Buffer即可順序完成 解交織、比特解擾和解比特收集過程，其間的比特解擾過程則需要兩次交互 完成。在HSDPA2.8Mbps最大傳輸容量時，實現(xiàn)所需存儲的數據量為1個TTI 的數據量(14043比特)，比特解擾過程的處理周期^t最大為2個TTI的it據量 (14043 x2-28086個時鐘周期)。
同樣，基于上述思想，如圖7所示，本發(fā)明實施例4又提供了一種實現(xiàn) HSPA信道解碼的裝置，以HSDPA為例；該裝置包括第四控制模塊701 、第 六控制模塊702和比特解擾模塊703,其該裝置還包括第五控制模塊704 和一個緩存705;其中，
所述第四控制模塊701用于控制緩存705的寫入地址產生，并按產生的寫 入地址將數據寫入緩存705中；所述第五控制模塊704用于控制緩存的讀出地 址產生，并利用產生的讀出地址控制從緩存705中讀出數據完成解交織處理， 控制所述比特解擾模塊703完成比特解擾，控制緩存的寫入地址產生，并將完 成比特解擾的數據寫入緩存705;所述第六控制模塊702用于控制緩存705的 讀出地址的產生，并按產生的讀出地址從緩存705中讀出數據完成解比特收集 處理，然后將數據發(fā)送出去。
此外，比特解擾模塊還可包括第二擴展模塊和第二分配模塊；其中， 所述第二擴展模塊用于擴展比特加擾的處理周期；所述第二分配模塊用于將 所述第二擴展模塊擴展后的周期間隔分配給第五控制模塊用以控制比特解擾 模塊從緩存讀出解交織處理過的數據，以及分配給第五控制模塊用于控制比200710304378.0
特解擾模塊將比特解擾處理后的數據寫入緩存。
當然，所述比特解擾模塊進一步還可用于在對數據進行比特解擾后先判 斷前一組經比特解擾并保存的數據是否已被寫回緩存，如果是，則以該組經 比特解擾后的數據覆蓋前一組數據并保存，然后繼續(xù)對下一組數據進行比特
解擾；否則，暫停比特解擾并重復前述判斷操作。
當然，本領域技術人員容易了解，本發(fā)明實施例4中實現(xiàn)HSPA解碼的裝 置可通過上述實施例3的方法操作來實現(xiàn)HSPA解碼，具體在此不再贅述。
是可以通過程序指令相關的硬件來完成，且所述的程序存儲于特定存儲介質 中。
當然，上述實施例1、 2應用于部分發(fā)送端的方法和裝置以及實施例3、 4 應用于部分接收端的方法和裝置都是基于使用時間換空間的思路,通過增加 比特加擾或比特解擾的處理周期數來實現(xiàn)減少存儲空間的目的，因此，可以 分別獨立使用，也可以組合在一起形成一個整體的實現(xiàn)HSPA編解碼的方法或 系統(tǒng)來應用，如圖8所示，在此不再贅述。
此外，如圖9所示，本發(fā)明實施例5又提出了一種實現(xiàn)HSPA信道編解 碼的方法，以HSDPA為例該方法包括
步驟901:在發(fā)送方向上，控制緩存的跳變寫入地址和跳變讀出地址的 產生，并將接收到的數據按跳變寫入地址規(guī)則寫入緩存完成比特收集處理； 從緩存中按跳變讀出地址規(guī)則讀出數據完成交織處理，然后發(fā)送出去；接收 交織處理過的數據進行比特加擾處理后發(fā)送出去；
步驟902:在接收方向上，對接收到的進行比特解擾處理；控制緩存的跳 變寫入地址和跳變讀出地址的產生，將比特解擾處理過的數據按跳變寫入地 址規(guī)則寫入緩存完成解交織處理；再從緩存中按跳變讀出地址規(guī)則讀出數據 完成解比特收集處理，然后發(fā)送出去。
具體的，在發(fā)送端的發(fā)送方向上，將經過了HARQ處理的數據送入比特收 集處理部分；比特收集的處理是通過控制Buffer的跳變寫入地址的產生來完成的，即通過將數據采用地址跳變的機制寫入Buffer，即完成了比特收集過程的 寫入部分；需要注意的是，在這里由于其后的比特加擾已經后移處理，因此 在Buffer中順序存儲的數據可以直接用于其后的交織處理；在比特收集過程之 后是交織過程，主要通過控制Buffer的跳變讀出地址的產生來完成；因本應在 此處進行的比特加擾過程已經后移處理，所以交織過程可以直接處理比特收 集過程存儲在Buffer中的數據，從而限定了 Buffer讀出地址采用跳變機制產生； 交織過程之后即是比特加擾過程，因該處理已作后移處理，因此可以直接對 交織過程處理過的數據進行比特加擾處理，然后發(fā)送出去執(zhí)行后續(xù)操作；
在接收端的接收方向上，接收到的物理信道數據經過前續(xù)相應處理后進 入比特解擾過程，在一次完成比特解擾后，進入解交織處理過程；解交織過 程的具體實現(xiàn)是通過控制Buffer的跳變寫入地址的產生來完成的，這里由于隨 后的比特解擾部分已經前移處理，因此Buffer中順序存儲的數據可以直接用于 其后的解比特收集處理(即經過跳變寫入Buffer的解交織過程后，得到的順序 存儲的Buffer數據包含了之前方案的順序讀出Buffer的解交織過程和順序寫入 Buffer的解比特收集過程，使得這兩個過程可以略去)；而解比特收集過程與 解交織過程的實現(xiàn)類似，解比特收集是通過控制Buffer的跳變讀出地址的產生 來完成的，這里同樣是由于前面的比特解擾部分已經前移處理，解比特收集 是直接處理解交織后順序存儲在Buffer中的數據，從而限定了 Buffer讀出地址 的跳變產生機制；最后完成解比特收集處理的數據^皮送入其后的HARQ處理，
完成相應#:作。
顯然，在上述處理過程中，只需要1個Buffer即可順序完成編、解碼的過 程。在2.8Mbps最大傳輸容量時，實現(xiàn)所需存儲的數據量為1個TTI的數據量 (14043比特)，同時比特加、解擾過程的處理周期數最大也為1個TTI的數據 量(14043個時鐘周期)。
需要注意的是，由于本發(fā)明實施例5僅改變了比特加解擾的處理順序，而 未改變其處理方法，因此需要發(fā)送端和接收端同時配套使用。
基于上述思想，如圖10所示，本發(fā)明實施例6又提出了一種實現(xiàn)HSPA信道編解碼的系統(tǒng)，以HSDPA為例；該系統(tǒng)包括編碼裝置901和解碼裝置902;
所述編碼裝置1001用于在發(fā)送方向上控制緩存的跳變寫入地址和跳變 讀出地址的產生，并將接收到的數據按跳變寫入地址規(guī)則寫入緩存；再從緩 存中按跳變讀出地址規(guī)則讀出數據進行交織處理，然后發(fā)送出去；接收交織 處理過的數據進行比特加擾處理后發(fā)送出去；
所述解碼裝置1002用于在接收方向上控制緩存的跳變寫入地址和跳變讀 出地址的產生，對接收到的進行比特解擾處理；將比特解擾處理過的數據按 跳變寫入地址規(guī)則寫入緩存；再從緩存中按跳變讀出地址規(guī)則讀出數據，完 成解比特收集處理后發(fā)送出去。
具體的，如圖11所示，所述編碼裝置1001包括控制模塊1、控制模塊2、 Buffer和比特加擾模塊；通過控制模塊1控制對前續(xù)處理過的數據進行比特收 集處理，即采用跳變地址機制將處理過的數據寫入Buffer中；然后通過控制模 塊2控制采用地址跳變機制從Buffer中讀取數據進行交織處理；比特加擾模塊 再對交織處理過的數據進行比特加擾處理，然后發(fā)送出去執(zhí)行后續(xù)操作；
所述解碼裝置1002包括比如特解擾模塊、Buffer、控制模塊3和控制模塊 4;首先比特解擾模塊對接收到的經前續(xù)處理過的數據進行比特解擾處理；在 控制模塊3的控制下，對比特解擾處理過的數據進行解交織處理，即采用地址 跳變機制將數據寫入Buffer中；然后在控制模塊4的控制下，采用地址跳變機 制從Buffer中讀出數據，在進行解比特收集處理后發(fā)送給后續(xù)模塊進行相應處 理。
可以看出，采用本發(fā)明實施例5、 6的方法和系統(tǒng)，通過變更比特加解擾 和交織的處理順序使得在不增加比特解加擾的處理周期數的前提下，同樣將 現(xiàn)有方案的存儲空間需求減少一半，實現(xiàn)所需的空間和時間資源的優(yōu)化使用。
根據所述公開的實施例，可以使得本領域技術人員能夠實現(xiàn)或者使用本 發(fā)明。對于本領域技術人員來說，這些實施例的各種修改是顯而易見的，并 且這里定義的總體原理也可以在不脫離本發(fā)明的范圍和主旨的基礎上應用于 其他實施例。以上所述的實施例僅為本發(fā)明的較佳實施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內，所作的任何修改、等同替換、改 進等，均應包含在本發(fā)明的保護范圍之內。
權利要求
1、一種實現(xiàn)HSPA信道編碼的方法，其特征在于，該方法包括通過對緩存的寫入地址和讀出地址的產生進行控制來完成比特收集處理，并按產生的寫入地址將數據寫入緩存中；利用比特收集處理產生的讀出地址控制從緩存中讀出數據，然后進行比特加擾處理；通過對緩存的寫入地址和讀出地址的產生進行控制來完成交織處理，并按產生的寫入地址將比特加擾處理過的數據寫回緩存中；利用交織處理產生的讀出地址控制從緩存中讀出數據，然后將交織處理后的數據發(fā)送出去。
2、 根據權利要求1所述的方法，其特征在于，所述比特收集處理的數據 寫入和讀出具體包括按地址跳變規(guī)則將數據寫入緩存、比特加擾前再按地址順序規(guī)則從緩存 中讀出數據。
3、 根據權利要求1所述的方法，其特征在于，所述交織處理的數據寫入 和讀出具體包括比特加擾處理后按地址順序規(guī)則將處理過的數據寫回緩存、再按地址跳 變規(guī)則從緩存中讀出數據。
4、 根據權利要求1至3任意一項所述的方法，其特征在于，所述比特加 擾處理進一步包括擴展比特加擾的處理周期；將所述擴展后的周期間隔分配給從緩存讀出數據的操作和將比特加擾處 理后的數據寫回緩存的操作。
5、 根據權利要求4所述的方法，其特征在于將比特加擾的處理周期擴展為原處理周期的兩倍，并將所述擴展后的周 期分為兩部分；在所述擴展后的第 一部分周期內，從緩存中讀出數據進行比特加擾； 在所述擴展后的第二部分周期內，暫存比特加擾后的數據并將其寫回緩存。
6、 根據權利要求5所述的方法，其特征在于，所述暫存具體包括 對數據進行比特加擾后先判斷前一組經比特加擾并保存的數據是否已被寫回緩存，如果是，則以該組經比特加擾后的數據覆蓋前一組數據并保存， 然后繼續(xù)對下一組數據進行比特加擾；否則，暫停比特加擾并重復前述判斷 步驟。
7、 一種實現(xiàn)HSPA信道編碼的裝置，包括第一控制模塊、第二控制模塊 和比特加擾模塊，其特征在于，該裝置還包括第三控制模塊和一個緩存； 其中，所述第一控制模塊用于控制緩存的寫入地址產生，并按產生的寫入地址將數據寫入緩存中；所述第三控制模塊用于控制緩存的讀出地址產生，并利用產生的讀出地 址控制從緩存中讀出數據完成比特收集處理，控制所述比特加擾模塊完成比特加擾，控制緩存的寫入地址產生，并將完成比特加擾的數據寫回緩存；所述第二控制;f莫塊用于控制緩存的讀出地址的產生，并按產生的讀出地 址從緩存中讀出數據完成交織處理，然后將數據發(fā)送出去。
8、 根據權利要求7所述的裝置，其特征在于，所述比特加擾模塊進一步 包括第一擴展模塊和第一分配模塊；其中，所述第一擴展模塊用于擴展比特加擾的處理周期；所述第一分配模塊用于將所述第一擴展模塊擴展后的周期間隔分配給第 三控制模塊用以控制比特加擾模塊從緩存讀出數據，以及分配給第三控制模 塊用以控制比特加擾才莫塊將比特加擾處理后的數據寫回緩存。
9、 根據權利要求8所述的裝置，其特征在于所述比特加擾模塊進一步用于在對數據進行比特加擾后先判斷前一組經 比特加擾并保存的數據是否已被寫回緩存，如果是，則以該組經比特加擾后 的數據覆蓋前一組數據并保存，然后繼續(xù)對下一組數據進行比特加擾；否則， 暫停比特加擾并重復前述判斷4喿作。
10、 一種實現(xiàn)HSPA信道解碼的方法，其特征在于，該方法包括 通過對緩存的寫入地址和讀出地址的產生進行控制來完成對接收到數據的解交織處理，并按產生的寫入地址將數據寫入緩存；利用解交織處理產生的讀出地址控制從緩存中讀出數據，然后進行比特 解擾處理；通過對緩存的寫入地址和讀出地址的產生進行控制來完成解比特收集處 理，并按產生的寫入地址將比特解擾處理過的數據寫回緩存中；利用解比特收集處理產生的讀出地址控制從緩存中讀出數據，然后將解 比特收集處理后的數據發(fā)送出去。
11、 根據權利要求10所述的方法，其特征在于，所述解交織的數據寫入 和讀出具體包括按地址跳變規(guī)則將數據寫入緩存、比特解擾前再按地址順序規(guī)則從緩存 中讀出數據。
12、 根據權利要求10所述的方法，其特征在于，所述解比特收集處理的 數據寫入和讀出具體包括比特解擾處理后按地址順序規(guī)則將處理過的數據寫回緩存、再按地址跳 變規(guī)則從緩存中讀出數據。
13、 根據權利要求10至12任意一項所述的方法，其特征在于，所述比 特解擾處理進一步包括擴展比特解擾的處理周期；將所述擴展后的周期間隔分配給從緩存讀出數據的操作和將比特解擾處 理后的數據寫回緩存的操作。
14、 根據權利要求13所述的方法，其特征在于將比特解擾的處理周期擴展為原處理周期的兩倍，并將所述擴展后的周 期分為兩部分；在所述擴展后的第一部分周期內，從緩存中讀出數據進行比特解擾； 在所述擴展后的第二部分周期內，暫存比特解擾后的數據并將其寫回緩存。
15、 根據權利要求14所述的方法，其特征在于，所述暫存具體包括 對數據進行比特解擾后先判斷前一組經比特解擾并保存的數據是否已被寫回緩存，如果是，則以該組經比特解擾后的數據覆蓋前一組數據并保存， 然后繼續(xù)對下一組數據進行比特解擾；否則，暫停比特解擾并重復前述判斷 步驟。
16、 一種實現(xiàn)HSPA信道解碼的裝置，包括第四控制模塊、第六控制模 塊和比特解擾模塊，其特征在于，該裝置還包括第五控制模塊和一個緩存； 其中，所述第四控制模塊用于控制緩存的寫入地址產生，并按產生的寫入地址將數據寫入緩存中；所述第五控制模塊用于控制緩存的讀出地址產生，并利用產生的讀出地 址控制從緩存中讀出數據完成解交織處理，控制所述比特解擾模塊完成比特解擾，控制緩存的寫入地址產生，并將完成比特解擾的數據寫回緩存；所述第六控制模塊用于控制緩存的讀出地址的產生，并按產生的讀出地 址從緩存中讀出數據完成解比特收集處理，然后將數據發(fā)送出去。
17、 根據權利要求16所述的裝置，其特征在于，所述比特解擾模塊進一 步包括第二擴展模塊和第二分配模塊；其中，所述第二擴展;f莫塊用于擴展比特加擾的處理周期；所述第二分配模塊用于將所述第二擴展模塊擴展后的周期間隔分配給第 五控制模塊用以控制比特解擾模塊從緩存讀出數據，以及分配給第五控制模 塊用于控制比特解擾;漠塊將比特解擾處理后的數據寫回緩存。
18、 根據權利要求17所述的裝置，其特征在于所述比特解擾模塊進一步用于在對數據進行比特解擾后先判斷前一組經 比特解擾并保存的數據是否已被寫回緩存，如果是，則以該組經比特解擾后 的數據覆蓋前一組數據并保存，然后繼續(xù)對下一組數據進行比特解擾；否貝寸， 暫停比特解擾并重復前述判斷步驟。
19、 一種實現(xiàn)HSPA信道編解碼的方法，其特征在于，該方法包括 采用上述權利要求1至6任意一項的方法進行HSPA信道編碼； 采用上述權利要求10至15任意一項的方法進行HSPA信道解碼。
20、 一種實現(xiàn)HSPA信道編解碼的系統(tǒng)，其特征在于，該系統(tǒng)包括 如上述權利要求7至9任意一項所述的實現(xiàn)HSPA信道編碼的裝置和如上述權利要求16至18任意一項所述的實現(xiàn)HSPA信道解碼的裝置。
21、 一種實現(xiàn)HSPA信道編解碼的方法，其特征在于，該方法包括 在發(fā)送方向上，控制緩存的跳變寫入地址和跳變讀出地址的產生，并將接收到的數據按跳變寫入地址規(guī)則寫入緩存完成比特收集處理；再從緩存中 按跳變讀出地址規(guī)則讀出數據完成交織處理，然后發(fā)送出去；接收交織處理 過的數據進行比特加擾處理后發(fā)送出去；在接收方向上，對接收到的進行比特解擾處理；控制緩存的跳變寫入地 址和跳變讀出地址的產生，將比特解擾處理過的數據按跳變寫入地址規(guī)則寫 入緩存完成解交織處理；再從緩存中按跳變讀出地址規(guī)則讀出數據完成解比 特收集處理，然后發(fā)送出去。
22、 一種實現(xiàn)HSPA信道編解碼的系統(tǒng)，其特征在于，該系統(tǒng)包括編 碼裝置和解碼裝置；其中，所述編碼裝置用于在發(fā)送方向上控制緩存的跳變寫入地址和跳變讀出地 址的產生，并將接收到的數據按跳變寫入地址規(guī)則寫入緩存完成比特收集處 理；再從緩存中按跳變讀出地址規(guī)則讀出數據完成交織處理，然后發(fā)送出去； 接收交織處理過的數據進行比特加擾處理后發(fā)送出去；所述解碼裝置用于在接收方向上對接收到的進行比特解擾處理；控制緩 存的跳變寫入地址和跳變讀出地址的產生，將比特解擾處理過的數據按跳變 寫入地址規(guī)則寫入緩存完成解交織處理；再從緩存中按跳變讀出地址規(guī)則讀 出數據完成解比特收集處理，然后發(fā)送出去。
全文摘要
本發(fā)明提供了實現(xiàn)HSPA信道編/解碼的方法、裝置和系統(tǒng)。采用本發(fā)明的方法、裝置和系統(tǒng)，通過在同一個Buffer中存儲處理的數據，進而增加比特加/解擾的處理周期，減少現(xiàn)有HSPA信道編解碼處理中所需的存儲空間；通過變更比特加擾和交織過程以及比特解擾和解交織過程的處理順序，實現(xiàn)減少現(xiàn)有HSPA信道編解碼處理中所需的存儲空間的目的，實現(xiàn)所需的空間和時間資源的優(yōu)化使用。
文檔編號H04L1/00GK101471744SQ200710304378
公開日2009年7月1日 申請日期2007年12月27日 優(yōu)先權日2007年12月27日
發(fā)明者耿貴杰 申請人:大唐移動通信設備有限公司