專利名稱：數(shù)據(jù)發(fā)送裝置和數(shù)據(jù)發(fā)送方法
技術(shù)領(lǐng)域：
本發(fā)明涉及數(shù)字數(shù)據(jù)信號的數(shù)據(jù)發(fā)送裝置和數(shù)據(jù)發(fā)送方法，尤其
涉及USB2.0等高速數(shù)據(jù)傳輸中使用的數(shù)據(jù)發(fā)送裝置和數(shù)據(jù)發(fā)送方 法。
背景技術(shù)：
近年來，對于將計算機和數(shù)字電視等與它們的外圍設(shè)備連接來發(fā) 送數(shù)據(jù)信號的數(shù)據(jù)發(fā)送裝置，隨著傳輸數(shù)據(jù)量的增加，要求數(shù)據(jù)傳輸 速度的高速化。
現(xiàn)在，在非專利文獻1所述的稱為USB2.0的、非專利文獻2所 述的稱為SerialATA的符合串行接口的傳輸規(guī)范的數(shù)據(jù)發(fā)送裝置中， 實現(xiàn)了超過400Mbps的高速數(shù)據(jù)傳輸速度。如非專利文獻3所述，將 上述USB2.0中的物理層電路、邏輯層電路的接口標準制定為UTMI (USB2.0 Transceiver Macrocell Interface )。
即使在可進行數(shù)字數(shù)據(jù)信號的高速傳輸?shù)拇薪涌谥?，在USB2.0 的高速模式下，實現(xiàn)了 480Mbps的數(shù)據(jù)傳輸速度，為了生成與該數(shù)據(jù) 傳輸速度對應(yīng)的數(shù)據(jù)信號，在邏輯模塊(后述)中以480MHz的時鐘 頻率、即每1時鐘2.08nsec的高速時鐘信號進行工作來生成數(shù)據(jù)信號。 如此，隨著傳輸數(shù)據(jù)量的增加，在數(shù)據(jù)發(fā)送裝置內(nèi)的信號處理所使用 的時鐘信號變得高速化。
作為現(xiàn)有數(shù)據(jù)發(fā)送裝置，有圖16所示的數(shù)據(jù)發(fā)送裝置。
在該圖16中，USB2.0的信號控制是通過使用物理層電路的收發(fā) 器宏單元201和邏輯層電路的USB控制模塊207而基于UTMI中制 定的標準而進行的。上述收發(fā)器宏單元201包括收發(fā)器模塊202、邏 輯模塊203、生成480MHz的時鐘信號CLK的時鐘生成電路204,在上述收發(fā)器模塊202的內(nèi)部具有驅(qū)動器205和接收器206。 以下，說明圖16的數(shù)據(jù)發(fā)送裝置的工作。
首先，利用USB進行傳輸?shù)牟⑿袛?shù)據(jù)信號P-DATA從USB控制 模塊207被傳輸?shù)竭壿嬆K203。接著，在上述邏輯模塊203,使用 在時鐘生成電路204生成的時鐘信號CLK而對上述并行數(shù)據(jù)信號 P-DATA進行信號處理，轉(zhuǎn)換為串行數(shù)據(jù)信號DATA,將上述串行數(shù) 據(jù)信號DATA傳輸至收發(fā)器模塊202。然后，上述收發(fā)器模塊202利 用滿足USB2.0規(guī)范那樣的信號電平和阻抗來驅(qū)動傳輸纜線，從而將 串行數(shù)據(jù)信號DATA傳輸至外部。
非專利文獻l: Compaq及其余六公司，"Universal Serial Bus Sp ecification" ，[online],2000年4月27日，<URL: http:〃www.usb.org/de
velopers/docs/usb—20.zip>
非專利文獻2: Dell Computer Corporation及其余四公司，"Serial ATA II:Electrical Specification" ，[online]，2004年5月26日，<URL: http:Vwww.sata-io.org/docs/PHYii%20spec%20Rev%201—0%20052604. pdf^，p.30—32
非專利文獻3: Wes Talarek， "USB2.0 Transceiver and Macrocel 1 Tester ( T&MT) In terface Specification" ，[online],2001年4月4 日，Intel Corporation <URL: http:〃www.intel.com/technology/usb/down load/transceiverandmacrocelltestvO—1—2.pdf>

發(fā)明內(nèi)容
但是，在圖16所示的現(xiàn)有數(shù)據(jù)發(fā)送裝置和數(shù)據(jù)發(fā)送方法中，邏 輯模塊203與高速時鐘信號同步地將在內(nèi)部流過的信號反復(fù)變化為 "高(High)，，或"低(Low)，，而進行高速的信號處理工作，因此， 在上述邏輯模塊203內(nèi)部的電源、接地產(chǎn)生起伏。因此，存在如下問 題通過上述邏輯模塊203內(nèi)的時鐘路徑的時鐘信號發(fā)生抖動，該時 鐘信號的抖動疊加于被信號處理后的串行數(shù)據(jù)信號DATA而導(dǎo)致信 號品質(zhì)變差。
6圖17的(A)是邏輯模塊203內(nèi)的時鐘路徑的要部構(gòu)成的框圖， 圖17的(B)是通過時鐘路徑的時鐘信號的信號波形的波形圖。
在圖17的(A)和(B)中，時鐘信號CLK-IN輸入到時鐘路徑 上時，該時鐘信號CLK-IN受到疊加了噪聲的電源VDD、接地GND 的起伏的影響，同時在時鐘路徑內(nèi)傳輸。因此，由于它們的起伏，時 鐘信號的上升時間和下降時間發(fā)生變化而使信號波形混亂，從時鐘路 徑輸出了疊加了抖動的時鐘信號CLK-OUT。
在480Mbps等的高速數(shù)據(jù)傳輸中，即使是很小的抖動也會對信號 品質(zhì)有很大影響，例如，即使在時鐘信號的抖動僅為士100psec而疊加 于串行數(shù)據(jù)信號DATA的情況下，從邏輯模塊203輸出的串行數(shù)據(jù)信 號DATA的眼孔圖樣(eye pattern)變差10%左右。因此，根據(jù)在邏 輯模塊203內(nèi)發(fā)生的時鐘信號的抖動的程度，有可能使串行數(shù)據(jù)信號 DATA成為傳輸標準的標準外信號，而無法將該串行數(shù)據(jù)信號DATA 傳輸至外部。
圖18的(A)是使用觸發(fā)電路進行信號處理時的各信號的信號波 形的波形圖，圖18的(B)是輸出數(shù)據(jù)信號的眼孔圖樣的波形圖。
在圖18的(A)中，輸入時鐘信號CLK-IN和輸入數(shù)據(jù)信號 DATA-IN被輸入到觸發(fā)電路。上述觸發(fā)電路利用上述輸入時鐘信號 CLK-IN而對上述輸入數(shù)據(jù)信號DATA-IN進行信號處理，從而輸出輸 出數(shù)據(jù)信號DATA-OUT。
在此，抖動疊加于上述輸入時鐘信號CLK-IN，與該輸入時鐘信 號CLK-IN同步地進行上述輸入數(shù)據(jù)信號DATA-IN的信號處理時， 上述輸入時鐘信號CLK-IN的抖動也疊加于信號處理后的輸出數(shù)據(jù)信 號DATA-OUT。結(jié)果，如圖18的(B)所示，由輸出數(shù)據(jù)信號 DATA-OUT得到的眼孔圖樣的開口部變窄，上述輸出數(shù)據(jù)信號 D ATA-OUT的數(shù)據(jù)品質(zhì)變差。
本發(fā)明是著眼于上述課題而做成的，其目的在于提供如下的數(shù)據(jù) 發(fā)送裝置和數(shù)據(jù)發(fā)送方法，在包括生成時鐘信號的時鐘信號生成部、 對數(shù)據(jù)信號進行信號處理的邏輯模塊、將數(shù)據(jù)信號輸出至傳輸系統(tǒng)的數(shù)據(jù)驅(qū)動部的數(shù)據(jù)發(fā)送裝置中，即使在邏輯模塊內(nèi)所產(chǎn)生的時鐘信號 的抖動疊加于信號處理后的數(shù)據(jù)信號的情況下，也能降低該時鐘信號 的抖動的影響而從數(shù)據(jù)驅(qū)動部將數(shù)據(jù)信號傳輸至外部。
為了達到上述目的，在本發(fā)明中采用如下構(gòu)成 一種數(shù)據(jù)發(fā)送裝
置，包括生成時鐘信號的時鐘生成部；對數(shù)據(jù)信號進行信號處理的
邏輯模塊；以及將數(shù)據(jù)信號向傳輸系統(tǒng)輸出的數(shù)據(jù)驅(qū)動部，其中，在
上述數(shù)據(jù)驅(qū)動部的內(nèi)部新設(shè)置波形整形電路，使用在上述時鐘生成部 生成的時鐘信號來對在上述邏輯模塊進行信號處理后的處理數(shù)據(jù)信 號進行波形整形。
具體而言， 一種數(shù)據(jù)發(fā)送裝置，其特征在于包括生成時鐘信 號的時鐘生成部；使用上述時鐘信號來對所輸入的輸入數(shù)據(jù)信號進行 信號處理而生成處理數(shù)據(jù)信號的邏輯模塊；將上述處理數(shù)據(jù)信號輸出 到傳輸系統(tǒng)的數(shù)據(jù)驅(qū)動部，在上述數(shù)據(jù)驅(qū)動部的內(nèi)部具有偏斜調(diào)整 部，其輸入有上述時鐘信號和上述處理數(shù)據(jù)信號，基于該時鐘信號與 處理數(shù)據(jù)信號的相位關(guān)系來調(diào)整該兩信號之間的偏斜(skew);觸發(fā) 電路(flip-flop circuit),其使用上述偏斜調(diào)整部的時鐘信號來對上述 偏斜調(diào)整部的處理數(shù)據(jù)信號進行整形。
本發(fā)明的上述數(shù)據(jù)發(fā)送裝置中，其特征在于對上述偏斜調(diào)整部 輸入上述邏輯模塊的信號處理所使用的時鐘信號，基于該時鐘信號來 調(diào)整上述兩信號之間的偏斜。
本發(fā)明的上述數(shù)據(jù)發(fā)送裝置中，其特征在于包括數(shù)據(jù)電平轉(zhuǎn)換 電路，將上述邏輯模塊的處理數(shù)據(jù)信號的信號電平轉(zhuǎn)換為上述數(shù)據(jù)驅(qū) 動部的電源電壓電平。
本發(fā)明的上述數(shù)據(jù)發(fā)送裝置中，其特征在于包括時鐘電平轉(zhuǎn)換 電路，將上述邏輯模塊的信號處理所使用的時鐘信號的信號電平轉(zhuǎn)換 為上述數(shù)據(jù)驅(qū)動部的電源電壓電平。
本發(fā)明的上述數(shù)據(jù)發(fā)送裝置中，其特征在于在上述偏斜調(diào)整部 的內(nèi)部具有使上述邏輯模塊的處理數(shù)據(jù)信號延遲的數(shù)據(jù)延遲電路。
本發(fā)明的上述數(shù)據(jù)發(fā)送裝置中，其特征在于在上述偏斜調(diào)整部的內(nèi)部具有使上述時鐘生成電路的時鐘信號延遲的時鐘延遲電路。
本發(fā)明的上述數(shù)據(jù)發(fā)送裝置中，其特征在于在上述偏斜調(diào)整部
的內(nèi)部具有調(diào)整上述數(shù)據(jù)延遲電路和上述時鐘延遲電路中至少 一 方 的延遲電路的延遲時間的延遲時間調(diào)整電路，上述延遲時間調(diào)整電路 基于上述邏輯模塊的處理數(shù)據(jù)信號與上述時鐘生成電路的時鐘信號 的相位關(guān)系來調(diào)整上述數(shù)據(jù)延遲電路和上述時鐘延遲電路的延遲時間。
本發(fā)明的上述數(shù)據(jù)發(fā)送裝置中，其特征在于在上述偏斜調(diào)整部 的內(nèi)部具有調(diào)整上述數(shù)據(jù)延遲電路和上述時鐘延遲電路中至少 一方 的延遲電路的延遲時間的延遲時間調(diào)整電路，上述延遲時間調(diào)整電路 基于上述邏輯模塊的處理數(shù)據(jù)信號、上述時鐘生成電路的時鐘信號、 和上述邏輯模塊的信號處理所使用的時鐘信號的相位關(guān)系來調(diào)整上 述數(shù)據(jù)延遲電路和上述時鐘延遲電路的延遲時間。
本發(fā)明的上述數(shù)據(jù)發(fā)送裝置中，其特征在于在上述偏斜調(diào)整部 的內(nèi)部具有控制上述延遲時間調(diào)整電路進行延遲時間調(diào)整的開始的 延遲開始控制電路。
本發(fā)明的上述數(shù)據(jù)發(fā)送裝置中，其特征在于在上述偏斜調(diào)整部 的內(nèi)部具有存儲上述延遲時間調(diào)整電路的延遲時間的調(diào)整量的延遲 存儲電路。
本發(fā)明的上述數(shù)據(jù)發(fā)送裝置中，其特征在于在上述偏斜調(diào)整部 的內(nèi)部具有使上述延遲時間調(diào)整電路的延遲時間調(diào)整延遲^見定時間
的固定時間延遲電路。
本發(fā)明的上述數(shù)據(jù)發(fā)送裝置中，其特征在于在上述時鐘生成部 的內(nèi)部具有生成多相時鐘信號的多相時鐘生成電路，上述偏斜調(diào)整部 基于上述邏輯模塊的處理數(shù)據(jù)信號來選擇上述多相時鐘信號中的單 相時鐘信號，上述觸發(fā)電路使用上述單相時鐘信號來對上述偏斜調(diào)整 部的處理數(shù)據(jù)信號進行整形。
本發(fā)明的上述數(shù)據(jù)發(fā)送裝置中，其特征在于在上述時鐘生成部 的內(nèi)部具有生成多相時鐘信號的多相時鐘生成電路，上述偏斜調(diào)整部基于上述邏輯模塊的處理數(shù)據(jù)信號和上述邏輯模塊的信號處理所使 用的時鐘信號來選擇上述多相時鐘信號中的單相時鐘信號，上述觸發(fā) 電路使用上述單相時鐘信號來對上述偏斜調(diào)整部的處理數(shù)據(jù)信號進 行整形。
本發(fā)明的一種數(shù)據(jù)發(fā)送方法，其特征在于包括生成時鐘信號
的時鐘生成步驟；使用上述時鐘信號來對所輸入的輸入數(shù)據(jù)信號進行 信號處理而生成處理數(shù)據(jù)信號的數(shù)據(jù)信號處理步驟；基于上述時鐘信 號和上述處理數(shù)據(jù)信號的相位關(guān)系來調(diào)整該兩信號之間的偏斜的偏 斜調(diào)整步驟；使用上述偏斜調(diào)整步驟的時鐘信號來對上述偏斜調(diào)整步 驟的處理數(shù)據(jù)信號進行整形的數(shù)據(jù)處理步驟；將在上述數(shù)據(jù)處理步驟 中進行了整形的處理數(shù)據(jù)信號向傳輸系統(tǒng)輸出的數(shù)據(jù)驅(qū)動步驟。
根據(jù)以上所述，在本發(fā)明中，即使在邏輯模塊內(nèi)發(fā)生的時鐘信號 的抖動疊加于處理數(shù)據(jù)信號的情況下，在觸發(fā)電路中使用在時鐘生成 部生成的未發(fā)生抖動的時鐘信號來對處理數(shù)據(jù)信號進行整形，因此可 將因含有抖動而信號品質(zhì)變差的處理數(shù)據(jù)信號整形為標準規(guī)定的范 圍內(nèi)的數(shù)據(jù)信號而進行傳輸。通過使用偏斜調(diào)整部，調(diào)整輸入到觸發(fā) 電路的信號間的準備時間和保持時間來對處理數(shù)據(jù)信號進行整形，因 此可防止數(shù)據(jù)缺失。
如上所述，根據(jù)本發(fā)明，能夠在數(shù)據(jù)驅(qū)動部將疊加了在邏輯模塊 內(nèi)發(fā)生的時鐘信號的抖動而信號品質(zhì)變差的處理數(shù)據(jù)信號整形而生 成傳輸標準的標準內(nèi)數(shù)據(jù)信號，并傳輸該數(shù)據(jù)信號。由于能夠滿足輸 入到觸發(fā)電路的信號之間的準備時間和保持時間，因此能夠傳輸防止 數(shù)據(jù)缺失的數(shù)據(jù)信號。


圖1是表示本發(fā)明第一實施方式的數(shù)據(jù)發(fā)送裝置的整體結(jié)構(gòu)的框圖。
圖2是該數(shù)據(jù)發(fā)送裝置的偏斜調(diào)整部的信號波形的波形圖。 圖3是該數(shù)據(jù)發(fā)送裝置的FF電路的信號波形的波形圖。
10圖4是表示該數(shù)據(jù)發(fā)送裝置的偏斜調(diào)整部的整體結(jié)構(gòu)的框圖。 圖5是該偏斜調(diào)整部的內(nèi)部電路的信號波形的波形圖。
圖6是表示本發(fā)明第二實施方式的數(shù)據(jù)發(fā)送裝置的整體結(jié)構(gòu)的框圖。
圖7是表示該數(shù)據(jù)發(fā)送裝置的數(shù)據(jù)電平移位器的整體結(jié)構(gòu)的框圖。
圖8是表示本發(fā)明第三實施方式的數(shù)據(jù)發(fā)送裝置的整體結(jié)構(gòu)的框圖。
圖9是表示本發(fā)明第四實施方式的數(shù)據(jù)發(fā)送裝置的整體結(jié)構(gòu)的框圖。
圖10是表示該數(shù)據(jù)發(fā)送裝置的偏斜調(diào)整部的整體結(jié)構(gòu)的框圖。 圖11是該偏斜調(diào)整部的內(nèi)部電路的信號波形的波形圖。 圖12是表示本發(fā)明第五實施方式的數(shù)據(jù)發(fā)送裝置的整體結(jié)構(gòu)的 框圖。
圖13的(A)和(B)是示意地表示該數(shù)據(jù)發(fā)送裝置的偏斜調(diào)整 部的單相時鐘的選4奪的波形圖。
圖14是表示該數(shù)據(jù)發(fā)送裝置的偏斜調(diào)整部的整體結(jié)構(gòu)的框圖。
圖15是該偏斜調(diào)整部的內(nèi)部電路的信號波形的波形圖。
圖16是表示現(xiàn)有數(shù)據(jù)發(fā)送裝置的整體結(jié)構(gòu)的框圖。
圖17的(A)是邏輯模塊內(nèi)的時鐘路徑的要部構(gòu)成的框圖，圖17 的(B)是通過時鐘路徑的時鐘信號的信號波形的波形圖。
圖18的(A)是使用觸發(fā)電路進行信號處理時的各信號的信號波 形的波形圖，圖18的(B)是輸出數(shù)據(jù)信號的眼孔圖樣的波形圖。
附圖標記說明
CLK 一時鐘信號
CLK1.2 —1.2V系統(tǒng)的時鐘信號
CLK3.3 —3.3V系統(tǒng)的時鐘信號
CLK-LB —邏輯模塊的信號處理所使用的時鐘信號
CLK-LS —電平移位后的時鐘信號P-DATA —并行數(shù)據(jù)信號(輸入數(shù)據(jù)信號) DATA —串行數(shù)據(jù)信號(處理數(shù)據(jù)信號) DATA-FF —整形后的串行數(shù)據(jù)信號 DATA-LS —電平移位后的串行數(shù)據(jù)信號 SP-CLK —單相時鐘信號 MP-CLK —多相時鐘信號
具體實施例方式
以下，參照

本發(fā)明實施方式的數(shù)據(jù)發(fā)送裝置和數(shù)據(jù)發(fā)送 方法。
(第一實施方式)
圖1是表示本發(fā)明第一實施方式的數(shù)據(jù)發(fā)送裝置的整體結(jié)構(gòu)的框圖。
在該圖1中，USB2.0的信號控制是通過使用物理層電路的收發(fā)器 宏單元101和邏輯層電路的USB控制模塊107來進行的。上述收發(fā) 器宏單元101包括收發(fā)器模塊(數(shù)據(jù)驅(qū)動部)102、邏輯模塊103、時 鐘生成部104，上述收發(fā)器模塊102的內(nèi)部具有偏斜調(diào)整部111、觸 發(fā)電路(以下稱為FF電路)112、驅(qū)動器105和接收器106。以下，具體說明圖1的數(shù)據(jù)發(fā)送裝置的工作。
首先，利用USB進行傳輸?shù)牟⑿袛?shù)據(jù)信號(輸入數(shù)據(jù)信號) P-DATA從USB控制模塊107被傳輸?shù)竭壿嬆K103。接著，在上述 邏輯模塊103,使用在時鐘生成電路104生成的時鐘信號CLK而對上 述并行數(shù)據(jù)信號P-DATA進行信號處理，轉(zhuǎn)換為串行數(shù)據(jù)信號(處理 數(shù)據(jù)信號)DATA,將上述串行數(shù)據(jù)信號DATA傳輸至收發(fā)器模塊 102。在此，在上述邏輯模塊103內(nèi)，由于高速信號處理工作和噪聲 的影響，會在所供給的時鐘信號發(fā)生抖動，該時鐘信號的抖動疊加于 上述串行數(shù)據(jù)信號DATA。
然后，上述邏輯模塊103的串行數(shù)據(jù)信號DATA和在上述時鐘生 成部104生成的未發(fā)生抖動的時鐘信號CLK被輸入到偏斜調(diào)整部111。在該偏斜調(diào)整部lll,基于上述時鐘信號CLK和上述串行數(shù)據(jù) 信號DATA的相位關(guān)系，調(diào)整上述串行數(shù)據(jù)信號DATA的延遲，將 調(diào)整了延遲的串行數(shù)據(jù)信號DATA-SK和上述時鐘信號CLK向FF 電路112輸出。
上述偏斜調(diào)整部111是考慮到上述邏輯模塊103內(nèi)的信號傳播的 延遲時間的最大值和最小值，而設(shè)計為無論在哪種使用條件下都滿足 上述FF電路112的準備時間和保持時間的電路，由該偏斜調(diào)整部111 來調(diào)整上述時鐘信號CLK和上述串行數(shù)據(jù)信號DATA-SK之間的偏斜。
在上述FF電路112中，使用抖動少的時鐘信號CLK對上述調(diào)整 了延遲的串行數(shù)據(jù)信號DATA-SK進行整形，減少上述串行數(shù)據(jù)信號 DATA-SK的抖動。
通過驅(qū)動器105利用滿足USB2.0標準那樣的信號電平和阻抗而 驅(qū)動的傳輸纜線，來將減少了抖動的串行數(shù)據(jù)信號DATA-FF傳輸至 夕卜部。
圖2是本實施方式的數(shù)據(jù)發(fā)送裝置的偏斜調(diào)整部111的信號波形 的波形圖。
在該圖2中，上述偏斜調(diào)整部111被輸入串行數(shù)據(jù)信號DATA和 未發(fā)生抖動的時鐘信號CLK。上述串行數(shù)據(jù)信號DATA是疊加了抖 動的數(shù)據(jù)信號。
例如，在FF電路112中利用時鐘信號CLK的上升沿對所輸入的 串行數(shù)據(jù)信號DATA-SK進行整形時，在上述串行數(shù)據(jù)信號DATA-SK 的邊沿和上述時鐘信號CLK的上升沿未滿足上述FF電路112的準備 時間和保持時間時無法對上述串行數(shù)據(jù)信號DATA-SK進行準確整 形。因此，在上述偏斜調(diào)整部111中基于時鐘信號CLK和串行數(shù)據(jù) 信號DATA的相位關(guān)系來使所輸入的串行數(shù)據(jù)信號DATA延遲，調(diào) 整上述時鐘信號CLK和上述串行數(shù)據(jù)信號DATA-SK之間的偏斜。
圖3是本實施方式的數(shù)據(jù)發(fā)送裝置的FF電路111的信號波形的 波形圖。在該圖3中，上述FF電路112被輸入串行數(shù)據(jù)信號DATA-SK 和時鐘信號CLK。例如與上述時鐘信號CLK的上升沿同步地對上述 串行數(shù)據(jù)信號DATA-SK進行整形，輸出減少了抖動的串行數(shù)據(jù)信號 DATA-FF。
如上所述，在本實施方式中，在收發(fā)器模塊102的內(nèi)部設(shè)置FF 電路112,對該FF電路112輸入含有抖動的串行數(shù)據(jù)信號DATA-SK 和抖動少的時鐘信號CLK，使用上述時鐘信號CLK對上述串行數(shù)據(jù) 信號DATA-SK進行整形，以此來減少上述串行數(shù)據(jù)信號DATA-SK 的抖動，從而可提高向外部發(fā)送的串行數(shù)據(jù)信號DATA-FF的眼孔圖 樣。
在上述收發(fā)器模塊102內(nèi)部設(shè)置偏斜調(diào)整部111,在該偏斜調(diào)整 部111調(diào)整在上述邏輯模塊103生成的串行數(shù)據(jù)信號DATA與上述時 鐘信號CLK的偏斜，因此，在使用上述時鐘信號CLK對上述串行數(shù) 據(jù)信號DATA-SK進行整形時，可以滿足上述FF電路112的準備時 間和保持時間，而防止數(shù)據(jù)缺失。
在本實施方式中，在收發(fā)器模塊102內(nèi)的偏斜調(diào)整部111調(diào)整了 串行數(shù)據(jù)信號DATA的延遲，但不言而喻，只要對上述串行數(shù)據(jù)信號 DATA和輸入到上述偏斜調(diào)整部111的時鐘信號CLK中的至少一方 的延遲進行調(diào)整即可。
在上述數(shù)據(jù)信號DATA的邊沿和上述時鐘信號CLK的邊沿滿足 上述FF電路112的準備時間和保持時間時，可以不需設(shè)置偏斜調(diào)整 部111,而是在上述FF電路112對數(shù)據(jù)信號DATA進行適當整形。
圖4是表示本發(fā)明實施方式的數(shù)據(jù)發(fā)送裝置的偏斜調(diào)整部111的 整體結(jié)構(gòu)的框圖。不言而喻，偏斜調(diào)整部111的內(nèi)部結(jié)構(gòu)不限于圖4 的結(jié)構(gòu)，可以采用各種結(jié)構(gòu)。
在該圖4中，113是可變延遲電路(數(shù)據(jù)延遲電路)，114是移 位寄存器(延遲時間存儲電路)，115是相位比較電路(延遲時間調(diào) 整電路)，116是邊沿檢測電路(延遲開始控制電路)，119是固定 延遲電路(固定時間延遲電路)。供給到偏斜調(diào)整部111的串行數(shù)據(jù)信號DATA在可變延遲電路 113中調(diào)整了延遲，調(diào)整了延遲的串行數(shù)據(jù)信號DATA-SK被供給到 固定延遲電路119、邊沿檢測電路116和FF電路112。然后，供給到 上述固定延遲電路119的串行數(shù)據(jù)信號DATA-SK經(jīng)過恒定的延遲時 間后^皮輸入到相位比較電路115。在上述相位比較電路115,從邊沿 檢測電路116輸入串行數(shù)據(jù)信號DATA-SK的數(shù)據(jù)遷移時所輸出的邊 沿檢測信號EDS時，比較串行數(shù)據(jù)信號DATA-DLY和時鐘信號CLK 的相位?；谏鲜鰞蓚€信號DATA-DLY、 CLK的相位關(guān)系，將上述 可變延遲電路113的延遲時間作為移位方向控制和移位時鐘而輸入到 移位寄存器114。在上述移位寄存器114中，存儲從上述相位比較電 路115供給的上述可變延遲電路113的延遲時間。通過調(diào)節(jié)該延遲時 間，來調(diào)整串行數(shù)據(jù)信號DATA的延遲，調(diào)整向FF電路112和上述 邊沿檢測電路116供給的數(shù)據(jù)線的延遲時間。
圖5是偏斜調(diào)整部111的內(nèi)部電路的信號波形的波形圖。
以下，參照圖4和圖5，說明偏斜調(diào)整部111的工作原理。
首先，在可變延遲電路113中，對串行數(shù)據(jù)信號DATA付與相當 于延遲量tdl的延遲，將調(diào)整了延遲的串行數(shù)據(jù)信號DATA-SK輸入 到邊沿4全測電路116和固定延遲電路119。
接著，邊沿檢測電路116檢測上述串行數(shù)據(jù)信號DATA-SK的上 升沿而輸出邊沿檢測信號EDS,該邊沿^r測信號EDS輸入到相位比 較電路115而激活上述相位比較電路115。
在上述固定延遲電路119中，對上述串行數(shù)據(jù)信號DATA-SK付 與相當于延遲量tdcons的延遲，該串行數(shù)據(jù)信號DATA-DLY被輸入 到上述相位比4交電路115。
上述相位比較電路115比較通過了上述可變延遲電路113和上述 固定延遲電路119的串行數(shù)據(jù)信號DATA-DLY的上升沿、與時鐘信 號CLK的上升沿的相位，基于其比較結(jié)果，確定移位寄存器114的 方向并產(chǎn)生移位時鐘。在此，上述兩個信號DATA-DLY、 CLK的相 位相一致時，不產(chǎn)生移位時鐘。在此，串行數(shù)據(jù)信號DATA-DLY的上升沿比時鐘信號CLK的上 升沿快了時間差fast時，將可變延遲電路113的延遲量增大fast。在 慢了時間差slow時，將可變延遲電路113的延遲量減小slow,從而 將時鐘信號CLK的上升沿和串行數(shù)據(jù)信號DATA-DLY的上升沿的相 位控制為一致。
反復(fù)進行上述那樣的串行數(shù)據(jù)信號DATA-DLY與時鐘信號CLK 的比較，控制成上述兩個信號CLK、 DATA-DLY的上升沿的相位一 致，從而使輸入到后級的FF電路112中的時鐘信號CLK與串行數(shù)據(jù) 信號DATA-SK的相位差為固定延遲電路119的固定延遲量tdcons， 因此，預(yù)先將該固定延遲量tdcons設(shè)為最適于鎖存串行數(shù)據(jù)信號的 值，從而可確保數(shù)據(jù)的準備時間。
在本實施方式中，使用可變延遲電路113調(diào)整邏輯模塊103的串 行數(shù)據(jù)信號DATA的延遲時間，但也可以對輸入到偏斜調(diào)整部111 的時鐘信號CLK進行該延遲時間的調(diào)整。
進行相位比較的串行數(shù)據(jù)信號DATA-DLY含有抖動成分，因此， 經(jīng)過濾抖動影響的電路將該串行數(shù)據(jù)信號DATA-DLY供給到相位比 較電路115,可高精度地調(diào)整延遲時間。 (第二實施方式)
圖6是表示本發(fā)明第二實施方式的數(shù)據(jù)發(fā)送裝置的整體結(jié)構(gòu)的框圖。
本實施方式的數(shù)據(jù)發(fā)送裝置與圖1所示的第一實施方式的數(shù)據(jù)發(fā) 送裝置的不同點僅在于，在收發(fā)器模塊102的內(nèi)部具有數(shù)據(jù)電平移位 器(數(shù)據(jù)電平轉(zhuǎn)換電路)117，并在時鐘生成部104的內(nèi)部具有降壓 部108。關(guān)于其他結(jié)構(gòu)，與第一實施方式相同，因此省略其說明。
在該圖6中，邏輯模塊103是數(shù)字電路，在1.2V的電源電壓下進 行工作。收發(fā)器模塊102是模擬電路，在3.3V的電源電壓下進行工 作。在本實施方式中，將在時鐘生成部104生成的3.3V系統(tǒng)的時鐘 信號CLK3.3供給到偏斜調(diào)整電路111，并將在上述時鐘生成部104 內(nèi)部的降壓部108生成的1.2V系統(tǒng)的時鐘信號CLK1.2V供給到邏輯
16模塊103。
邏輯模塊103的串行數(shù)據(jù)信號DATA輸入到收發(fā)器模塊102內(nèi)具 有的數(shù)據(jù)電平移位器117。該串行數(shù)據(jù)信號DATA是1.2V系統(tǒng)的數(shù) 據(jù)信號，因此在上述數(shù)據(jù)電平移位器117中對上述串行數(shù)據(jù)信號 DATA的信號電平進行電平移位，使其為上述收發(fā)器模塊102的電源 電壓的電平、即3.3V系統(tǒng)，將該電平移位后的串行數(shù)據(jù)信號DATA-LS 向偏斜調(diào)整部111輸出。因此，輸入到上述偏斜調(diào)整部111的串行數(shù) 據(jù)信號DATA-LS和上述時鐘信號CLK3.3都是3.3V系統(tǒng)的信號。
然后，通過在上述偏斜調(diào)整部111中調(diào)整上述串行數(shù)據(jù)信號 DATA-LS延遲來調(diào)整串行數(shù)據(jù)信號DATA-SK與時鐘信號CLK的偏 斜，在FF電路112中對上述串行數(shù)據(jù)信號DATA-SK進行整形。
圖7是表示本發(fā)明實施方式的數(shù)據(jù)發(fā)送裝置的數(shù)據(jù)電平移位器 117的整體結(jié)構(gòu)的框圖。
在圖7所示的數(shù)據(jù)電平移位器117中，將所輸入的1.2V系統(tǒng)的串 行數(shù)據(jù)信號DATA升壓為3.3V系統(tǒng)的串行數(shù)據(jù)信號DATA-LS,增大 輸入到偏斜調(diào)整部111的串行數(shù)據(jù)信號DATA-LS的振幅。
如上所述，在本實施方式中，在收發(fā)器模塊102的內(nèi)部設(shè)置數(shù)據(jù) 電平移位器117,由該數(shù)據(jù)電平移位器117將串行數(shù)據(jù)信號DATA的 信號電平移位成上述收發(fā)器模塊102的電源電壓電平、即3.3V系統(tǒng)， 而將其轉(zhuǎn)換為串行數(shù)據(jù)信號DATA-LS,將該串行數(shù)據(jù)信號DATA-LS 和基于此的串行數(shù)據(jù)信號DATA-SK輸入到偏斜調(diào)整部111、 FF電路 112,因此通過將輸入電壓移位至所需要的電壓，可以使供給到偏斜 調(diào)整部111、FF電路112的信號的電壓電平一致而容易進行偏斜調(diào)整。
在本實施方式中，在收發(fā)器模塊102內(nèi)部設(shè)置了數(shù)據(jù)電平移位器 117，但不言而喻，也可以在上述收發(fā)器模塊102的外部、例如收發(fā) 器宏單元101的內(nèi)部設(shè)置上述數(shù)據(jù)電平移位器117。 (第三實施方式)
圖8是表示本發(fā)明第三實施方式的數(shù)據(jù)發(fā)送裝置的整體結(jié)構(gòu)的框圖。本實施方式的數(shù)據(jù)發(fā)送裝置與圖1所示的第一實施方式的數(shù)據(jù)發(fā)
送裝置的不同點僅在于，對偏斜調(diào)整部111供給邏輯模塊103的串行 數(shù)據(jù)信號DATA、時鐘生成電路104的時鐘信號CLK和邏輯模塊103 的信號處理所使用的時鐘信號CLK-LB。關(guān)于其他結(jié)構(gòu)，與第一實施 方式相同，因此省略其說明。
在偏斜調(diào)整部111中使用上述時鐘信號CLK、上述串行數(shù)據(jù)信號 DATA和邏輯模塊103的信號處理中所使用的時鐘信號CLK-LB來調(diào) 節(jié)上述串行數(shù)據(jù)信號DATA的延遲。
圖4的偏斜調(diào)整部111中，通過比較上述邏輯模塊103的信號處 理所使用的時鐘信號CLK-LB與上述時鐘生成電路104的時鐘信號 CLK的相位來調(diào)節(jié)上述邏輯模塊103的串行數(shù)據(jù)信號DATA的延遲， 將調(diào)節(jié)了延遲的串行數(shù)據(jù)信號DATA-SK輸出到FF電路112,對該串 行數(shù)據(jù)信號DATA-SK進行整形。
如上所述，在本實施方式中，基于邏輯模塊103內(nèi)的信號處理所 使用的時鐘信號CLK-LB來調(diào)整串行數(shù)據(jù)信號DATA的延遲，因此， 通過將作為串行數(shù)據(jù)信號DATA的抖動源的時鐘信號CLK-LB用于 偏斜調(diào)整，可對供給到FF電路112的串行數(shù)據(jù)信號DATA-SK與時 鐘信號CLK的延遲進行更準確的調(diào)整。
在偏斜調(diào)整部lll中，在上述第一實施方式中，使用信號波形非 周期性呈現(xiàn)"高(High)"和"低(Low)"的串行數(shù)據(jù)信號DATA 來調(diào)整偏斜，因此不能在時鐘信號CLK的每一周期進行相位比較， 但在本實施方式中，使用信號波形周期性呈現(xiàn)"高(High)"和"低 (Low)"的時鐘信號CLK-LB來進行相位比較，因此，可在時鐘信 號CLK-LB、 CLK的每一周期比較相位。
在本實施方式中，在偏斜調(diào)整部111中，利用上述時鐘生成部104 的時鐘信號CLK和上述邏輯模塊103的信號處理所使用的時鐘信號 CLK-LB來調(diào)整上述邏輯模塊103的串行數(shù)據(jù)信號DATA的延遲，但 不言而喻，也可以使用上述兩個時鐘信號CLK、 CLK-LB和上述串行 數(shù)據(jù)信號DATA來調(diào)整延遲。(第四實施方式)
圖9是表示本發(fā)明第四實施方式的數(shù)據(jù)發(fā)送裝置的整體結(jié)構(gòu)的框圖。
本實施方式的數(shù)據(jù)發(fā)送裝置與圖6所示的第二實施方式的數(shù)據(jù)發(fā) 送裝置的不同點僅在于，在收發(fā)器模塊102的內(nèi)部具有時鐘電平移位 器(時鐘電平轉(zhuǎn)換電路)118。關(guān)于其他結(jié)構(gòu)，與第二實施方式相同， 因此省略其說明。
邏輯模塊103的串行數(shù)據(jù)信號DATA輸入到收發(fā)器模塊102內(nèi)具 有的數(shù)據(jù)電平移位器117。在上述數(shù)據(jù)電平移位器117中對上述串行 數(shù)據(jù)信號DATA的信號電平進行電平移位，使其為上述收發(fā)器模塊 102的電源電壓的電平，將該電平移位后的串行數(shù)據(jù)信號DATA-LS 向偏斜調(diào)整部111輸出。
邏輯模塊103的信號處理所使用的1.2V系統(tǒng)的時鐘信號CLK-LB 輸入到收發(fā)器模塊102內(nèi)具有的時鐘電平移位器118。在上述時鐘電 平移位器118中對上述1.2V系統(tǒng)的時鐘信號CLK-LB的信號電平進 行電平移位，使其為上述收發(fā)器模塊102的電源電壓的電平、即3.3V 系統(tǒng)，將該電平移位后的時鐘信號CLK-LS輸出到偏斜調(diào)整部111。
然后，基于上述電平移位后的串行數(shù)據(jù)信號DATA-LS、上述電 平移位后的時鐘信號CLK-LS、時鐘生成部104的時鐘信號CLK3.3 來調(diào)整上述串行數(shù)據(jù)信號DATA-LS的延遲，調(diào)整串行數(shù)據(jù)信號 DATA-LS與時鐘信號CLK3.3的偏斜，在FF電路112對調(diào)整了延遲 的串行數(shù)據(jù)信號DATA-SK進行整形。
圖10是表示本實施方式的數(shù)據(jù)發(fā)送裝置的偏斜調(diào)整部111的整 體結(jié)構(gòu)的框圖。
在該圖10中，113是可變延遲電路(數(shù)據(jù)延遲電路)，114是移 位寄存器(延遲時間存儲電路)，115是相位比較電路(延遲時間調(diào) 整電路)，116是邊沿檢測電路(延遲開始控制電路)，122是固定 可變延遲電路(固定時間延遲電路、時鐘延遲電路)。
供給到偏斜調(diào)整部111的時鐘信號CLK-LS在固定可變延遲電路122中調(diào)整了延遲，調(diào)整了延遲的時鐘信號CLK-DLY被供給到邊沿 檢測電路116和相位比較電路115。在上述相位比較電路115,輸入 由邊沿檢測電路116在時鐘信號CLK-DLY的上升沿時所輸出的邊沿 檢測信號EDS時，比較時鐘信號CLK-DLY和時鐘信號CLK3.3的相 位?；谏鲜鰞蓚€信號CLK-DLY、 CLK的相位關(guān)系，將調(diào)整輸入到 偏斜調(diào)整部111的串行數(shù)據(jù)信號DATA-LS的延遲的可變延遲電路 113的延遲時間作為移位方向控制和移位時鐘而輸入到移位寄存器 114。在上述移位寄存器114中，存儲從上述相位比較電路115供給 的上述可變延遲電路113的延遲時間。通過調(diào)節(jié)該延遲時間，來調(diào)整 串行數(shù)據(jù)信號DATA-SK的延遲，調(diào)整向FF電路112供給的數(shù)據(jù)線 的延遲時間。
圖ll是偏斜調(diào)整部111的內(nèi)部電路的信號波形的波形圖。 以下，參照圖10和圖11,:說明偏斜調(diào)整部111的工作原理。 首先，在固定可變延遲電路122中，對時鐘信號CLK-LS付與相 當于可變延遲量tdl的延遲和相當于固定延遲量tdcons的延遲，將調(diào) 整了延遲的時鐘信號CLK-DLY輸入到邊沿檢測電路116和相位比較 電路115。
接著，邊沿檢測電路116檢測上述時鐘信號CLK-DLY的上升沿 而輸出邊沿檢測信號EDS，該邊沿檢測信號EDS輸入到相位比較電 路115而激活上述相位比較電路115。
上述相位比較電路115比較兩個時鐘信號CLK-DLY、 CLK3.3的 相位，基于其比較結(jié)果，確定移位寄存器114的方向并產(chǎn)生移位時鐘。 在此，上述兩個信號CLK-DLY、 CLK3.3的相位相一致時，不產(chǎn)生移 位時鐘。
在此，時鐘信號CLK-DLY的上升沿比時鐘信號CLK3.3的上升 沿快了時間差fast時，將可變延遲電路113的串行數(shù)據(jù)信號DATA-LS 的延遲量增大fast,并將固定可變延遲電路122的可變延遲量增大 fast。在慢了時間差slow時,將可變延遲電路113的延遲量減小slow, 并將固定可變延遲電路122的可變延遲量減小slow,從而將兩個時鐘
20信號CLK-DLY、 CLK3.3的上升沿的相位控制為一致。
反復(fù)進行上述那樣的時鐘信號CLK-DLY與時鐘信號CLK3.3的 比較，通過進行控制以使上述兩個信號CLK-DLY、 CLK的上升沿的 相位一致，來使輸入到后級的FF電路112中的時鐘信號CLK3.3與 串行數(shù)據(jù)信號DATA-SK的相位差為固定可變延遲電路122的固定延 遲量tdcons,因此，將該固定延遲量tdcons設(shè)為最適于鎖存串行數(shù)據(jù) 信號的值，從而可確保數(shù)據(jù)的準備時間。
如上所述，在本實施方式中，在收發(fā)器模塊102的內(nèi)部設(shè)置數(shù)據(jù) 電平移位器117和時鐘電平移位器118，由上述數(shù)據(jù)電平移位器117 將串行數(shù)據(jù)信號DATA轉(zhuǎn)換為串行數(shù)據(jù)信號DATA-LS,并由上述時 鐘電平移位器118將邏輯模塊103的信號處理所使用的時鐘信號 CLK-LB轉(zhuǎn)換為時鐘信號CLK-LS，將該串行數(shù)據(jù)信號DATA-LS和 該時鐘信號CLK-LS、基于此的信號輸入到偏斜調(diào)整部111、 FF電路 112,因此通過將輸入電壓移位至所需要的電壓，可以使供給到偏斜 調(diào)整部111、FF電路112的信號的電壓電平一致而容易進行偏斜調(diào)整。 在本實施方式中，在收發(fā)器模塊102內(nèi)部設(shè)置了數(shù)據(jù)電平移位器 117和時鐘電平移位器118，但不言而喻，也可以在上述收發(fā)器模塊 102的外部、例如收發(fā)器宏單元101的內(nèi)部設(shè)置上述數(shù)據(jù)電平移位器 117和上述時鐘電平移位器118。 (第五實施方式)
圖12是表示本發(fā)明第五實施方式的數(shù)據(jù)發(fā)送裝置的整體結(jié)構(gòu)的 框圖。
本實施方式的數(shù)據(jù)發(fā)送裝置與圖9所示的第四實施方式的數(shù)據(jù)發(fā) 送裝置的不同點僅在于，在時鐘生成部104的內(nèi)部具有多相時鐘生成 電路120,并具有偏斜調(diào)整部121以取代偏斜調(diào)整部111。關(guān)于其他 結(jié)構(gòu)，與第四實施方式相同，因此省略其說明。
在本實施方式中，將在多相時鐘生成電路120中生成的多相時鐘 MP-CLK供給到偏斜調(diào)整部121。在上述偏斜調(diào)整部121中使用時鐘 信號CLK-LS選擇上述多相時鐘信號MP-CLK中的單相時鐘SP-CLK,調(diào)節(jié)上述串行數(shù)據(jù)信號DATA與上述單相時鐘SP-CLK的偏斜。
圖13的(A)和圖13的(B)是示意地表示本實施方式的偏斜調(diào) 整部121的單相時鐘的選擇的波形圖。
如圖13的(A)所示，在FF電路112中，在例如^f吏用時鐘信號 CLK-IN要對串行數(shù)據(jù)信號DATA-IN進行整形時，上述時鐘信號 CLK-IN的邊沿與上述串行數(shù)據(jù)信號DATA-IN的邊沿在時間上重合， 因此無法對串行數(shù)據(jù)信號DATA-IN進行準確整形。
因此，在本實施方式中，將如圖13的(B)所示那樣的各相位各 不相同的多相時鐘CLK[5: 0] (MP-CLK)供給到偏斜調(diào)整部121， 分別比較上述多相時鐘CLK[5: O]與經(jīng)時鐘電平移位器118進行電平 移位后的時鐘信號CLK-LS的相位，基于其比較結(jié)果，將上述多相時 鐘CLK[5: O]中的一個時鐘信號(單相時鐘SP-CLK)供給到后級的 FF電路112。
在FF電路112中，使用上述單相時鐘SP-CLK對串行數(shù)據(jù)信號 DATA進行整形，利用驅(qū)動器105傳輸整形后的串行數(shù)據(jù)信號 DATA-FF。
圖14是表示本發(fā)明實施方式的數(shù)據(jù)發(fā)送裝置的偏斜調(diào)整部121 的整體結(jié)構(gòu)的框圖。
在圖14中，115是相位比較電路(延遲時間調(diào)整電路)，116是 邊沿檢測電路(延遲開始控制電路)，123是時鐘選擇電路。
供給到偏斜調(diào)整部111的時鐘信號CLK-LS在固定延遲電路119 中調(diào)整了延遲，調(diào)整了延遲的時鐘信號CLK-DLY被供給到邊沿檢測 電路116和相位比較電路115。在上述相位比較電路115，輸入由邊 沿檢測電路116在時鐘信號CLK-DLY的上升沿時所輸出的邊沿才全測 信號EDS時，比較時鐘信號CLK-DLY和多相時鐘MP-CLK的相位。 時鐘選擇電路123基于上述相位比較電路115的比較結(jié)果而從多相時 鐘MP-CLK中選擇單相時鐘SP-CLK,將該單相時鐘SP-CLK供給到 后級的FF電^各112。
如上所述，在本實施方式的偏斜調(diào)整部121中，與上述第一 第四實施方式的偏斜調(diào)整部111不同，不是使供給到偏斜調(diào)整部121的
串行數(shù)據(jù)信號DATA-LS、時鐘信號CLK-LS、多相時鐘MP-CLK延 遲，而是從上述多相時鐘MP-CLK中選才奪單相時鐘SP-CLK,并將該 單相時鐘SP-CLK供給到上述FF電路112,由此來調(diào)整輸入到上述 FF電路112的串行數(shù)據(jù)信號DATA-LS與時鐘信號SP-CLK的偏斜。 圖15是偏斜調(diào)整部121的內(nèi)部電路的信號波形的波形圖。 在圖15中，多相時鐘CLK[5: O]中的粗線表示單相時鐘SP-CLK。 以下，參照圖14和圖15，說明偏斜調(diào)整部121的工作原理。 首先，在固定延遲電路119中，對時鐘信號CLK-LS付與相當于 固定延遲量tdcons的延遲，將調(diào)整了延遲的時鐘信號CLK-DLY輸入 到邊沿檢測電路116和相位比較電路115。
接著，上述邊沿檢測電路116檢測上述時鐘信號CLK-DLY的上 升沿而輸出邊沿檢測信號EDS，該邊沿檢測信號EDS輸入到相位比 較電路115而激活上述相位比較電路115。
上述相位比較電路115比較上述時鐘信號CLK-DLY的上升沿、 和多相時鐘中的現(xiàn)在所選擇的單相時鐘SP-CLK的上升沿的相位。在 上述時鐘信號CLK-DLY的上升沿比上述單相時鐘的上升沿快時，進 行時鐘選擇電路123的時鐘選擇控制，以將單相時鐘SP-CLK替換為 比現(xiàn)在所選擇的快一個相位的時鐘信號。在上述時鐘信號CLK-DLY 的上升沿比上述單相時鐘SP-CLK的上升沿慢時，進行時鐘選擇電路 123的時鐘選擇控制，以將單相時鐘SP-CLK替換為比現(xiàn)在所選擇的 慢一個相位的時鐘信號。反復(fù)進行上述單相時鐘的選擇，選擇多相時 鐘MP-CLK中的單相時鐘SP-CLK，以使時鐘信號CLK-DLY的相位 與單相時鐘SP-CLK的相位一致。在此，在時鐘信號CLK-DLY的相 位與單相時鐘SP-CLK的相位一致時，不進行時鐘的替換。
如上述那樣，反復(fù)進行時鐘信號CLK-DLY與單相時鐘SP-CLK 的比較，控制成上述時鐘信號CLK-DLY的相位與上述單相時鐘 SP-CLK的相位一致，從而使輸入到后級的FF電路112中的單相時鐘 SP-CLK與串行數(shù)據(jù)信號DATA-LS的相位差為固定延遲量tdcons，因此，將該固定延遲量tdcons設(shè)為最適于鎖存串行數(shù)據(jù)信號的值，從
而可確保數(shù)據(jù)的準備時間。
如上所述，在本實施方式中，設(shè)置多相時鐘生成電^各120，生成 相位等間隔錯開的多相時鐘信號MP-CLK，從而調(diào)整輸入到FF電路 112的串行數(shù)據(jù)信號DATA與單相時鐘信號SP-CLK的時間，可確保 上述兩個信號DATA、 SP-CLK的同步。
在本實施方式中，基于串行數(shù)據(jù)信號DATA和邏輯模塊103的信 號處理所使用的時鐘CLKL-LB,選擇上述多相時鐘MP-CLK中的單 相時鐘SP-CLK,但不言而喻，也可以基于上述串行數(shù)據(jù)信號DATA 來選擇單相時鐘SP-CLK。
在本實施方式的偏斜調(diào)整電路121中，使用時鐘信號CLK-LS來 從多相時鐘MP-CLK中選擇單相時鐘SP-CLK,但不言而喻，例如也 可以使用串行數(shù)據(jù)信號DATA-LS來選擇。
還可以檢測數(shù)據(jù)電平移位器118中的電平轉(zhuǎn)換前后的兩個時鐘信 號CLK-LB、 CLK-LS之間的相位差，使用該相位差來選擇單相時鐘 SP畫CXK。
在上述說明的本發(fā)明的數(shù)據(jù)發(fā)送裝置中，除了符合USB2.0、 Serial ATA等高速接口標準的數(shù)據(jù)發(fā)送功能之外，還可對抖動少的信號品質(zhì) 優(yōu)良的時鐘信號附加使其與實施了信號處理的數(shù)據(jù)信號同步的數(shù)據(jù) 同步功能。
在上述的第一 第五實施方式的數(shù)據(jù)發(fā)送裝置中，記載了以符合 USB2.0、 Serial ATA等高速接口標準的數(shù)據(jù)發(fā)送裝置的實施為前提， 將發(fā)送到外部的數(shù)據(jù)信號作為差動信號，但不言而喻，本發(fā)明的數(shù)據(jù) 發(fā)送裝置不限于此。
工業(yè)實用性
如上所述，本發(fā)明可以對信號品質(zhì)變差的數(shù)據(jù)信號進行整形來生 成符合傳輸標準的數(shù)據(jù)信號，因此，特別是作為符合USB、 Serial ATA 的數(shù)據(jù)發(fā)送裝置等是有用的。
權(quán)利要求
1. 一種數(shù)據(jù)發(fā)送裝置，其特征在于，包括生成時鐘信號的時鐘生成部；使用上述時鐘信號來對所輸入的輸入數(shù)據(jù)信號進行信號處理而生成處理數(shù)據(jù)信號的邏輯模塊；以及將上述處理數(shù)據(jù)信號向傳輸系統(tǒng)輸出的數(shù)據(jù)驅(qū)動部，在上述數(shù)據(jù)驅(qū)動部的內(nèi)部具有偏斜調(diào)整部，其被輸入上述時鐘信號和上述處理數(shù)據(jù)信號，并基于該時鐘信號與處理數(shù)據(jù)信號的相位關(guān)系來調(diào)整該兩信號之間的偏斜；和觸發(fā)電路，其使用上述偏斜調(diào)整部的時鐘信號來對上述偏斜調(diào)整部的處理數(shù)據(jù)信號進行整形。
2. 根據(jù)權(quán)利要求1所述的數(shù)據(jù)發(fā)送裝置，其特征在于 上述偏斜調(diào)整部被輸入上述邏輯模塊的信號處理所使用的時鐘信號，并基于該時鐘信號來調(diào)整上述兩信號之間的偏斜。
3. 根據(jù)權(quán)利要求1或2所述的數(shù)據(jù)發(fā)送裝置，其特征在于包括數(shù)據(jù)電平轉(zhuǎn)換電路，該數(shù)據(jù)電平轉(zhuǎn)換電路將上述邏輯模塊的 處理數(shù)據(jù)信號的信號電平轉(zhuǎn)換為上述數(shù)據(jù)驅(qū)動部的電源電壓電平。
4. 根據(jù)權(quán)利要求1~3中任一項所述的數(shù)據(jù)發(fā)送裝置，其特征在于包括時鐘電平轉(zhuǎn)換電路，該時鐘電平轉(zhuǎn)換電路將上述邏輯模塊的 信號處理所使用的時鐘信號的信號電平轉(zhuǎn)換為上述數(shù)據(jù)驅(qū)動部的電 源電壓電平。
5. 根據(jù)權(quán)利要求1~4中任一項所述的數(shù)據(jù)發(fā)送裝置，其特征在于在上述偏斜調(diào)整部的內(nèi)部具有使上述邏輯模塊的處理數(shù)據(jù)信號 延遲的數(shù)據(jù)延遲電路。
6. 根據(jù)權(quán)利要求1~4中任一項所述的數(shù)據(jù)發(fā)送裝置，其特征在于在上述偏斜調(diào)整部的內(nèi)部具有時鐘延遲電路，該時鐘延遲電路使 上述時鐘生成電路的時鐘信號延遲。
7. 根據(jù)權(quán)利要求5或6所述的數(shù)據(jù)發(fā)送裝置，其特征在于在上述偏斜調(diào)整部的內(nèi)部具有延遲時間調(diào)整電路，其調(diào)整上述數(shù) 據(jù)延遲電路和上述時鐘延遲電路中至少一方的延遲電路的延遲時間，上述延遲時間調(diào)整電路基于上述邏輯模塊的處理數(shù)據(jù)信號與上 述時鐘生成電路的時鐘信號的相位關(guān)系來調(diào)整上述數(shù)據(jù)延遲電路和 上述時鐘延遲電的延遲時間。
8. 根據(jù)權(quán)利要求5或6所述的數(shù)據(jù)發(fā)送裝置，其特征在于 在上述偏斜調(diào)整部的內(nèi)部具有延遲時間調(diào)整電路，其調(diào)整上述數(shù)據(jù)延遲電路和上述時鐘延遲電路中至少 一方的延遲電路的延遲時間，上述延遲時間調(diào)整電路基于上述邏輯模塊的處理數(shù)據(jù)信號、上述 時鐘生成電路的時鐘信號、以及上述邏輯模塊的信號處理所使用的時 鐘信號的相位關(guān)系來調(diào)整上述數(shù)據(jù)延遲電路和上述時鐘延遲電路的 延遲時間。
9. 根據(jù)權(quán)利要求7或8所述的數(shù)據(jù)發(fā)送裝置，其特征在于在上述偏斜調(diào)整部的內(nèi)部具有控制由上述延遲時間調(diào)整電路進 行的延遲時間調(diào)整的開始的延遲開始控制電路。
10. 根據(jù)權(quán)利要求7~9中任一項所述的數(shù)據(jù)發(fā)送裝置，其特征在于在上述偏斜調(diào)整部的內(nèi)部具有存儲基于上述延遲時間調(diào)整電路 的延遲時間調(diào)整量的延遲存儲電路。
11. 根據(jù)權(quán)利要求7~10中任一項所述的數(shù)據(jù)發(fā)送裝置，其特征 在于在上述偏斜調(diào)整部的內(nèi)部具有使基于上述延遲時間調(diào)整電路的 延遲時間調(diào)整延遲規(guī)定時間的固定時間延遲電路。
12. 根據(jù)權(quán)利要求1所述的數(shù)據(jù)發(fā)送裝置，其特征在于 在上述時鐘生成部的內(nèi)部具有生成多相時鐘信號的多相時鐘生成電路，上述偏斜調(diào)整部基于上述邏輯模塊的處理數(shù)據(jù)信號來選擇上述 多相時鐘信號中的單相時鐘信號，上述觸發(fā)電路使用上述單相時鐘信號來對上述偏斜調(diào)整部的處 理數(shù)據(jù)信號進行整形。
13. 根據(jù)權(quán)利要求2所述的數(shù)據(jù)發(fā)送裝置，其特征在于 在上述時鐘生成部的內(nèi)部具有生成多相時鐘信號的多相時鐘生成電路，上述偏斜調(diào)整部基于上述邏輯模塊的處理數(shù)據(jù)信號和上述邏輯 模塊的信號處理所使用的時鐘信號來選擇上述多相時鐘信號中的單 相時鐘信號，上述觸發(fā)電路使用上述單相時鐘信號來對上述偏斜調(diào)整部的處 理數(shù)據(jù)信號進行整形。
14. 一種數(shù)據(jù)發(fā)送方法，其特征在于，包括 生成時鐘信號的時鐘生成步驟；數(shù)據(jù)信號處理步驟，使用上述時鐘信號來對所輸入的輸入數(shù)據(jù)信 號進行信號處理而生成處理數(shù)據(jù)信號；偏斜調(diào)整步驟，基于上述時鐘信號與上述處理數(shù)據(jù)信號的相位關(guān) 系來調(diào)整該兩信號之間的偏斜；數(shù)據(jù)處理步驟，使用上述偏斜調(diào)整步驟的時鐘信號來對上述偏斜 調(diào)整步驟的處理數(shù)據(jù)信號進行整形；以及數(shù)據(jù)驅(qū)動步驟，將在上述數(shù)據(jù)處理步驟中進行了整形的處理數(shù)據(jù) 信號向傳輸系統(tǒng)輸出。
全文摘要
在邏輯模塊(103)中，使用在時鐘生成部(104)生成的時鐘信號(CLK)來生成串行數(shù)據(jù)信號(DATA)。然后，在偏斜調(diào)整部(111)中基于上述時鐘信號(CLK)和上述串行數(shù)據(jù)信號(DATA)的相位關(guān)系來調(diào)整上述串行數(shù)據(jù)信號(DATA)的延遲，并將調(diào)整了延遲的串行數(shù)據(jù)信號(DATA-SK)和上述時鐘信號(CLK)向FF電路(112)輸出。在上述FF電路(112)中使用時鐘信號(CLK)對上述串行數(shù)據(jù)信號(DATA-SK)進行整形，并將該整形后的串行數(shù)據(jù)信號(DATA-FF)傳輸至外部。因此，能夠提供一種即使在時鐘信號的抖動疊加于信號處理過的數(shù)據(jù)信號的情況下，也可降低該抖動的影響而向外部傳輸數(shù)據(jù)信號的數(shù)據(jù)發(fā)送裝置。
文檔編號H04L7/00GK101473587SQ20078002257
公開日2009年7月1日 申請日期2007年6月11日 優(yōu)先權(quán)日2006年6月16日
發(fā)明者平田恭子 申請人:松下電器產(chǎn)業(yè)株式會社