專利名稱：基于高速串行縱橫開關的回送模塊的制作方法
技術領域：
本發(fā)明涉及用于測試例如集成電路(Integrated Circuits, IC)的半 導體裝置的測試系統(tǒng)，且更特定來說，在一個實施例中涉及通過將待測裝 置(Device Under Test, DUT )的高速串行(High Speed Serial, HSS ) 輸入和輸出轉換成較低速并行信號并提供允許將輸出選擇性地回送到一個 或一個以上輸入的路徑來測試所述高速串行輸入和輸出。
背景技術：
IC速度的增加已導致具有HSS輸入和輸出的新一類IC。這些HSS輸入 和輸出目前在622兆位/秒到2-6千兆位/秒的速度下操作，且下一代HSS 輸入和輸出可達到10-13千兆位/秒的速度。存在至少兩種不同類型的接口 需要HSS輸入和輸出。 一類接口用于通信，其中HSS差分輸入/輸出對被稱 為"小道(lane)"，且其中時鐘可嵌入信號中。需要HSS輸入和輸出的第 二類型的接口存在于通過HSS存儲器接口與處理器通信的存儲器裝置中。 這些存儲器接口可包含與正傳輸?shù)臄?shù)據分開但一起發(fā)送的經轉發(fā)時鐘。
如圖1的簡化示范性受壓迫眼圖案(stressed eye pattern) 100所示， 隨著HSS信號中存在的抖動量增加，HSS數(shù)據轉變102可改變(即，在時間 上左移或右移)且眼104可開始閉合。另外，目艮104也可分別依據HSS信 號的高或低電壓電平106和108而開始閉合。請注意，目艮104可能具有小 到150-500皮秒(picoseconds)的寬度，因此不釆用許多抖動或對傳輸力某介 的帶寬的其它限制來促使裝置難以接收HSS信號。因此常將電路建置在HSS 接口的傳輸和接收電路內以改善數(shù)據傳輸和接收。預加強電路 (Pre-emphasis circuitry)通常用于傳輸電路中以提升信號電平，且在 接收電路中使用均衡以打開眼并確?？山邮盏綌?shù)據。
需要在自動測試設備(Automatic Test Equipment, ATE)上測試HSS 接口的特性。此類測試經設計以確定這些HSS接口是否適當工作，不一定 驗證正通過的數(shù)據，而是驗證每一 HSS接口中的接口電路是否即使在抖動 和電壓電平要求的限制下也可4企測并處理數(shù)據的轉變(transitions)。
舉例來說，如圖2a說明，通過注入數(shù)據相依的抖動或改變產生于ATE 204內且前往DUT 208的HSS輸入206的HSS信號202的高或低電壓電平(見 參考符號200 ),輸入信號的眼可閉合到某一程度，且可確定HSS輸入中的 接收器是否能夠在即使輸入信號降級的情況下也接收正發(fā)送的數(shù)據。盡管在本發(fā)明的一個實施例中，DUT 208中的;f企測邏輯238能夠4全測信號是否被 適當接收，但在另一實施例中，DUT隨后在線226上將接收的HSS信號202 發(fā)送回ATE 204。在后一種情況下，ATE 204隨后使用檢測邏輯228來檢測 串行位流并將其與處于裝置速度下的所產生位流進行比較，以確定信號是 否由DUT 208接收且適當?shù)貍鬏敾谹TE。
產生HSS測試信號的一種方法是使用線性反饋移位寄存器(Linear Feedback Shift Register, LFSR ) 222來產生偽隨機位流(Pseudo Random Bit Stream, PRBS) 224，其隨后#1發(fā)送到DUT 208。請注意，圖2a的LFSR 222只是象征性的，且不代表實際的數(shù)字電路。圖2a未圖示的實際LFSR是 所屬領域的技術人員眾所周知的。DUT 208隨后基于接收的PRBS 224而產 生HSS輸出226。 LFSR 222是有利的，因為其提供產生串行位流的簡單方 式，且提供足夠的數(shù)據轉變以使ATE 204能夠從數(shù)據流恢復嵌入的時鐘(如 果存在的話)并測試數(shù)據相依的抖動?？蓽y試數(shù)據相依的抖動的另一類信 號是兼容IEEE 802. 3ae的連續(xù)抖動測試圖案(Continuous Jitter test pattern, CJpat )，其經設計以實施時鐘恢復電i 各并從一短波形獲得盡可能 多的數(shù)據相依的抖動。從存儲器讀取的信號也可用于測試數(shù)據相依的抖動。
如圖2b的實例中說明，常規(guī)ATE系統(tǒng)210也可通過提供允許將來自DUT 214的HSS輸出212 (使用LFSR或其它邏輯230所產生)選擇性切換或回 送到DUT的單個HSS輸入216的路徑來測試HSS信號。這常稱為回送。這 些回送測試經設計以模擬抖動和電壓電平的各種電平，使得當DUT 214產 生接收到ATE 210中的信號218時，信號在帶有某些添加的抖動或改變的 電壓電平(參見參考符號220 )的情況下被發(fā)送回到DUT以壓迫HSS輸入 216的接收器并確定其是否適當工作。DUT 214接收回送信號并執(zhí)行比較(參 見符號232 ),以確定DUT是否適當?shù)貍鬏敽徒邮招盘枴Ｕ堊⒁?，處于裝置 速度下的測試限制了可用于實施回送電路的電路的類型。也可以受限方式 在ATE 210中通過測量由傳輸器傳出的電壓電平并測量處于直流(Direct Current, DC )電壓電平的電流和輸出的抖動來測試HSS輸出212的傳輸器。
圖2b的回送配置中需要具有將來自DUT 214的任何HSS輸出回送到DUT 的任何HSS輸入的能力。用于實現(xiàn)此目的的常規(guī)機構利用模擬或高速數(shù)字 開關234。然而，模擬切換在信號經過多個中繼器時呈現(xiàn)出負載問題，以及 在將單個信號路由到(routed to)多個DUT輸入時呈現(xiàn)出輸出驅動問題。高 速數(shù)字解決方案需要復雜的專用高速電路。在任一情況下，用于直接切換 這些信號的切換網需要較大帶寬且成本很高。另外，此類回送配置僅能夠 將單個DUT HSS輸出回送到單個DUT HSS輸入。
請注意，圖2b的回送電路的一個替代方案是單線;洛。然而，單線;洛回 送電路不允許將測試信號施加到可選擇的HSS輸入或多個HSS輸入，不允許調節(jié)抖動或信號電平(即，其受到可由DUT的傳輸器作出的任何調節(jié)限 制)，且還需要DUT中較多的內建自測試(Built-in Self Test, BIST)能 力。
因此，需要一種回送電路，其能夠將DUTHSS輸出連接到多個DUTHSS 輸入，且以較低速度進行此操作以在具有減少的引腳數(shù)的廣泛多種較低成 本裝置中實現(xiàn)其實施方案。
發(fā)明內容
本發(fā)明是針對一種回送模塊，其利用基于織物的切換以將一個DUT 輸出HSS信號回送到一個或多個DUT輸入HSS信號，同時減少或消除由 于信號上的可變負載、路徑長度變化和帶寬減小而引起的信號降級。另 外，本發(fā)明的實施例提供在存儲器或其它裝置中使用基于織物的開關進 行連接和切換以將數(shù)據提供到DUT輸入HSS信號并利用并行而非串行 (即，較昂貴)的PRBS產生器/接收器的能力。
在本發(fā)明的回送模塊中，N個差分HSS數(shù)字數(shù)據輸入通道中的每一 者(每一者具有一個小道寬度且以特定數(shù)據速率傳輸)被接收并發(fā)送到 串行至并行轉換器，其輸出是M位寬并行輸入。如此，有效數(shù)據速率經 減小或除以M而降到1/M "織物，，速度。如果差分HSS數(shù)字數(shù)據輸入通 道含有嵌入的時鐘，那么通道在發(fā)送到串行至并行轉換器之前被接收到 時鐘/數(shù)據恢復電路中以提取數(shù)據中嵌入的時鐘以及串行數(shù)據本身。
接著將所述M位寬并行輸入發(fā)送到非阻擋縱橫開關，其能夠通過有 效地利用 一個用于每一并行輸出數(shù)據的多路復用器將所述N個M位寬并 行輸入中的任一者路由到Q個M位并行輸出中的任一者。存儲器也可連 接到縱橫開關，且前往/來自存儲器的并行數(shù)據可以織物速度從/向開關 傳送。存儲器數(shù)據接著可以縱橫方式切換到任何通道或通道組合，且重 新構造為HSS數(shù)據，或者來自HSS數(shù)字數(shù)據輸入通道的HSS數(shù)據可以并 行方式存儲在存儲器中。
縱橫開關的每一并行輸出數(shù)據被發(fā)送到并行至串行轉換器，其輸出 是高速串行輸出，這表示HSS數(shù)字數(shù)據輸入通道或來自例如存儲器的另 一資源的HSS數(shù)字數(shù)據的再生。每一高速串行輸出被饋送到抖動產生器 電路，且接著被饋送到輸出驅動器。另外，可選的先入先出緩沖器(First In First Out buffer, FIFO)可置于縱橫開關的并行輸入或并行輸出上 以在引入輸入/輸出速度失配時臨時存儲數(shù)據。并行PRBS產生器也可以 縱橫方式切換到任何通道或通道組合以使得能夠產生PRBS數(shù)據并迫使 其到達并行輸出上。
在其它實施例中，處理器或圖案產生器(以較低時鐘速度對圖案指令循序操作的引擎)可視情況連接到縱橫開關并以縱橫方式切換到任何 通道或通道組合，以在并行輸出上提供數(shù)據。另外，處理器可用作控制 引擎以對控制寄存器進行寫入，并以與使用處理器配置測試器中的數(shù)字 引腳的方式相同的方式來配置回送模塊和縱橫開關。
圖1說明示范性受壓迫眼圖案。
圖2a說明示范性ATE測試配置，其中ATE使用LFSR產生HSS測試信
號以產生隨后發(fā)送到DUT的PRBS。
圖2b說明另一示范性ATE測試配置，其中來自DUT的HSS輸出被發(fā)送
到ATE，在ATE處所述HSS輸出被選擇性地回送到DUT的HSS輸入。 圖3說明并入根據本發(fā)明實施例的回送模塊的示范性測試系統(tǒng)。 圖4說明根據本發(fā)明實施例的示范性回送模塊的框圖。 圖5說明根據本發(fā)明實施例的示范性非阻擋縱橫開關的邏輯圖。 圖6說明根據本發(fā)明實施例的用于回送模塊的輸入和輸出的縱橫開關
以及差分驅動器和接收器電路的框圖。
具體實施例方式
在以下對優(yōu)選實施例的描述中，參考形成本發(fā)明一部分的附圖，且其 中借助于圖解來繪示其中可實踐本發(fā)明的具體實施例。應了解，可使用其 它實施例，且在不脫離本發(fā)明優(yōu)選實施例的范圍的情況下可做出結構上的 改變。
本發(fā)明的實施例是針對 一 種回送模塊，其利用基于織物的切換以將一 個DUT輸出HSS信號回送到一個或多個DUT輸入HSS信號，同時減少或消
除由于信號上的可變負載、路徑長度變化和帶寬減小而引起的信號降級。 另外，本發(fā)明的實施例提供在存儲器或其它裝置中使用基于織物的開關進 行連接和切換以將數(shù)據提供到DUT輸入HSS信號并利用并行而非串行(即， 較昂貴)的PRBS產生器/接收器的能力。
圖3說明能夠并入本發(fā)明實施例的示范性測試系統(tǒng)300的高級(level) 框圖。圖3中，模塊302可為功能單元，例如數(shù)字pincard、模擬卡、裝置 電源(Device Power Supply, DPS )、任意波形產生器(Arbi trary Waveform Generator, AWG )或根據本發(fā)明實施例的回送模塊316。對模塊302和316 的物理連接可通過包含開關矩陣網306的模塊連接啟用器304而獲得。開 關矩陣網306可包含邏輯、跡線和引腳。系統(tǒng)控制器308通常是用于用戶 的交互點。系統(tǒng)控制器308提供到達現(xiàn)場控制器310的入口以及在多現(xiàn)場/ 多DUT環(huán)境中的現(xiàn)場控制器(site controllers ) 310的同步。系統(tǒng)控制器308和多個現(xiàn)場控制器310可以主從配置來操作。系統(tǒng)控制器308控制總體 系統(tǒng)操作并確定特定現(xiàn)場控制器310應執(zhí)行的功能。每一現(xiàn)場控制器310 本身足以測試DUT 312。現(xiàn)場控制器310控制并監(jiān)視測試現(xiàn)場314內的各個 模塊302和316的操作。測試現(xiàn)場314是服務于測試單個DUT 312的模塊 的集合。現(xiàn)場控制器310可控制一個或多個測試現(xiàn)場314。
總體平臺由提供接口的硬件和軟件框架構成，通過所述接口可釆用各 種硬件和軟件模塊。架構是具有模塊控制軟件的模塊化系統(tǒng)以及允許模塊 到模塊、現(xiàn)場控制器到模塊、現(xiàn)場控制器到現(xiàn)場控制器以及系統(tǒng)控制器到 現(xiàn)場控制器通信的通信庫。
回送模塊316有利地向測試系統(tǒng)300提供經濟和靈活的能力，以通過 將HSS輸出中的任一者回送到一個或多個HSS輸入來測試具有多個HSS輸 入和輸出的DUT。
圖4說明根據本發(fā)明實施例的示范性回送模塊400的框圖。圖4中，N 個(例如，16)差分HSS數(shù)字數(shù)據輸入通道402中的每一者(每一者具有 一個小道寬度且以特定數(shù)據速率(例如，6.4千兆位/秒)傳輸)發(fā)送到串 行至并行轉換器410,其從輸入通道402的M個連續(xù)串行位產生M位寬并行 輸入412(例如，40位寬)。如此，有效數(shù)據速率經減小或除以M (例如， 除以40)而降到1/M "織物，，速度(例如，160 MHz,其為6.4千兆位/秒 的1/40)。在這些織物速度下操作的邏輯可有利地使用相對廉價的標準數(shù)字 邏輯(例如現(xiàn)場可編程門陣列(Field Programmable Gate Array, FPGA)) 來實施。如果差分HSS數(shù)字數(shù)據輸入通道402含有嵌入的時鐘，那么通道 在發(fā)送到串行至并行轉換器410之前被接收到時鐘/數(shù)據恢復電路404中。 每一時鐘/數(shù)據恢復電路404提取嵌入至數(shù)據中的時鐘406(例如，6. 4 GHz ) 以及處于特定速率(例如，6.4千兆位/秒)的串行數(shù)據本身408。
請注意，如果串行至并行以及并行至串行轉換由于FPGA的速度限制而 無法在FPGA內處置，且因此必須在FPGA外部的離散電路中執(zhí)行，那么將 需要許多FPGA輸入/輸出(I叩ut/Output， I/O)來將并行數(shù)據接收到FPGA 中。然而，F(xiàn)PGA速度現(xiàn)已得到改進而達到其可以全裝置或時鐘速率(例如， 6. 4千兆位/秒)來處置串行至并行轉換的程度。
接著將每一M位寬并行輸入412發(fā)送到非阻擋縱橫開關414，其能夠通 過適當使用寄存器和多路復用器而將N個M位寬并行輸入412中的任一者 路由到Q個(例如，16) M位寬并行輸出416中的任一者?？v橫開關414有 效地包含用于每一并行輸出416的多路復用器426 (例如，40位寬16:1多 路復用器)。這尤其有用于具有期望切換到許多DUT輸入的特定串行測試輸 出端口的DUT。本發(fā)明允許任意數(shù)目的DUT輸入來接收測試后的輸出。
此切換方法存在若干優(yōu)點?？蓪SS數(shù)字數(shù)據輸入通道402同時路由
9到一個以上輸出416而不會產生負載問題。尤其在此情況下，對HSS數(shù)字 數(shù)據輸入通道402沒有開關設定相依的負載影響。而且，因為縱橫開關414 以織物速度操作，所以縱橫開關可以例如FPGA的相對廉價的標準數(shù)字邏輯 來實施。請注意，在沒有向織物速度的轉換時，將必須采用昂貴的高速數(shù) 字開關或昂貴且抑制帶寬和扇出(fan-out)的高速模擬切換。
通過可選的先入先出緩沖器(First In First Out buffer, FIFO) 428 而將縱橫開關414的每一M位寬并行輸出416發(fā)送到多路復用器438。 FIFO 4 2 8可置于縱橫開關414的并行輸入412或并行輸出416上(優(yōu)選在較低"織 物"速度域中)以在引入輸入/輸出速度失配時臨時存儲數(shù)據。舉例來說， 可引入頻率為100 ppm的速度失配以測試DUT處置細微頻率差異的能力。
也可采用存儲器444來存儲并行數(shù)據并將并行數(shù)據發(fā)送到多路復用器 438。另外，來自HSS數(shù)字數(shù)據輸入通道402的HSS數(shù)據可轉換為并行數(shù)據， 通過縱橫開關313來形成路由(route)，并以并行方式且以織物速度存儲到 存儲器444中。
還可采用并行PRBS產生器430來產生M位寬并行PRBS數(shù)據以發(fā)送到 多路復用器438。在作為所屬領域的技術人員眾所周知的裝置的并行PRBS 產生器430中，以每一低速(織物速率)時鐘循環(huán)來計算高速LFSR輸出波 形的M位并行等效物(相對于以高速串行時鐘速率而串行地計算相同的M 位)。在并行PRBS產生器430中，具有特定反饋抽頭(tap)(所述特定反饋 抽頭經選擇以表示特定的布爾代數(shù)等式)的LFSR產生具有2An - 1的最大 長度的位流，其中n是LFSR中的級(stage)數(shù)。此位流在LFSR被計時 (clocked)時連續(xù)重復?？赏ㄟ^將適當?shù)?和1預先加載到LFSR寄存器(觸 發(fā)器)中作為種子而建立2An - 1循環(huán)位流中的開始點。標準種子436可 用于確保PRBS產生器430總是在相同位置處開始。
依據如何切換多路復用器438,并行至串行轉換器418將接收M位寬并 行輸出416、來自存儲器444的M位寬并行輸出或來自PRBS產生器430的 M位寬并行輸出。并行至串行轉換器418的輸出是HSS輸出420。將每一 HSS 輸出420饋送到抖動產生器電路422，且隨后饋送到輸出驅動器424 (其可 隨后將信號發(fā)送到DUT的HSS輸入)。
還將每一 M位寬并行輸入412發(fā)送到PRBS ;險測器440,其包含如上所 述的PRBS產生器454以及比較邏輯456。 PRBS檢測器440的目的是檢測所 接收的M位寬并行輸入412中的錯誤。這通過比較所接收的M位寬并行輸 入412與產生于PRBS產生器454中的PRBS來實現(xiàn)。然而，在比較邏輯456 可做出此比較之前，PRBS產生器454必須對準于其2An - l循環(huán)圖案中所 接收的M位寬并行輸入412所處的同一點。這是通過選擇所接收數(shù)據的最 后M位作為種子458,并接著用PRBS產生器454產生隨后M位且將其與M
10位寬并行輸入412上的所接收數(shù)據的隨后40位進行比較而實現(xiàn)。隨著PRBS 產生器454持續(xù)運行，在運作中對所接收數(shù)據進行此比較。種子458僅恰 好在第一比較循環(huán)之前進入PRBS產生器454 —次。
在其它實施例中，處理器或圖案產生器446 (以較低時鐘速度來對圖案 指令循序操作的引擎)可視情況應用于多路復用器438或連接到縱橫開關 414并以縱橫方式切換到任何通道或通道組合，以在并行輸出416上提供數(shù) 據。另外，處理器446可用于與控制引擎448通信以對控制寄存器進行寫 入，并以與使用處理器配置測試器中的數(shù)字引腳的方式相同的方式來配置 回送模塊400和縱;鏡開關414。
除外);2—些實施例中，外部存儲器450和外部^PGA 452可視情;f而連 接到縱橫開關414并以縱橫方式切換到任何通道或通道組合，以在并行輸 出416上提供數(shù)據或將所接收的輸入數(shù)據存儲到主FPGA內。
圖5說明根據上述本發(fā)明實施例的示范性非阻擋縱橫開關500的邏輯 圖，其能夠通過適當?shù)厥褂眉拇嫫骱投嗦窂陀闷鞫鴮個M位并行輸入數(shù) 據502中的任一者路由到Q個(例如，16個)并行輸出數(shù)據504中的任一 者。縱橫開關500有效地包含用于每一并行輸出504的多路復用器506 (例 如，40位寬16: 1多路復用器)。
圖6說明根據上述本發(fā)明實施例的用于回送模塊的輸入和輸出的縱橫 開關以及差分驅動器和接收器電路的框圖。圖6中，差分驅動器和接收器 對600和602分別提供前往回送模塊的接口。精度測量單元(Precision Measurement Unit, PMU) 618可耦合到每一差分對的每一信號以測量每一 信號的特性。抖動注入電路604存在于每一輸出上，且可由AWG 606饋送。 時鐘數(shù)據恢復(Clock Data Recovery, CDR )電路616 (通常從具有嵌入的 時鐘的輸入信號恢復嵌入的時鐘)清除所接收信號上存在的抖動。PRBS產 生器608耦合到縱橫開關610中。另外，存儲器612耦合到每個驅動器600 和接收器602,且PRBS比較器(含有PRBS產生器和比較電路兩者的PRBS 檢測器)614也耦合到每個接收器。
盡管已參看附圖結合本發(fā)明的實施例完全描述本發(fā)明，但應注意，所 屬領域的技術人員將了解各種改變和修改。此類改變和修改應理解為包含 在由所附權利要求書界定的本發(fā)明的范圍內。
權利要求
1、一種用于測試待測裝置(DUT)的回送模塊，其特征在于其包括一個或一個以上串行至并行轉換器，每一串行至并行轉換器用于接收高速串行(HSS)輸入并將所述HSS輸入的M個連續(xù)串行位轉換為M位寬并行輸入；一個或一個以上并行至串行轉換器，每一并行至串行轉換器用于接收M位寬并行輸出并將所述M位寬并行輸出轉換為HSS輸出的M個連續(xù)串行位；以及縱橫開關，其耦合在所述一個或一個以上串行至并行轉換器與所述一個或一個以上并行至串行轉換器之間，用于將任一M位寬并行輸入路由到一個或一個以上M位寬并行輸出。
2、 根據權利要求1所述的回送模塊，其特征在于其進一步包括抖動 產生器電路，所述抖動產生器電路耦合到所述HSS輸出中的一者或一者 以上以將抖動注入到所述HSS輸出中。
3、 根據權利要求1所述的回送模塊，其特征在于其進一步包括耦合 到所述縱橫開關的存儲器，所述縱橫開關用于將來自所述存儲器的M位 寬并行存儲器數(shù)據切換到所述M位寬并行輸出中的 一者或一者以上，或 將M位寬并行輸入存儲到所述存儲器中。
4、 根據權利要求1所述的回送模塊，其特征在于其進一步包括耦合 到所述縱橫開關的并行偽隨機位流(PRBS)產生器，所述縱橫開關用于 將來自所述PRBS產生器的M位寬并行PRBS數(shù)據切換到所述M位寬并行 輸出中的一者或一者以上。
5、 根據權利要求1所述的回送模塊，其特征在于其進一步包括耦合 到所述縱橫開關的處理器，所述縱橫開關用于將來自所述處理器的M位 寬并行處理器數(shù)據切換到所述M位寬并行輸出中的 一 者或 一 者以上。
6、 根據權利要求1所述的回送模塊，其特征在于其進一步包括先入 先出緩沖器(FIFO),所述先入先出緩沖器耦合在所述串行至并行轉換器 與所述縱橫開關之間，或耦合在所述縱橫開關與所述并行至串行轉換器 之間，以在輸入/輸出(I/O)速度失配期間存儲數(shù)據。
7、 根據權利要求1所述的回送模塊，其特征在于其進一步包括時鐘 /數(shù)據恢復電路，所述時鐘/數(shù)據恢復電路耦合到每一串行至并行轉換器 以用于接收所述HSS輸入并從所述數(shù)據分離嵌入的時鐘。
8、 根據權利要求4所述的回送模塊，其特征在于其進一步包括M 位寬種子輸入，所述M位寬種子輸入耦合到所述PRBS產生器以用于在已 知時間起動所述PRBS產生器。
9、 根據權利要求1所述的回送模塊，其特征在于其中所述縱橫開關 實施于標準數(shù)字邏輯中以用于減少負載效應。
10、 根據權利要求1所述的回送模塊，其特征在于其中所述一個或 一個以上串行至并行轉換器和所述一個或一個以上并行至串行轉換器實 施于標準數(shù)字邏輯中以用于減少芯片引腳數(shù)。
11、 根據權利要求1所述的回送模塊，其特征在于其包含在單個現(xiàn)場可編程門陣列(FPGA)內。
12、 根據權利要求11所述的回送模塊，其特征在于其中所述FPGA 形成測試現(xiàn)場的 一部分。
13、 根據權利要求12所述的回送模塊，其特征在于其中所述測試現(xiàn) 場形成測試系統(tǒng)的部分。
14、 一種用于提供回送路徑以測試待測裝置(DUT)的方法，其特征在于其包括以下步驟接收一個或一個以上高速串行(HSS)輸入； 將所述HSS輸入中的一者或一者以上的M個連續(xù)串行位轉換為M位 寬并行輸入；將所述M位寬并行輸入中的一者或一者以上選擇性地路由到 一個或 一個以上M位寬并行輸出；以及將所述M位寬并行輸出中的一者或一者以上轉換為HSS輸出的M個 連續(xù)串行位。
15、 根據權利要求14所述的方法，其進一步包括將抖動注入到所述 HSS輸出中的一者或一者以上中。
16、 根據權利要求14所述的方法，其特征在于其進一步包括將M 位寬并行存儲器數(shù)據選擇性地切換到所述M位寬并行輸出中的一者或一 者以上，或將M位寬并行輸入存儲到所述存儲器中。
17、 根據權利要求14所述的方法，其特征在于其進一步包括產生M 位寬并行偽隨機位流(PRBS )數(shù)據并將所述M位寬并行PRBS數(shù)據切換到 所述M位寬并行輸出中的一者或一者以上。
18、 根據權利要求14所述的方法，其特征在于其進一步包括將M 位寬并行處理器數(shù)據切換到所述M位寬并行輸出中的一者或一者以上。
19、 根據權利要求14所述的方法，其特征在于其進一步包括在輸入 /輸出(I/O)速度失配期間將M位寬并行輸入數(shù)據或M位寬并行輸出數(shù) 據存儲到先入先出緩沖器(FIFO)中。
20、 根據權利要求14所述的方法，其特征在于其進一步包括接收所 述一個或一個以上HSS輸入并從所述HSS輸入中的一者或一者以上中的 數(shù)據分離嵌入的時鐘。
21、 根據權利要求17所述的方法，其特征在于其進一步包括從M 位寬種子產生所述M位寬并行PRBS數(shù)據。
22、 根據權利要求14所述的方法，其特征在于其進一步包括將所述 M位寬并行輸入中的一者或一者以上選擇性地路由到標準數(shù)字邏輯中的 一個或一個以上M位寬并行輸出。
23、 根據權利要求14所述的方法，其特征在于其進一步包括將所述 HSS輸入中的一者或一者以上的所述M個連續(xù)串行位轉換為標準數(shù)字邏 輯中的M位寬并行輸入，并將所述一個或一個以上M位寬并行輸出中的 每一者轉換為標準數(shù)字邏輯中的HSS輸出的M個連續(xù)串行位。
24、 根據權利要求14所述的方法，其特征在于其實施于單個現(xiàn)場可 編程門陣列(FPGA)內。
25、 根據權利要求24所述的方法，其進一步包括在測試現(xiàn)場內采用 所述FPGA。
26、 根據權利要求25所述的方法，其特征在于其進一步包括在測試 系統(tǒng)內采用所述測試現(xiàn)場。
27、 一種用于提供回送路徑以測試待測裝置(DUT)的方法，其特征在于其包括以下步驟接收一個或一個以上高速串行(HSS)輸入；通過將所述一個或一個以上HSS輸入中的每一者的M個連續(xù)串行位 轉換為M位寬并行輸入來減小后續(xù)處理邏輯的裝置速度；以所述減小的裝置速度將所述M位寬并行輸入中的一者或一者以上 選4奪性地;洛由到一個或一個以上M位寬并4亍輸出；以及通過將所述M位寬并行輸出中的一者或一者以上轉換為一個或一個 以上HSS輸出的M個連續(xù)串行位而從所述一個或一個以上M位寬并行輸 出重新產生所述一個或一個以上HSS輸出。
28、 根據權利要求27所述的方法，其特征在于其進一步包括以所述 減小的裝置速度產生M位寬并行偽隨機位流(PRBS)數(shù)據，并將所述M 位寬并行PRBS數(shù)據切換到所述M位寬并行輸出中的一者或一者以上。
29、 根據權利要求27所述的方法，其特征在于其進一步包括通過使 用標準數(shù)字邏輯將所述M位寬并行輸入中的一者或一者以上選擇性地路 由到 一個或一個以上M位寬并行輸出來減小負載效應。
30、 根據權利要求27所述的方法，其特征在于其進一步包括通過在 單個現(xiàn)場可編程門陣列(FPGA)內將所述一個或一個以上HSS輸入的所 述M個連續(xù)串行位轉換為M位寬并行輸入并將所述一個或一個以上M位 寬并行輸出中的每一者轉換為HSS輸出的M個連續(xù)串行位來減少芯片引 腳數(shù)。
全文摘要
本發(fā)明揭示一種回送模塊，其中接收N個差分高速串行(HSS)數(shù)字數(shù)據輸入通道并發(fā)送到串行至并行轉換器，其輸出是M位寬并行數(shù)據。如此，將有效數(shù)據速率除以M而降到1/M“織物”速度。如果所述通道含有嵌入時鐘，那么提取所述時鐘。接著將所述并行數(shù)據發(fā)送到非阻擋縱橫開關，所述非阻擋縱橫開關能夠通過有效地利用一個用于每一并行輸出的多路復用器將所述N個M位并行數(shù)據輸入中的任一者路由到Q個并行數(shù)據輸出中的任一者。所述縱橫開關的每一并行數(shù)據輸出被發(fā)送到一種并行至串行轉換器，其輸出是高速串行輸出。每一高速串行輸出被饋送到抖動產生器電路，且接著被饋送到輸出驅動器。
文檔編號H04L12/26GK101485146SQ20078002478
公開日2009年7月15日 申請日期2007年7月3日 優(yōu)先權日2006年7月6日
發(fā)明者艾利克·霸爾·庫許尼克 申請人:愛德萬測試株式會社