專利名稱：符號(hào)率硬件加速器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及無(wú)線通信系統(tǒng)。更具體地，本發(fā)明涉及一種用于無(wú)線通信的符號(hào)率硬件加速器。
背景技術(shù)：
用于第二代(2G)無(wú)線通信系統(tǒng)的無(wú)線發(fā)送/接收單元(WTRU)典型地包括用于信號(hào)處理和符號(hào)率處理的數(shù)字信號(hào)處理器(DSP)。 2G的WTRU通常具有控制處理器(例如，高級(jí)RISC集團(tuán)(ARM))，以進(jìn)行層l (Ll)控制和協(xié)議棧處理。
圖1是用于2G系統(tǒng)的傳統(tǒng)WTRU 100(例如，全球移動(dòng)通信系統(tǒng)(GSM)、通用分組無(wú)線業(yè)務(wù)(GPRS)和增強(qiáng)數(shù)據(jù)率GSM演進(jìn)(EDGE))的框圖。WTRU 100包括信道處理單元110、脈沖生成和調(diào)制單元120、發(fā)射機(jī)130和天線140。信道處理單元110包括塊編碼單元112、巻積編碼器114、重排序和分割單元116和交織器118。脈沖生成和調(diào)制單元120包括加密單元122、脈沖發(fā)生器124和調(diào)制器126。圖1僅示出WTRU 100的發(fā)射端，但是WTRU 100還包括與發(fā)射端對(duì)應(yīng)的接收端的組件。
首先由塊編碼單元112 (例如，循環(huán)冗余校驗(yàn)(CRC)單元)來(lái)處理信息比特lll。由塊編碼單元112向信息比特111添加奇偶校驗(yàn)位。然后，由巻積編碼器114處理具有奇偶校驗(yàn)位113的信息比特。巻積編碼器114對(duì)于比特113執(zhí)行巻積編碼，以生成經(jīng)編碼的比特115。由重排序和分割單元116對(duì)經(jīng)編碼的比特115進(jìn)行重排序和分割。然后，由交織器118對(duì)經(jīng)重排序和分割的比特117進(jìn)行交織。由加密單元122來(lái)加密經(jīng)交織的比特119。將經(jīng)加密的比特123發(fā)送至脈沖發(fā)生器124。脈沖發(fā)生器124從經(jīng)加密的比特123中生成脈沖125。脈沖發(fā)生器124還執(zhí)行脈沖多路復(fù)用。然后，由調(diào)制器126處理脈沖125。然后，由發(fā)射機(jī)130通過(guò)天線140發(fā)送經(jīng)調(diào)制的符號(hào)127。
圖2 (取自第三代合作伙伴計(jì)劃(3GPP)技術(shù)標(biāo)準(zhǔn)(TS) 45.003部分2.1)示出在GSM、 GPRS和EDGE中對(duì)于多個(gè)信道的信息比特的處理。在2G系統(tǒng)中支持多個(gè)信道。圖2示出對(duì)于增強(qiáng)型全速率語(yǔ)音業(yè)務(wù)信道(TCH/EFS)、全速率語(yǔ)音業(yè)務(wù)信道(TCH/FS)、半速率語(yǔ)音業(yè)務(wù)信道(TCH/HS)、數(shù)據(jù)業(yè)務(wù)信道和分組數(shù)據(jù)業(yè)務(wù)信道(PDTCH)的信息比特的處理。
參照?qǐng)D1和圖2，對(duì)于TCH/FS的信息比特的處理被用作示例性實(shí)例來(lái)說(shuō)明。全速率或增強(qiáng)型全速率的語(yǔ)音編碼器(未示出)將數(shù)據(jù)塊序列發(fā)送至信道處理單元。在TCH/FS或TCH/EFS的情況下， 一個(gè)數(shù)據(jù)塊對(duì)應(yīng)于一個(gè)語(yǔ)音幀。每一塊包含260個(gè)信息比特，其包括182個(gè)1級(jí)比特(保護(hù)比特)和78個(gè)2級(jí)比特(不保護(hù)比特)。由塊編碼單元處理每一個(gè)塊中的260個(gè)比特。前面50個(gè)1級(jí)比特由用于錯(cuò)誤檢測(cè)的三(3)個(gè)奇偶校驗(yàn)位保護(hù)。l級(jí)輸入比特和奇偶校驗(yàn)位被重排序，并且四(4)個(gè)結(jié)尾比特被附加至末尾。塊編碼單元輸出包括三個(gè)奇偶校驗(yàn)位和四個(gè)結(jié)尾比特的267個(gè)比特。通過(guò)巻積編碼器以1/2碼率巻積編碼來(lái)對(duì)267個(gè)比特的1級(jí)比特進(jìn)行編碼。巻積編碼器輸出456個(gè)比特經(jīng)編碼比特。由重排序和分割單元來(lái)重排序和分割該456個(gè)經(jīng)編碼的比特。重排序和分割單元輸出8個(gè)比特塊。然后，由交織器對(duì)8個(gè)比特塊進(jìn)行塊對(duì)角交織。重排序和交織是基于預(yù)定表來(lái)執(zhí)行的。
在市場(chǎng)中，同時(shí)支持2G和第三代(3G)服務(wù)的雙模WTRU已經(jīng)逐漸被廣泛使用，對(duì)于2G和3G處理需要共享物理資源，以降低成本和節(jié)省功率。隨著數(shù)據(jù)速率的增加，調(diào)制技術(shù)和接收機(jī)算法變得更加復(fù)雜，DSP必須支持的處理需求繼續(xù)增加。DSP支持的其他功能(例如語(yǔ)音編解碼)也變得更加復(fù)雜。簡(jiǎn)單地增加DSP的頻率以支持增加的功能將出現(xiàn)其他問(wèn)題，包
9括更高的功率浪費(fèi)，存儲(chǔ)器子系統(tǒng)逐漸增加的需求。
對(duì)于這種問(wèn)題的潛在解決方案是將一些處理從DSP卸載到硬件加速器中。傳統(tǒng)的硬件加速器是由DSP控制的，通常使用直接存儲(chǔ)器存取(DMA)技術(shù)或編程I/O以將數(shù)據(jù)輸入至加速器，寄存器寫入以啟動(dòng)加速器和使用DMA技術(shù)或編程I/O以存取加速器的結(jié)果。傳統(tǒng)的硬件加速器典型地是"硬布線的"，以執(zhí)行特定的功能，所以從DSP將功能移向硬件加速器將導(dǎo)致靈活性的丟失(與在DSP上運(yùn)行軟件相比)并且如果出現(xiàn)功能需求上的變化則主要硬件需求的改變。

發(fā)明內(nèi)容
本發(fā)明涉及一種用于無(wú)線通信的符號(hào)率硬件加速器。在從DSP (或控制處理器)卸載符號(hào)率功能的同時(shí)，保持調(diào)節(jié)改變或新信道類型的靈活性。該硬件加速器包括第一緩沖器、第二緩沖器、 一個(gè)或多個(gè)地址發(fā)生器、轉(zhuǎn)譯只讀存儲(chǔ)器(ROM)、 CRC發(fā)生器、巻積編碼器、其它潛在操作單元、共享存儲(chǔ)器體系(SMA)接口 (由DSP和/或控制處理器可訪問(wèn))和控制器。SMA接口提供了從共享存儲(chǔ)器填充第一緩沖器，從第一緩沖器或第二緩沖器發(fā)送結(jié)果至共享存儲(chǔ)器的手段。該接口還提供加速器將解釋的命令資源。第一緩沖器和第二緩沖器存儲(chǔ)信息比特。 一個(gè)或多個(gè)地址發(fā)生器生成用于訪問(wèn)第一緩沖器和第二緩沖器的地址。轉(zhuǎn)譯ROM用于生成已轉(zhuǎn)譯的用于訪問(wèn)第一緩沖器和第二緩沖器的地址?？刂破髟O(shè)置用于CRC發(fā)生器、巻積編碼器和地址發(fā)生器的參數(shù)，并通過(guò)操作信息比特和處理后比特執(zhí)行用于信息比特的信道處理的預(yù)定的控制命令序列，同時(shí)在第一緩沖器、第二緩沖器、共享存儲(chǔ)器、CRC發(fā)生器和巻積編碼器之間移動(dòng)信息比特和處理后的信息比特。該信道處理包括以下中的至少一種第一重排序、塊編碼、第二重排序、奇偶校驗(yàn)結(jié)尾、刪余、巻積編碼和交織。


根據(jù)優(yōu)選實(shí)施例的以下描述，通過(guò)示例并且結(jié)合附圖將對(duì)本發(fā)明有更詳細(xì)的理解，其中
圖1是用于2G系統(tǒng)的傳統(tǒng)WTRU的框圖2示出在GSM、 GPRS和EDGE中對(duì)于多個(gè)信道的信息比特的傳統(tǒng)處理；
圖3示出根據(jù)本發(fā)明的由硬件加速器執(zhí)行的示例性數(shù)據(jù)處理流程；圖4示出根據(jù)本發(fā)明的硬件加速器和SMA;以及圖5示出根據(jù)本發(fā)明的示例性對(duì)角交織模式。
具體實(shí)施例方式
當(dāng)下文引用時(shí)，術(shù)語(yǔ)"WTRU"包括但不限于用戶設(shè)備(UE)、固定或移動(dòng)基站、尋呼機(jī)、蜂窩電話、個(gè)人數(shù)字助理(PDA)、計(jì)算機(jī)或能夠在無(wú)線環(huán)境中運(yùn)行的任何其它類型裝置。當(dāng)下文引用時(shí)，術(shù)語(yǔ)"基站"包括但不限于Node-B、站點(diǎn)控制器、接入點(diǎn)(AP)或能夠在無(wú)線環(huán)境中運(yùn)行的任何其它類型接口裝置。
本發(fā)明根據(jù)需要可以以任一類型的無(wú)線通信系統(tǒng)來(lái)實(shí)現(xiàn)。通過(guò)實(shí)例，本發(fā)明可以以GSM、 EDGE、 GPRS系統(tǒng)中任一類型或任一其它類型的無(wú)線通信系統(tǒng)來(lái)實(shí)現(xiàn)。
根據(jù)本發(fā)明，傳統(tǒng)的用于信道處理(即，用于發(fā)送處理和/或接收處理的符號(hào)速率處理)的通用DSP被專門被設(shè)計(jì)用以在WTRU或基站中執(zhí)行信道處理的硬件加速器所替代。用于不同類型信道的信道處理流程(在圖2中示出其中的一部分)是類似的，但是在每一信道處理步驟中特定的參數(shù)是不同的(即，對(duì)于不同的信道類型，用于塊編碼、傳統(tǒng)編碼、重排序和交織的參數(shù)不同)，以及其中這些參數(shù)的執(zhí)行順序不同。根據(jù)本發(fā)明，對(duì)于如圖2所示的信道類型的信道處理流程提取一個(gè)操作流程。圖3示出由根據(jù)本發(fā)明的硬件加速器執(zhí)行的示例性數(shù)據(jù)處理流程。由硬件加速器執(zhí)行的典型信道處理過(guò)程300包括選擇重排序302、選擇塊編碼304、重排序306、奇偶校驗(yàn)結(jié)尾308、刪余310、巻積編碼312和交織314。執(zhí)行選擇重排序，以在比特流中重排序某部分比特。選擇塊編碼是關(guān)于某部分比特執(zhí)行的塊編碼。根據(jù)信道類型可執(zhí)行選擇重排序和普通重排序兩者。奇偶校驗(yàn)結(jié)尾是通過(guò)塊編碼將奇偶校驗(yàn)比特添加至比特塊。執(zhí)行刪余以為了速率匹配而從比特流去除某些比特。執(zhí)行巻積編碼，用于錯(cuò)誤檢測(cè)和校正。執(zhí)行交織過(guò)程，以防止脈沖錯(cuò)誤。應(yīng)注意的是，可以為不同類型的信道不同地限定在圖3中所示的處理。還注意的是，圖3簡(jiǎn)單起見僅示出發(fā)送處理，但是本發(fā)明同樣應(yīng)用于接收處理。根據(jù)本發(fā)明，為了每一信道類型定義具有不同參數(shù)的一系列命令，并通過(guò)硬件加速器執(zhí)行這一系列命令。
圖4示出根據(jù)本發(fā)明的硬件加速器400和SMA420。硬件加速器400包括控制器402、地址發(fā)生器404、轉(zhuǎn)譯只讀存儲(chǔ)器(ROM) 406、第一緩沖器408、第二緩沖器410、 CRC發(fā)生器412、巻積編碼器414、巻積解碼器416 (即，維特比(Viterbi)解碼器)和命令寄存器418。應(yīng)理解的是，硬件加速器400可包括用以執(zhí)行信道處理所必須的附加操作單元。硬件加速器400執(zhí)行為每一信道類型定義的特定比特序列的操作。硬件加速器400根據(jù)控制字操作比特流(即，比特字段)，以執(zhí)行特定功能?？刂谱职ㄔ谔幱赟MA 420中的控制塊中。從SMA 420檢索控制字，并在由控制器402轉(zhuǎn)譯控制字之前將其存儲(chǔ)在命令寄存器418中。
由硬件加速器400執(zhí)行的典型操作包括從SMA 420將數(shù)據(jù)塊復(fù)制到第一緩沖器408中；從第一緩沖器408將數(shù)據(jù)移至第二緩沖器410，同時(shí)執(zhí)行第一操作；從第二緩沖器410將數(shù)據(jù)移至第一緩沖器408，同時(shí)執(zhí)行第二操作；重復(fù)在第一緩沖器408和第二緩沖器410直接的數(shù)據(jù)移動(dòng)，同時(shí)根據(jù)需要對(duì)數(shù)據(jù)執(zhí)行多次操作；然后，將如上步驟得到的數(shù)據(jù)從最后緩沖器(第一緩沖器408或第二緩沖器410)移向SMA420。
該操作需要很簡(jiǎn)單的硬件結(jié)構(gòu)，并且硬件加速器400對(duì)于每比特處理1個(gè)或2個(gè)塊。通過(guò)軟件控制該控制序列，并為每一信道類型進(jìn)行預(yù)定義。在觸發(fā)硬件加速器之前，僅需要更新SMA指針?？刂破?02保存控制序列。
硬件加速器400首先設(shè)置用于CRC發(fā)生器412、巻積編碼器414、維特比(Viterbi)解碼器416和地址發(fā)生器404的參數(shù)。然后，硬件加速器400重復(fù)以下至少一種命令N次，所述命令包括
1) Copy:將數(shù)據(jù)從第一緩沖器408移向第二緩沖器410，或從第二緩沖器410移向第一緩沖器408;
2) Copyjranslate—src:使用經(jīng)由轉(zhuǎn)譯ROM 406生成的地址從一個(gè)緩沖器(第一緩沖器408或第二緩沖器410)檢索數(shù)據(jù)，并使用線性地址將檢索到的數(shù)據(jù)放置到另一個(gè)緩沖器(第一緩沖器408或第二緩沖器410);
3) Copy—translate_dst:使用線性地址從一個(gè)緩沖器(第一緩沖器408或第二緩沖器410)檢索數(shù)據(jù)，并使用經(jīng)由轉(zhuǎn)譯ROM 406生成的地址將檢索到的數(shù)據(jù)放置到另一個(gè)緩沖器(第一緩沖器408或第二緩沖器410);
4) Generate一CRC:將數(shù)據(jù)從第一緩沖器408和第二緩沖器410中的一者移向CRC發(fā)生器412;
5) Generate—CRC—translate:使用由轉(zhuǎn)譯ROM 406生成的地址將數(shù)據(jù)從第一緩沖器408和第二緩沖器410中的一者移向CRC發(fā)生器412;
6) Conv—Encode—XXXXXX:通過(guò)使用模式"XXXXXX"的巻積編碼器414從第一緩沖器408和第二緩沖器410中的一者移動(dòng)數(shù)據(jù)，以確定在移動(dòng)過(guò)程中包括哪種巻積編碼器結(jié)構(gòu)；
7) From—CRC:將數(shù)據(jù)從CRC發(fā)生器412移向第一緩沖器408和第二緩沖器410中的一者；8) To_SMA:將數(shù)據(jù)從第一緩沖器408和第二緩沖器410中的一者移向SMA420;以及
9) From—SMA:將數(shù)據(jù)從SMA420移向第一緩沖器408和第二緩沖器410中的一者。
以下說(shuō)明用以執(zhí)行TCH/FS的信道處理的示例性控制序列。在圖2中示出了用于TCH/FS的處理流程。假設(shè)，已經(jīng)將數(shù)據(jù)(即一個(gè)語(yǔ)音幀的260比特)從共享存儲(chǔ)器移向第一緩沖器408。用于選擇塊編碼的控制序列(即，
處評(píng)LiM^綱V3乂 乂H I、
1) 設(shè)置CRC參數(shù)；
2) 清空地址計(jì)數(shù)器；以及
3) Rpt50;生成CRC;
通過(guò)"設(shè)置CRC參數(shù)"命令設(shè)置CRC參數(shù)。通過(guò)"清空地址計(jì)數(shù)器"命令初始化地址計(jì)數(shù)器(線性地址計(jì)數(shù)器)。然后，通過(guò)"Rpt50;生成CRC"命令將前50個(gè)比特從第一緩沖器408移向CRC發(fā)生器412，將經(jīng)過(guò)計(jì)算的CRC留在CRC發(fā)生器中。
一種用于重排序和奇偶校驗(yàn)結(jié)尾處理的控制序列如下
1) 設(shè)置 IndxJBase 以標(biāo)記轉(zhuǎn)譯 ROM 的"Rearrange—insert_CRC—3.1.2.1";
2) 清空地址計(jì)數(shù)器；以及
3 ) Rpt 189; Copy—translate 。
如上所述，從前50個(gè)1級(jí)比特生成三(3)個(gè)奇偶校驗(yàn)比特，并對(duì)182個(gè)1級(jí)比特和三個(gè)奇偶校驗(yàn)比特重排序，并將四(4)個(gè)奇偶校驗(yàn)比特附加至結(jié)尾。上述三個(gè)命令用于對(duì)l級(jí)比特和校驗(yàn)比特重排序，并且附加結(jié)尾比特。將索引基礎(chǔ)設(shè)置為預(yù)定值(即，如在3GPPTS 45.003 v7.10中的3.1.2.1部分中指定的)。通過(guò)"清空地址計(jì)數(shù)器"命令再次初始化地址計(jì)數(shù)器。通
14過(guò)"Rptl89; Copy_translate"命令，使用經(jīng)由轉(zhuǎn)譯ROM 406生成的地址將189個(gè)比特(信息比特、奇偶校驗(yàn)比特和結(jié)尾比特)從第一緩沖器408移向第二緩沖器410。
一種用于巻積編碼的控制序列如下
1) 設(shè)置Conv—encode參數(shù)；
2) 清空地址計(jì)數(shù)器；
3 ) Rpt 189; Leng 2; conv—encode—000011;以及
J 、 T" — j /"I______
4乂 KjK /0; LOpy。
通過(guò)"設(shè)置Conv—encode參數(shù)"命令設(shè)置巻積編碼的參數(shù)。通過(guò)"清空地址計(jì)數(shù)器"命令初始化地址計(jì)數(shù)器。通過(guò)使用巻積編碼的模式"000011"的巻積編碼器414將189個(gè)1級(jí)比特從第二緩沖器410移動(dòng)。將經(jīng)編碼的輸出放置在第一緩沖器408中。通過(guò)"Rpt 78; Copy"命令將78個(gè)2級(jí)比特從第二緩沖器410移向第一緩沖器408 (由于它們不通過(guò)編碼來(lái)保護(hù))。
一種用于重排序和分割的控制序列如下
1) 設(shè)置Indx—Base以標(biāo)記轉(zhuǎn)譯ROM的"Interleave—3丄3—Tbl—1—P169";
2) 清空地址計(jì)數(shù)器；以及
3) Rpt 456; Copy一translate。
根據(jù)預(yù)定規(guī)則(即，基于預(yù)定表)對(duì)456個(gè)經(jīng)編碼比特進(jìn)行重排序和分割。將索引基礎(chǔ)設(shè)置為預(yù)定值(即，如在3GPPTS45.003 v.7.10的表1中指定)。通過(guò)"清空地址計(jì)數(shù)器"命令初始化地址計(jì)數(shù)器。使用經(jīng)由轉(zhuǎn)譯ROM406得到的地址將456個(gè)編碼比特從第一緩沖器408移向第二緩沖器410，以實(shí)現(xiàn)重排序和分割。然后，將第二緩沖器410中重排序和分割的比特移向SMA。
上述處理需要大約16個(gè)控制塊字、大約908個(gè)ROM字和大約1151個(gè)時(shí)鐘周期。在52MHz， 1500個(gè)時(shí)鐘周期等于28.85us，僅是一個(gè)GSM時(shí)隙的5%。根據(jù)本發(fā)明，能夠大大節(jié)省成本和功率。
優(yōu)選地，硬件加速器400使用6個(gè)SMA資源(即，共享存儲(chǔ)器的6個(gè) 不同區(qū)域)，用以存儲(chǔ)最多六(6)個(gè)用以交織的不同信道的被重排序和分割 的比特。該交織處理可以是對(duì)角交織。
圖5示出根據(jù)本發(fā)明的示例性對(duì)角交織模式。按列(概念地或物理地) 在SMA中寫入從每一信道被重排序和分割的比特，并按行(概念地或物理 地)從SMA讀取比特來(lái)生成脈沖，從而執(zhí)行對(duì)角交織。每一列表示從一個(gè) 信道的被重排序和分割的比特。在SMA的不同區(qū)域存儲(chǔ)對(duì)于最多6個(gè)不同 信道的被重排序和分割的比特。來(lái)自每一信道的一幀數(shù)據(jù)具有一共456比特。 每一行表示脈沖。每一脈沖包括114比特。在一個(gè)信道中的比特被22個(gè)脈 沖交織。如圖5所示，有四(4)個(gè)不同的交織模式{12， 24， 24， 24， 24， 6}、 {6， 24， 24， 24， 12}、 {24， 24， 24， 24， 18}和{18， 24， 24， 24， 24}。 這四個(gè)模式中的每個(gè)包括最多來(lái)自6個(gè)不同信道的比特。應(yīng)注意的是，在圖 5中示出的模式是示例性的，并且根據(jù)本發(fā)明也可以選擇任一其他模式實(shí)現(xiàn)。 圖5中所示的對(duì)角交織可通過(guò)單獨(dú)的硬件加速器來(lái)實(shí)現(xiàn)。
可以以基于線性反饋移位寄存器(LFSR)的流與脈沖數(shù)據(jù)XOR的形式 提供低級(jí)別加密，并通過(guò)前端根升余弦(RRC)濾波器從發(fā)送(Tx)芯片接 收符號(hào)。
實(shí)施例
1. 一種用于對(duì)無(wú)線發(fā)射和接收的信息比特執(zhí)行信道處理的硬件加速 器，該硬件加速器與共享存儲(chǔ)器通信。
2. 如實(shí)施例1所述的硬件加速器，該硬件加速器包括用于存儲(chǔ)信息 比特和處理后的信息比特的第一緩沖器和第二緩沖器。
3. 如實(shí)施例2所述的硬件加速器，該硬件加速器包括用于生成訪問(wèn) 第一緩沖器和第二緩沖器的地址的至少一個(gè)地址發(fā)生器。4. 如實(shí)施例2-3中任一所述的硬件加速器，該硬件加速器包括用于 生成訪問(wèn)第一緩沖器和第二緩沖器的已轉(zhuǎn)譯的地址的轉(zhuǎn)譯ROM。
5. 如實(shí)施例l-4中任一所述的硬件加速器，該硬件加速器包括用于 訪問(wèn)共享存儲(chǔ)器的接口。
6. 如實(shí)施例1-5中任一所述的硬件加速器，該硬件加速器包括用于 對(duì)信息比特和處理后的信息比特中的一者執(zhí)行塊編碼以生成奇偶校驗(yàn)比特 的CRC發(fā)生器。
7. 如實(shí)施例1-6中任一所述的硬件加速器，該硬件加速器包括用于 對(duì)信息比特和處理后的信息比特中的一者執(zhí)行巻積編碼的巻積編碼器。
8. 如實(shí)施例7所述的硬件加速器，該硬件加速器包括控制器，該控
制器被配置為生成控制信號(hào)以設(shè)置用于CRC發(fā)生器、巻積編碼器和地址發(fā) 生器的參數(shù)，并通過(guò)操作信息比特和處理后的信息比特來(lái)執(zhí)行用于信息比特 的信道處理的預(yù)定的控制命令序列，同時(shí)在第一緩沖器、第二緩沖器、共享 存儲(chǔ)器、CRC發(fā)生器和巻積編碼器之間移動(dòng)信息比特和處理后的信息比特。
9. 如實(shí)施例8所述的硬件加速器，其中該控制器被配置為設(shè)置多個(gè)信 道中每一信道的參數(shù)，并執(zhí)行針對(duì)所述多個(gè)信道的預(yù)定的控制命令序列。
10. 如實(shí)施例1-9中任一所述的硬件加速器，其中所述信道處理包括以 下處理中的至少一種第一重排序、塊編碼、第二重排序、奇偶校驗(yàn)結(jié)尾、 刪余、巻積編碼和交織。
11. 如實(shí)施例8-10中任一所述的硬件加速器，其中該控制器被配置為 基于控制字來(lái)執(zhí)行預(yù)定的控制命令序列。
12. 如實(shí)施例11所述的硬件加速器，其中所述控制字包括在控制塊中。
13. 如實(shí)施例11-12中任一所述的硬件加速器，其中所述控制字是從共 享存儲(chǔ)器中檢索的。
14. 如實(shí)施例8-13中任一所述的硬件加速器，其中所述控制器被配置為在執(zhí)行比特操作的同時(shí)，在第一緩沖器和第二緩沖器之間移動(dòng)數(shù)據(jù)。
15. 如實(shí)施例8-14中任一所述的硬件加速器，其中所述控制器被配置 為使用經(jīng)由轉(zhuǎn)譯ROM生成的地址從第一緩沖器和第二緩沖器中的一者檢索 數(shù)據(jù)，并將檢索到的數(shù)據(jù)放置到另一個(gè)緩沖器。
16. 如實(shí)施例8-15中任一所述的硬件加速器，其中所述控制器被配置 為從第一緩沖器和第二緩沖器中的一者檢索數(shù)據(jù)，并使用經(jīng)由轉(zhuǎn)譯ROM生 成的地址將檢索到的數(shù)據(jù)放置到另一個(gè)緩沖器。
17. 如實(shí)施例8-16中任一所述的硬件加速器，其中所述控制器被配置 為將數(shù)據(jù)從第一緩沖器和第二緩沖器中的一者移向CRC發(fā)生器。
18. 如實(shí)施例8-17中任一所述的硬件加速器，其中所述控制器被配置 為使用經(jīng)由轉(zhuǎn)譯ROM生成的地址將數(shù)據(jù)從第一緩沖器和第二緩沖器中的一 者移向CRC發(fā)生器。
19. 如實(shí)施例8-18中任一所述的硬件加速器，其中所述控制器被配置 為通過(guò)巻積編碼器從第一緩沖器和第二緩沖器中的一者移動(dòng)數(shù)據(jù)。
20. 如實(shí)施例8-19中任一所述的硬件加速器，其中所述控制器被配置 為將數(shù)據(jù)從CRC發(fā)生器移向第一緩沖器和第二緩沖器中的一者。
21. 如實(shí)施例8-20中任一所述的硬件加速器，其中所述控制器被配置 為將數(shù)據(jù)從第一緩沖器和第二緩沖器中的一者移向共享存儲(chǔ)器。
22. 如實(shí)施例8-21中任一所述的硬件加速器，其中所述控制器被配置 為將數(shù)據(jù)從共享存儲(chǔ)器移向第一緩沖器和第二緩沖器中的一者。
23. 如實(shí)施例8-22中任一所述的硬件加速器，其中所述控制器被配置 為使用六(6)個(gè)SMA資源以存儲(chǔ)最多來(lái)自六(6)個(gè)不同信道的處理后的 信息比特。
24. 如實(shí)施例23所述的硬件加速器，其中所述控制器被配置為執(zhí)行對(duì) 角交織。
1825. 如實(shí)施例23所述的硬件加速器，其中使用單獨(dú)的硬件加速器來(lái)執(zhí) 行對(duì)角交織。
26. —種在無(wú)線通信裝置中使用硬件加速器執(zhí)行信道處理的方法。
27. 如實(shí)施例26所述的方法，該方法包括接收信息比特。
28. 如實(shí)施例27所述的方法，該方法包括使用硬件加速器對(duì)所述信 息比特執(zhí)行信道處理，該硬件加速器執(zhí)行用于信道處理的預(yù)定序列命令，同 時(shí)在第一緩沖器、第二緩沖器、共享存儲(chǔ)器、CRC發(fā)生器和巻積編碼器之間 移動(dòng)信息比特和處理后的信息比特。
29. 如實(shí)施例28所述的方法，其中設(shè)置多個(gè)信道中每一信道的參數(shù)， 并執(zhí)行針對(duì)所述多個(gè)信道的預(yù)定的控制命令序列。
30. 如實(shí)施例28-29中任一所述的方法，其中所述信道處理包括以下處 理中的至少一種第一重排序、塊編碼、第二重排序、奇偶校驗(yàn)結(jié)尾、刪余、 巻積編碼和交織。
31. 如實(shí)施例28-30中任一所述的方法，其中所述硬件加速器被配置為 使用六(6)個(gè)SMA資源以存儲(chǔ)最多來(lái)自六(6)個(gè)不同信道的處理后的信 息比特。
32. 如實(shí)施例31所述的方法，其中該交織為對(duì)角交織。
33. 如實(shí)施例32所述的方法，其中使用單獨(dú)的硬件加速器來(lái)執(zhí)行所述 對(duì)角交織。
34. 如實(shí)施例28-33中任一所述的方法，其中基于控制字來(lái)執(zhí)行預(yù)定的 控制命令序列。
35. 如實(shí)施例34所述的方法，其中所述控制字包括在控制塊中。
36. 如實(shí)施例34-35中任一所述的方法，其中所述控制字是從共享存儲(chǔ) 器中檢索的。
37. 如實(shí)施例28-36中任一所述的方法，其中所述硬件加速器被配置為在執(zhí)行比特操作的同時(shí)，在第一緩沖器和第二緩沖器之間移動(dòng)數(shù)據(jù)。
38. 如實(shí)施例28-37中任一所述的方法，其中所述硬件加速器被配置為 使用經(jīng)由轉(zhuǎn)譯ROM生成的地址從第一緩沖器和第二緩沖器中的一者檢索數(shù) 據(jù)，并將檢索到的數(shù)據(jù)放置到另一個(gè)緩沖器。
39. 如實(shí)施例28-38中任一所述的方法，其中所述硬件加速器被配置為 從第一緩沖器和第二緩沖器中的一者檢索數(shù)據(jù)，并使用經(jīng)由轉(zhuǎn)譯ROM生成 的地址將檢索到的數(shù)據(jù)放置到另一個(gè)緩沖器。
40. 如實(shí)施例28-39中任一所述的方法，其中所述硬件加速器被配置為 將數(shù)據(jù)從第一緩沖器和第二緩沖器中的一者移向CRC發(fā)生器。
41. 如實(shí)施例28-40中任一所述的方法，其中所述硬件加速器被配置為 使用經(jīng)由轉(zhuǎn)譯ROM生成的地址將數(shù)據(jù)從第一緩沖器和第二緩沖器中的一者 移向CRC發(fā)生器。
42. 如實(shí)施例28-41中任一所述的方法，其中所述硬件加速器被配置為 通過(guò)巻積編碼器從第一緩沖器和第二緩沖器中的一者移動(dòng)數(shù)據(jù)。
43. 如實(shí)施例28-42中任一所述的方法，其中所述硬件加速器被配置為 將數(shù)據(jù)從CRC發(fā)生器移向第一緩沖器和第二緩沖器中的一者。
44. 如實(shí)施例28-43中任一所述的方法，其中所述硬件加速器被配置為 將數(shù)據(jù)從第一緩沖器和第二緩沖器中的一者移向共享存儲(chǔ)器。
45. 如實(shí)施例28-44中任一所述的方法，其中所述硬件加速器被配置為 將數(shù)據(jù)從共享存儲(chǔ)器移向第一緩沖器和第二緩沖器中的一者。
雖然本發(fā)明的特征和元素在優(yōu)選的實(shí)施方式中以特定的結(jié)合進(jìn)行了描 述，但每個(gè)特征或元素可以在沒(méi)有所述優(yōu)選實(shí)施方式的其他特征和元素的情 況下單獨(dú)使用，或在與或不與本發(fā)明的其他特征和元素結(jié)合的各種情況下使 用。本發(fā)明提供的方法或流程圖可以在由通用計(jì)算機(jī)或處理器執(zhí)行的計(jì)算機(jī) 程序、軟件或固件中實(shí)施，其中所述計(jì)算機(jī)程序、軟件或固件是以有形的方式包含在計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)中的。關(guān)于計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)的實(shí)例包括只
讀存儲(chǔ)器(ROM)、隨機(jī)存取存儲(chǔ)器(RAM)、寄存器、緩沖存儲(chǔ)器、半導(dǎo) 體存儲(chǔ)設(shè)備、內(nèi)部硬盤和可移動(dòng)磁盤之類的磁介質(zhì)、磁光介質(zhì)以及CD-ROM 碟片和數(shù)字通用光盤(DVD)之類的光介質(zhì)。
舉例來(lái)說(shuō)，恰當(dāng)?shù)奶幚砥靼ㄍㄓ锰幚砥?、專用處理器、常?guī)處理器、 數(shù)字信號(hào)處理器(DSP)、多個(gè)微處理器、與DSP核心相關(guān)聯(lián)的一個(gè)或多個(gè) 微處理器、控制器、微控制器、專用集成電路(ASIC)、現(xiàn)場(chǎng)可編程門陣列 (FPGA)電路、任何一種集成電路(IC)和/或狀態(tài)機(jī)。
與軟件相關(guān)聯(lián)的處理器可以用于實(shí)現(xiàn)一個(gè)射頻收發(fā)機(jī)，以便在無(wú)線發(fā)射 接收單元(WTRU)、用戶設(shè)備、終端、基站、無(wú)線網(wǎng)絡(luò)控制器或是任何主 機(jī)計(jì)算機(jī)中加以使用。WTRU可以與采用硬件和/或軟件形式實(shí)施的模塊結(jié) 合使用，例如相機(jī)、攝像機(jī)模塊、可視電話、揚(yáng)聲器電話、振動(dòng)設(shè)備、揚(yáng)聲 器、麥克風(fēng)、電視收發(fā)機(jī)、免提耳機(jī)、鍵盤、藍(lán)牙⑧模塊、調(diào)頻(FM)無(wú)線 單元、液晶顯示器(LCD)顯示單元、有機(jī)發(fā)光二極管(OLED)顯示單元、 數(shù)字音樂(lè)播放器、媒體播放器、視頻游戲機(jī)模塊、因特網(wǎng)瀏覽器和/或任何無(wú) 線局域網(wǎng)(WLAN)模塊。
權(quán)利要求
1. 一種用于對(duì)無(wú)線發(fā)射和接收的信息比特執(zhí)行信道處理的硬件加速器，該硬件加速器與共享存儲(chǔ)器通信，該硬件加速器包括用于存儲(chǔ)信息比特和處理后的信息比特的第一緩沖器和第二緩沖器；用于生成訪問(wèn)所述第一緩沖器和所述第二緩沖器的地址的至少一個(gè)地址發(fā)生器；用于生成訪問(wèn)所述第一緩沖器和所述第二緩沖器的已轉(zhuǎn)譯的地址的轉(zhuǎn)譯只讀存儲(chǔ)器(ROM)；用于訪問(wèn)所述共享存儲(chǔ)器的接口；用于對(duì)所述信息比特和所述處理后的信息比特中的一者執(zhí)行塊編碼以生成奇偶校驗(yàn)比特的循環(huán)冗余校驗(yàn)(CRC)發(fā)生器；用于對(duì)所述信息比特和所述處理后的信息比特中的一者執(zhí)行卷積編碼的卷積編碼器；以及控制器，該控制器被配置為生成控制信號(hào)從而為所述CRC發(fā)生器、所述卷積編碼器和所述地址發(fā)生器設(shè)置參數(shù)，并通過(guò)操作所述信息比特和所述處理后的信息比特來(lái)執(zhí)行用于所述信息比特的信道處理的預(yù)定的控制命令序列，同時(shí)在所述第一緩沖器、所述第二緩沖器、所述共享存儲(chǔ)器、所述CRC發(fā)生器和所述卷積編碼器之間移動(dòng)所述信息比特和所述處理后的信息比特。
2. 根據(jù)權(quán)利要求1所述的硬件加速器，其中所述控制器被配置為設(shè)置 多個(gè)信道中每一信道的參數(shù)，并執(zhí)行針對(duì)所述多個(gè)信道的所述預(yù)定的控制命 令序列。
3. 根據(jù)權(quán)利要求1所述的硬件加速器，其中所述信道處理包括下列中 的至少一種第一重排序、塊編碼、第二重排序、奇偶校驗(yàn)結(jié)尾、刪余、巻積編碼和交織。
4. 根據(jù)權(quán)利要求1所述的硬件加速器，其中所述控制器被配置為基于 控制字來(lái)執(zhí)行所述預(yù)定的控制命令序列。
5. 根據(jù)權(quán)利要求4所述的硬件加速器，其中所述控制字包括在控制塊中。
6. 根據(jù)權(quán)利要求4所述的硬件加速器，其中所述控制字是從所述共享 存儲(chǔ)器中檢索的。
7. 根據(jù)權(quán)利要求1所述的硬件加速器，其中所述控制器被配置為在執(zhí) 行比特操作的同時(shí)，在所述第一緩沖器和所述第二緩沖器之間移動(dòng)數(shù)據(jù)。
8. 根據(jù)權(quán)利要求1所述的硬件加速器，其中所述控制器被配置為使用 經(jīng)由所述轉(zhuǎn)譯ROM生成的地址從所述第一緩沖器和所述第二緩沖器中的一 者檢索數(shù)據(jù)，并將所檢索到的數(shù)據(jù)放置到另一個(gè)緩沖器。
9. 根據(jù)權(quán)利要求1所述的硬件加速器，其中所述控制器被配置為從所 述第一緩沖器和所述第二緩沖器中的一者檢索數(shù)據(jù)，并使用經(jīng)由所述轉(zhuǎn)譯 ROM生成的地址將所檢索到的數(shù)據(jù)放置到另一個(gè)緩沖器。
10. 根據(jù)權(quán)利要求1所述的硬件加速器，其中所述控制器被配置為將數(shù) 據(jù)從所述第一緩沖器和所述第二緩沖器中的一者移向所述CRC發(fā)生器。
11. 根據(jù)權(quán)利要求1所述的硬件加速器，其中所述控制器被配置為使用經(jīng)由所述轉(zhuǎn)譯ROM生成的地址將數(shù)據(jù)從所述第一緩沖器和所述第二緩沖器中的一者移向所述CRC發(fā)生器。
12. 根據(jù)權(quán)利要求1所述的硬件加速器，其中所述控制器被配置為通過(guò)所述巻積編碼器從所述第一緩沖器和所述第二緩沖器中的一者移動(dòng)數(shù)據(jù)。
13. 根據(jù)權(quán)利要求1所述的硬件加速器，其中所述控制器被配置為將數(shù)據(jù)從所述CRC發(fā)生器移向所述第一緩沖器和所述第二緩沖器中的一者。
14. 根據(jù)權(quán)利要求1所述的硬件加速器，其中所述控制器被配置為將數(shù)據(jù)從所述第一緩沖器和所述第二緩沖器中的一者移向所述共享存儲(chǔ)器。
15. 根據(jù)權(quán)利要求1所述的硬件加速器，其中所述控制器被配置為將數(shù)據(jù)從所述共享存儲(chǔ)器移向所述第一緩沖器和所述第二緩沖器中的一者。
16. 根據(jù)權(quán)利要求1所述的硬件加速器，其中所述控制器被配置為使用六(6)個(gè)SMA資源以存儲(chǔ)最多來(lái)自六(6)個(gè)不同信道的所述處理后的信息比特。
17. 根據(jù)權(quán)利要求16所述的硬件加速器，其中所述控制器被配置為執(zhí)行對(duì)角交織。
18. 根據(jù)權(quán)利要求17所述的硬件加速器，其中使用單獨(dú)的硬件加速器來(lái)執(zhí)行所述對(duì)角交織。
19. 一種在無(wú)線通信裝置中使用硬件加速器執(zhí)行信道處理的方法，該方法包括接收信息比特；以及使用硬件加速器對(duì)所述信息比特執(zhí)行信道處理，該硬件加速器執(zhí)行用于信道處理的預(yù)定命令序列，同時(shí)在第一緩沖器、第二緩沖器、共享存儲(chǔ)器、循環(huán)冗余校驗(yàn)(CRC)發(fā)生器和巻積編碼器之間移動(dòng)所述信息比特和處理后的信息比特。
20. 根據(jù)權(quán)利要求19所述的方法，其中針對(duì)多個(gè)信道中每一個(gè)設(shè)置參數(shù)，并針對(duì)所述多個(gè)信道執(zhí)行所述預(yù)定的控制命令序列。
21. 根據(jù)權(quán)利要求19所述的方法，其中所述信道處理包括以下處理中的至少一種第一重排序、塊編碼、第二重排序、奇偶校驗(yàn)結(jié)尾、刪余、巻積編碼和交織。
22. 根據(jù)權(quán)利要求21所述的方法，其中所述硬件加速器被配置為使用六(6)個(gè)SMA資源以存儲(chǔ)最多來(lái)自六(6)個(gè)不同信道的所述處理后的信息比特。
23. 根據(jù)權(quán)利要求22所述的方法，其中所述交織為對(duì)角交織。
24. 根據(jù)權(quán)利要求23所述的方法，其中使用單獨(dú)的硬件加速器來(lái)執(zhí)行所述對(duì)角交織。
25. 根據(jù)權(quán)利要求19所述的方法，其中基于控制字來(lái)執(zhí)行所述預(yù)定的控制命令序列。
26. 根據(jù)權(quán)利要求25所述的方法，其中所述控制字包括在控制塊中。
27. 根據(jù)權(quán)利要求25所述的方法，其中所述控制字是從所述共享存儲(chǔ)器中檢索的。
28. 根據(jù)權(quán)利要求19所述的方法，其中所述硬件加速器被配置為在執(zhí)行比特操作的同時(shí)，在所述第一緩沖器和所述第二緩沖器之間移動(dòng)數(shù)據(jù)。
29. 根據(jù)權(quán)利要求19所述的方法，其中所述硬件加速器被配置為使用經(jīng)由轉(zhuǎn)譯只讀存儲(chǔ)器(ROM)生成的地址從所述第一緩沖器和所述第二緩沖器中的一者檢索數(shù)據(jù)，并將所檢索到的數(shù)據(jù)放置到另一個(gè)緩沖器。
30. 根據(jù)權(quán)利要求19所述的方法，其中所述硬件加速器被配置為從所述第一緩沖器和所述第二緩沖器中的一者檢索數(shù)據(jù)，并使用經(jīng)由轉(zhuǎn)譯只讀存儲(chǔ)器(ROM)生成的地址將所檢索到的數(shù)據(jù)放置到另一個(gè)緩沖器。
31. 根據(jù)權(quán)利要求19所述的方法，其中所述硬件加速器被配置為將數(shù)據(jù)從所述第一緩沖器和所述第二緩沖器中的一者移向所述CRC發(fā)生器。
32. 根據(jù)權(quán)利要求19所述的方法，其中所述硬件加速器被配置為使用經(jīng)由轉(zhuǎn)譯只讀存儲(chǔ)器(ROM)生成的地址將數(shù)據(jù)從所述第一緩沖器和所述第二緩沖器中的一者移向所述CRC發(fā)生器。
33. 根據(jù)權(quán)利要求19所述的方法，其中所述硬件加速器被配置為通過(guò)所述巻積編碼器從所述第一緩沖器和所述第二緩沖器中的一者移動(dòng)數(shù)據(jù)。
34. 根據(jù)權(quán)利要求19所述的方法，其中所述硬件加速器被配置為將數(shù)據(jù)從所述CRC發(fā)生器移向所述第一緩沖器和所述第二緩沖器中的一者。
35. 根據(jù)權(quán)利要求19所述的方法，其中所述硬件加速器被配置為將數(shù)據(jù)從所述第一緩沖器和所述第二緩沖器中的一者移向所述共享存儲(chǔ)器。
36. 根據(jù)權(quán)利要求19所述的方法，其中所述硬件加速器被配置為將數(shù)據(jù)從所述共享存儲(chǔ)器移向所述第一緩沖器和所述第二緩沖器中的一者。
全文摘要
一種硬件加速器，該硬件加速器包括第一緩沖器、第二緩沖器、一個(gè)或多個(gè)地址發(fā)生器、轉(zhuǎn)譯只讀存儲(chǔ)器(ROM)、循環(huán)冗余校驗(yàn)(CRC)發(fā)生器、卷積編碼器和控制器。第一緩沖器和第二緩沖器存儲(chǔ)信息比特。一個(gè)或多個(gè)地址發(fā)生器生成用于訪問(wèn)第一緩沖器、第二緩沖器和共享存儲(chǔ)器體系(SMA)的地址。轉(zhuǎn)譯ROM用于生成已轉(zhuǎn)譯的用于訪問(wèn)第一緩沖器和第二緩沖器的地址?？刂破髟O(shè)置用于CRC發(fā)生器、卷積編碼器和地址發(fā)生器的參數(shù)，并通過(guò)操作信息比特和處理后比特執(zhí)行用于信息比特的信道處理(例如重排序、塊編碼、奇偶校驗(yàn)結(jié)尾、刪余、卷積編碼和交織)的預(yù)定的控制命令序列，同時(shí)在第一緩沖器、第二緩沖器、SMA、CRC發(fā)生器和卷積編碼器之間移動(dòng)信息比特。
文檔編號(hào)H04L1/00GK101490994SQ200780026795
公開日2009年7月22日 申請(qǐng)日期2007年7月12日 優(yōu)先權(quán)日2006年7月14日
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