專利名稱：視頻圖像旋轉(zhuǎn)系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于一種顯示設(shè)備或顯示信號(hào)的方法，特別是指一種視頻圖像 旋轉(zhuǎn)系統(tǒng)。背景技術(shù)：
FPGA(FieldProgrammable Gate Array)即現(xiàn)場(chǎng)可編程門陣列，作為專用集 成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不 足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。FPGA的使用非常靈活， 同 一片F(xiàn)PGA通過不同的編程數(shù)據(jù)可以產(chǎn)生不同的電路功能。FPGA在通信、 數(shù)據(jù)處理、網(wǎng)絡(luò)、儀器、工業(yè)控制、軍事和航空航天等眾多領(lǐng)域得到了廣泛 應(yīng)用。
如圖l所示，現(xiàn)有的在顯示器上顯示的圖像的內(nèi)部數(shù)據(jù)流向?yàn)橹苯訌哪?擬視頻輸入接口 1直接輸入模擬視頻輸出接口 10。在某些特殊應(yīng)用領(lǐng)域，有 時(shí)為了得到更好的顯示效果，需要將顯示器正交旋轉(zhuǎn)顯示。例如原橫縱比 例為16: 9的顯示器，為了在縱向能夠顯示更多的信息，將該顯示器順時(shí)針 或逆時(shí)針旋轉(zhuǎn)90。，變?yōu)?: 16顯示模式。當(dāng)顯示器順時(shí)針或逆時(shí)針旋轉(zhuǎn)顯 示后，假如輸入的圖像信號(hào)仍遵循原有的數(shù)據(jù)流向方式，即保持不變，那么 我們所看到的就是順時(shí)針或逆時(shí)針旋轉(zhuǎn)90。的圖像，這樣是無法滿足觀看需 求的。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題在于提供一種視頻圖像旋轉(zhuǎn)系統(tǒng)，將原輸入 的視頻圖像^^據(jù)顯示器旋轉(zhuǎn)的方向進(jìn)行相應(yīng)的旋轉(zhuǎn)后輸出，以適應(yīng)最終顯示 器顯示的需要。
本發(fā)明是通過以下技術(shù)方案解決上述技術(shù)問題的 一種視頻圖像旋轉(zhuǎn)系 統(tǒng)，包括模擬視頻輸入接口與模擬視頻輸出接口，原始視頻輸入信號(hào)接入所述模擬視頻輸入接口，模擬視頻輸出接口輸出的視頻信號(hào)接入顯示設(shè)備,還 包括一連接于模擬視頻輸入接口與模擬視頻輸出接口之間的圖像處理裝 置，所述圖像處理裝置包括視頻解碼器、現(xiàn)場(chǎng)可編程門陣列芯片、第一靜態(tài) 存儲(chǔ)器、第二靜態(tài)存儲(chǔ)器，以及視頻編碼器。
模擬視頻輸入接口經(jīng)過視頻解碼器將^^莫擬信號(hào)轉(zhuǎn)化為ITU656格式的數(shù) 字圖像信號(hào)輸入現(xiàn)場(chǎng)可編程門陣列芯片，現(xiàn)場(chǎng)可編程門陣列芯片將輸入的數(shù) 字視頻信號(hào)內(nèi)容根據(jù)奇偶場(chǎng)的內(nèi)容分別存入芯片外的第 一靜態(tài)存儲(chǔ)器以及
下，現(xiàn)場(chǎng)可編程門陣列芯片再由芯片外的第 一靜態(tài)存儲(chǔ)器以及第二靜態(tài)存儲(chǔ) 器將圖形數(shù)據(jù)根據(jù)旋轉(zhuǎn)后的座標(biāo)映射成相應(yīng)的地址讀出，添加上同步頭信號(hào) 后打包成為標(biāo)準(zhǔn)的ITU-656數(shù)據(jù)格式輸出至視頻編碼器，視頻編碼器再將接 收到的ITU-656數(shù)字視頻信號(hào)轉(zhuǎn)化成模擬視頻信號(hào)輸出給模擬視頻輸出接 口，完成一次視頻圖像的旋轉(zhuǎn)處理過程。 本發(fā)明進(jìn)一步具體為
還包括閃存、數(shù)據(jù)緩沖芯片，以及調(diào)試口，所述閃存、數(shù)據(jù)緩沖芯片， 以及調(diào)試口是現(xiàn)場(chǎng)可編程門陣列芯片的配置模塊，其中串行閃存用來保存現(xiàn) 場(chǎng)可編程門陣列芯片的配置文件，數(shù)據(jù)緩沖芯片將調(diào)試口與現(xiàn)場(chǎng)可編程門陣 列芯片隔離開。
所述數(shù)據(jù)緩沖芯片型號(hào)為74hc244。
所述現(xiàn)場(chǎng)可編程門陣列芯片軟件模塊包括鎖相環(huán)時(shí)鐘模塊；同步信號(hào) 分離模塊；主邏輯模塊；靜態(tài)存儲(chǔ)器控制模塊，
所述鎖相環(huán)時(shí)鐘模塊為現(xiàn)場(chǎng)可編程門陣列芯片內(nèi)部自帶的硬件模塊， 將輸入的27MHz系統(tǒng)時(shí)鐘鎖相變換后產(chǎn)生2個(gè)時(shí)鐘輸出，其一為與輸出圖 像數(shù)據(jù)同步的同步點(diǎn)時(shí)鐘，其二為27MHz四倍頻后的108MHz時(shí)鐘作為靜 態(tài)存儲(chǔ)器控制模塊的時(shí)鐘輸入；
所述同步信號(hào)分離模塊模擬視頻輸入接口經(jīng)過視頻解碼器轉(zhuǎn)化的 ITU656格式的數(shù)字圖像信號(hào)內(nèi)嵌有行場(chǎng)同步信號(hào)，該模塊將該行場(chǎng)同步信 號(hào)由數(shù)據(jù)包內(nèi)分離出來，然后提供給主邏輯模塊作為同步基準(zhǔn)信號(hào)，并同時(shí)
5針對(duì)每一幀圖像內(nèi)的行場(chǎng)同步信號(hào)進(jìn)行計(jì)數(shù)，通過計(jì)數(shù)判別此時(shí)輸入圖像的
制式為pal或ntsc制，并將該信號(hào)提供予主邏輯模塊；
主邏輯模塊同步信號(hào)分離模塊通知當(dāng)前為pal或ntsc制式的信號(hào)，主 邏輯模塊將輸出信號(hào)格式配置為相應(yīng)的模式(pal或ntsc )，同時(shí)在奇偶場(chǎng)信 號(hào)的同步下，將輸出信號(hào)格式與輸入信號(hào)格式對(duì)齊。讀取時(shí)按照?qǐng)D像旋轉(zhuǎn)后 的座標(biāo)進(jìn)行地址映射，讀出的就是經(jīng)過旋轉(zhuǎn)后的圖像數(shù)據(jù)。主邏輯模塊通過 操作靜態(tài)存儲(chǔ)器控制模塊對(duì)片外靜態(tài)存儲(chǔ)器芯片進(jìn)行讀寫操作。
靜態(tài)存儲(chǔ)器控制模塊在108MHz主時(shí)鐘的控制下生成片外第一靜態(tài)存儲(chǔ) 器及第二靜態(tài)存儲(chǔ)器的讀寫操作時(shí)序。
所述主邏輯模塊若接收pal制式信號(hào)，輸出為pal制式，若接收到ntsc 制式信號(hào)，則輸出ntsc制式。
所述主邏輯模塊在奇數(shù)場(chǎng)信號(hào)時(shí)將輸入的場(chǎng)圖像數(shù)據(jù)寫入第一靜態(tài)存 儲(chǔ)器，同時(shí)由第二靜態(tài)存儲(chǔ)器中讀取圖像數(shù)據(jù)，當(dāng)偶數(shù)場(chǎng)信號(hào)時(shí)將輸入的圖 像數(shù)據(jù)寫入第二靜態(tài)存儲(chǔ)器，同時(shí)由第一靜態(tài)存儲(chǔ)器讀出圖像數(shù)據(jù)，如此往 復(fù)操作。
本發(fā)明視頻圖像旋轉(zhuǎn)系統(tǒng)的優(yōu)點(diǎn)在于本發(fā)明基于通用FPGA芯片的視 頻圖像旋轉(zhuǎn)技術(shù)，在輸入視頻圖像與輸出視頻圖像之間插入一圖像處理模 塊，采用vhdl語言進(jìn)行FPGA轉(zhuǎn)換邏輯設(shè)計(jì)，將輸入的標(biāo)準(zhǔn)ITU-656數(shù)字視 頻信號(hào)通過一定的變換邏輯存入片外SRAM緩存中，再按照一定的順序由片 外SRAM緩存中讀出，再經(jīng)過片內(nèi)疊加上數(shù)字視頻的同步信號(hào)，輸出正交旋 轉(zhuǎn)后的標(biāo)準(zhǔn)ITU-656數(shù)字視頻信號(hào)，最后經(jīng)視頻編碼芯片轉(zhuǎn)化為模擬視頻信 號(hào)輸出即將原輸入的視頻圖像根據(jù)顯示器旋轉(zhuǎn)的方向進(jìn)行相應(yīng)的旋轉(zhuǎn)后輸 出，以適應(yīng)最終顯示器顯示的需要，使圖像能夠正常觀看。
該視頻圖像旋轉(zhuǎn)系統(tǒng)有效的擴(kuò)展了現(xiàn)有的圖形顯示器的顯示應(yīng)用，無須 定制專用的顯示器，采用市面上已有的顯示器，就能夠滿足特定環(huán)境特定應(yīng) 用的需求，采用FPGA芯片的方案靈活可靠，便于升級(jí)擴(kuò)展。

下面參照附圖結(jié)合實(shí)施例對(duì)本發(fā)明作進(jìn)一步的描述。
6圖1是現(xiàn)有視頻傳輸過程框圖。
圖2是本發(fā)明視頻圖像旋轉(zhuǎn)系統(tǒng)的硬件連接圖。 圖3是本發(fā)明視頻圖像旋轉(zhuǎn)系統(tǒng)的軟件模塊框圖。
具體實(shí)施方式
請(qǐng)參閱圖l，是本發(fā)明視頻圖像旋轉(zhuǎn)系統(tǒng)的硬件連接圖，是在原有的模
擬視頻輸入接口 l與模擬視頻輸出接口 10之間插入一圖像處理裝置20。圖像 處理裝置20包括視頻解碼器22、 FPGA (現(xiàn)場(chǎng)可編程門陣列)芯片23、閃存 (FLASH) 24、數(shù)據(jù)緩沖芯片25、調(diào)試口26、第一靜態(tài)存儲(chǔ)器(SRAM) 27、 第二靜態(tài)存儲(chǔ)器28,以及視頻編碼器29。
原始視頻輸入信號(hào)接入所述模擬視頻輸入接口 1處，模擬視頻輸出接口 IO輸出的視頻信號(hào)接入顯示設(shè)備，模擬視頻輸入接口 l通過一見頻解碼器22連 接到FPGA芯片23, FPGA芯片23又通過視頻編碼器29連接到模擬視頻輸出接 口 10,其中FPGA芯片23通過I2C1與I2C2總線分別控制視頻解碼器22及視頻
交換通過ITU656—IN與ITU656一OUT數(shù)據(jù)通道進(jìn)行。該FPGA芯片23上還連接 有第一靜態(tài)存儲(chǔ)器27、第二靜態(tài)存儲(chǔ)器28以及數(shù)據(jù)緩沖芯片25,該數(shù)據(jù)緩沖 芯片25同時(shí)連4妄調(diào)試口 26。其中12C(Inter - Integrated Circuit)為內(nèi)部集成電 路總線。
當(dāng)采用該視頻圖像旋轉(zhuǎn)系統(tǒng)的硬件后，數(shù)據(jù)流向?yàn)?，模擬視頻輸入接口 1經(jīng)過視頻解碼器22將模擬信號(hào)轉(zhuǎn)化為ITU656格式的數(shù)字圖像信號(hào)輸入 FPGA芯片23， FPGA芯片23將輸入的數(shù)字視頻信號(hào)內(nèi)容根據(jù)奇偶場(chǎng)的內(nèi) 容分別存入芯片外的第一靜態(tài)存儲(chǔ)器27以及第二靜態(tài)存儲(chǔ)器28中，在FPGA 芯片23內(nèi)部產(chǎn)生的同步信號(hào)的作用下，F(xiàn)PGA芯片23再由芯片外的第一靜 態(tài)存儲(chǔ)器27以及第二靜態(tài)存儲(chǔ)器28將圖形數(shù)據(jù)根據(jù)旋轉(zhuǎn)后的座標(biāo)映射成相 應(yīng)的地址讀出，添加上同步頭信號(hào)后打包成為標(biāo)準(zhǔn)的ITU-656數(shù)據(jù)格式輸出 至視頻編碼器29，視頻編碼器29再將接收到的ITU-656數(shù)字視頻信號(hào)轉(zhuǎn)化
成模擬視頻信號(hào)輸出給模擬視頻輸出接口 m完成一次視頻圖像的旋轉(zhuǎn)處理過程。
7其中閃存24、數(shù)據(jù)緩沖芯片25，以及調(diào)試口 26是FPGA芯片23的配 置模塊，由于FPGA芯片23是基于SRAM工藝制造的芯片，因此在掉電后 并不能保持燒寫的程序，每次上電之后需要對(duì)芯片進(jìn)行重新配置，其中串行 閃存24就是用來保存FPGA的配置文件的，數(shù)據(jù)緩沖芯片25用于將調(diào)試口 26與FPGA芯片隔離開，防止調(diào)試口 26意外故障導(dǎo)致FPGA芯片23燒毀。 本實(shí)施例中，數(shù)據(jù)緩沖芯片25采用型號(hào)為74hc244的數(shù)據(jù)緩沖芯片。
請(qǐng)參閱圖3，為FPGA芯片23中包括的具體的軟件模塊框圖，包括4 個(gè)部分PLL (鎖相環(huán))時(shí)鐘模塊；同步信號(hào)分離模塊；主邏輯模塊；SRAM 控制模塊。
PLL時(shí)鐘模塊為FPGA芯片內(nèi)部自帶的硬件模塊，主要用來將輸入的 27MHz系統(tǒng)時(shí)鐘鎖相變換后產(chǎn)生2個(gè)時(shí)鐘輸出，其一為與輸出圖像數(shù)據(jù)同步 的同步點(diǎn)時(shí)鐘，其二為27MHz四倍頻后的108MHz時(shí)鐘作為SRAM控制模 塊的時(shí)鐘輸入。
同步信號(hào)分離模塊模擬視頻輸入接口 1經(jīng)過視頻解碼器22轉(zhuǎn)化的 ITU656格式的數(shù)字圖像信號(hào)內(nèi)嵌有行場(chǎng)同步信號(hào)，該模塊的功能為將該行 場(chǎng)同步信號(hào)(odd奇偶場(chǎng)信號(hào))由數(shù)據(jù)包內(nèi)分離出來，以提供給主邏輯模塊 作為同步基準(zhǔn)信號(hào)。并同時(shí)針對(duì)每一幀圖像內(nèi)的行場(chǎng)同步信號(hào)進(jìn)行計(jì)數(shù)，通 過計(jì)數(shù)判別此時(shí)輸入圖像的制式為pal或ntsc制，并將該信號(hào)提供予主邏輯 模塊。
主邏輯才莫塊同步信號(hào)分離模塊通知當(dāng)前為pal ( Phase Alternating Line, 正交平^軒調(diào)幅逐4亍倒相)或ntsc (National Television System Committee,美 國(guó)國(guó)家電視系統(tǒng)委員會(huì))制式的信號(hào)，主邏輯模塊將輸出信號(hào)格式配置為相 應(yīng)的模式，若接收pal制式信號(hào)，輸出為pal制式，若接收到ntsc制式信號(hào)， 則輸出ntsc制式。同時(shí)在同步信號(hào)odd (奇偶場(chǎng)信號(hào))的同步下，將輸出信 號(hào)格式與輸入信號(hào)格式對(duì)齊，在奇數(shù)場(chǎng)信號(hào)(odd=l)時(shí)將該場(chǎng)圖像數(shù)據(jù)寫 入第一靜態(tài)存儲(chǔ)器27，同時(shí)由另外一片即第二靜態(tài)存儲(chǔ)器28中讀取圖像數(shù) 據(jù)，當(dāng)偶數(shù)場(chǎng)信號(hào)(odd-O)時(shí)將圖像數(shù)據(jù)寫入第二靜態(tài)存儲(chǔ)器28，同時(shí)由 第一靜態(tài)存儲(chǔ)器27讀出圖像數(shù)據(jù)，如此往復(fù)操作。讀取時(shí)按照?qǐng)D像旋轉(zhuǎn)后的座標(biāo)進(jìn)行地址映射，如此讀出的就是經(jīng)過旋轉(zhuǎn)后的圖像數(shù)據(jù)。主邏輯模塊
通過操作SRAM控制模塊對(duì)片外靜態(tài)存儲(chǔ)器芯片進(jìn)行讀寫操作。
SRAM控制模塊在108MHz主時(shí)鐘的控制下生成片外第一靜態(tài)存儲(chǔ)器
27及第二靜態(tài)存儲(chǔ)器28的讀寫操作時(shí)序。
通過上述硬件方案與軟件方案，操作時(shí)，只需將原始視頻輸入信號(hào)接入
模擬視頻輸入接口 l處，并將視頻輸出接口 IO的輸出視頻信號(hào)接入顯示設(shè)
備，就能夠在顯示設(shè)備上觀看旋轉(zhuǎn)過后的視頻畫面。
雖然以上描述了本發(fā)明的具體實(shí)施方式
，但是熟悉本技術(shù)領(lǐng)域的技術(shù)人
員應(yīng)當(dāng)理解，我們所描述的具體的實(shí)施例只是說明性的，而不是用于對(duì)本發(fā)
明的范圍的限定，熟悉本領(lǐng)域的技術(shù)人員在依照本發(fā)明的精神所作的等效的
修飾以及變化，都應(yīng)當(dāng)涵蓋在本發(fā)明的權(quán)利要求所保護(hù)的范圍內(nèi)。
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權(quán)利要求
1. 一種視頻圖像旋轉(zhuǎn)系統(tǒng)，包括模擬視頻輸入接口與模擬視頻輸出接口，原始視頻輸入信號(hào)接入所述模擬視頻輸入接口，模擬視頻輸出接口輸出的視頻信號(hào)接入顯示設(shè)備，其特征在于包括一連接于模擬視頻輸入接口與模擬視頻輸出接口之間的圖像處理裝置，所述圖像處理裝置包括視頻解碼器、現(xiàn)場(chǎng)可編程門陣列芯片、第一靜態(tài)存儲(chǔ)器、第二靜態(tài)存儲(chǔ)器，以及視頻編碼器，模擬視頻輸入接口經(jīng)過視頻解碼器將模擬信號(hào)轉(zhuǎn)化為ITU656格式的數(shù)字圖像信號(hào)輸入現(xiàn)場(chǎng)可編程門陣列芯片，現(xiàn)場(chǎng)可編程門陣列芯片將輸入的數(shù)字視頻信號(hào)內(nèi)容根據(jù)奇偶場(chǎng)的內(nèi)容分別存入芯片外的第一靜態(tài)存儲(chǔ)器以及第二靜態(tài)存儲(chǔ)器中，在芯片內(nèi)部產(chǎn)生的同步信號(hào)的作用下，現(xiàn)場(chǎng)可編程門陣列芯片再由芯片外的第一靜態(tài)存儲(chǔ)器以及第二靜態(tài)存儲(chǔ)器將圖形數(shù)據(jù)根據(jù)旋轉(zhuǎn)后的座標(biāo)映射成相應(yīng)的地址讀出，添加上同步頭信號(hào)后打包成為標(biāo)準(zhǔn)的ITU-656數(shù)據(jù)格式輸出至視頻編碼器，視頻編碼器再將接收到的ITU-656數(shù)字視頻信號(hào)轉(zhuǎn)化成模擬視頻信號(hào)輸出給模擬視頻輸出接口，完成一次視頻圖像的旋轉(zhuǎn)處理過程。
2. 如權(quán)利要求1所述的視頻圖像旋轉(zhuǎn)系統(tǒng)，其特征在于還包括閃 存、數(shù)據(jù)緩沖芯片，以及調(diào)試口，所述閃存、數(shù)據(jù)緩沖芯片，以及調(diào)試口是 現(xiàn)場(chǎng)可編程門陣列芯片的配置模塊，其中串行閃存用來保存現(xiàn)場(chǎng)可編程門陣 列芯片的配置文件，數(shù)據(jù)緩沖芯片將調(diào)試口與現(xiàn)場(chǎng)可編程門陣列芯片隔離開。
3. 如權(quán)利要求2所述的視頻圖像旋轉(zhuǎn)系統(tǒng)，其特征在于所述數(shù)據(jù)緩沖 芯片型號(hào)為74hc244。
4. 如權(quán)利要求1所述的視頻圖像旋轉(zhuǎn)系統(tǒng)，其特征在于所述現(xiàn) 場(chǎng)可編程門陣列芯片軟件模塊包括鎖相環(huán)時(shí)鐘模塊；同步信號(hào)分離模塊；主 邏輯模塊；靜態(tài)存儲(chǔ)器控制模塊，所述鎖相環(huán)時(shí)鐘模塊為現(xiàn)場(chǎng)可編程門陣列芯片內(nèi)部自帶的硬件模塊， 將輸入的27MHz系統(tǒng)時(shí)鐘鎖相變換后產(chǎn)生2個(gè)時(shí)鐘輸出，其一為與輸出圖像數(shù)據(jù)同步的同步點(diǎn)時(shí)鐘，其二為27MHz四倍頻后的108MHz時(shí)鐘作為靜態(tài)存 儲(chǔ)器控制模塊的時(shí)鐘輸入；所述同步信號(hào)分離模塊模擬視頻輸入接口經(jīng)過視頻解碼器轉(zhuǎn)化的 ITU656格式的數(shù)字圖像信號(hào)內(nèi)嵌有行場(chǎng)同步信號(hào)，該模塊將該行場(chǎng)同步信號(hào) 由數(shù)據(jù)包內(nèi)分離出來，然后提供給主邏輯模塊作為同步基準(zhǔn)信號(hào)，并同時(shí)針 對(duì)每一 幀圖像內(nèi)的行場(chǎng)同步信號(hào)進(jìn)行計(jì)數(shù)，通過計(jì)數(shù)判別此時(shí)輸入圖像的制 式為pal或ntsc制，并將該信號(hào)提供予主邏輯模塊；主邏輯模塊同步信號(hào)分離模塊通知當(dāng)前為pal或ntsc制式的信號(hào)，主 邏輯模塊將輸出信號(hào)格式配置為相應(yīng)的模式，同時(shí)在奇偶場(chǎng)信號(hào)的同步下， 將輸出信號(hào)格式與輸入信號(hào)格式對(duì)齊，讀取時(shí)按照?qǐng)D像旋轉(zhuǎn)后的座標(biāo)進(jìn)行地 址映射，讀出的就是經(jīng)過旋轉(zhuǎn)后的圖像數(shù)據(jù)，主邏輯;漠塊通過操作靜態(tài)存儲(chǔ) 器控制模塊對(duì)片外靜態(tài)存儲(chǔ)器芯片進(jìn)行讀寫操作。靜態(tài)存儲(chǔ)器控制模塊在108MHz主時(shí)鐘的控制下生成片外第一靜態(tài)存儲(chǔ) 器及第二靜態(tài)存儲(chǔ)器的讀寫操作時(shí)序。
5. 如權(quán)利要求4所述的視頻圖像旋轉(zhuǎn)系統(tǒng)，其特征在于所述主 邏輯模塊若接收pal制式信號(hào)，輸出為pal制式，若接收到ntsc制式信號(hào)，則 輸出ntsc制式。
6. 如權(quán)利要求4所述的視頻圖像旋轉(zhuǎn)系統(tǒng)，其特征在于所述主邏 輯模塊在奇數(shù)場(chǎng)信號(hào)時(shí)將輸入的場(chǎng)圖像數(shù)據(jù)寫入第一靜態(tài)存儲(chǔ)器，同時(shí)由第 二靜態(tài)存儲(chǔ)器中讀取圖像數(shù)據(jù)，當(dāng)偶數(shù)場(chǎng)信號(hào)時(shí)將輸入的圖像數(shù)據(jù)寫入第二 靜態(tài)存儲(chǔ)器，同時(shí)由第一靜態(tài)存儲(chǔ)器讀出圖像數(shù)據(jù)，如此往復(fù)操作。
7. 如權(quán)利要求1所述的視頻圖像旋轉(zhuǎn)系統(tǒng)，其特征在于其中現(xiàn)場(chǎng) 可編程門陣列芯片通過I2C1與I2C2總線分別控制視頻解碼器及視頻編碼器， 現(xiàn)場(chǎng)可編程門陣列芯片與視頻解碼器及視頻編碼器之間的數(shù)據(jù)交換通過 ITU656—IN與ITU656—OUT數(shù)據(jù)通道進(jìn)行。
全文摘要
一種視頻圖像旋轉(zhuǎn)系統(tǒng)，包括模擬視頻輸入接口與模擬視頻輸出接口，及一連接于模擬視頻輸入接口與模擬視頻輸出接口之間的圖像處理裝置，原始視頻輸入信號(hào)接入模擬視頻輸入接口，模擬視頻輸出接口輸出的視頻信號(hào)接入顯示設(shè)備，圖像處理裝置將輸入的模擬視頻信號(hào)轉(zhuǎn)成標(biāo)準(zhǔn)ITU-656數(shù)字視頻信號(hào)，通過一定的變換邏輯存入片外靜態(tài)存儲(chǔ)器中，再按一定的順序由片外靜態(tài)存儲(chǔ)器讀出，再經(jīng)過主芯片內(nèi)疊加上數(shù)字視頻的同步信號(hào)，變?yōu)檎恍D(zhuǎn)后的標(biāo)準(zhǔn)ITU-656數(shù)字視頻信號(hào)，經(jīng)過視頻編碼器轉(zhuǎn)化成模擬視頻信號(hào)輸出。本發(fā)明的優(yōu)點(diǎn)在于有效的擴(kuò)展了現(xiàn)有的圖形顯示器的顯示應(yīng)用，無須定制專用的顯示器，采用市面上已有的顯示器，就能夠滿足特定環(huán)境特定應(yīng)用的需求。
文檔編號(hào)H04N5/44GK101489053SQ20081007048
公開日2009年7月22日 申請(qǐng)日期2008年1月18日 優(yōu)先權(quán)日2008年1月18日
發(fā)明者祺 李 申請(qǐng)人:福建星網(wǎng)銳捷通訊股份有限公司