專利名稱：基于神經(jīng)元芯片的LonWorks節(jié)點(diǎn)多I/O設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及通信領(lǐng)域中的I/O擴(kuò)展技術(shù)，特別涉及一種應(yīng)用在Lon Works現(xiàn) 場總線中的基于神經(jīng)元(Neuron)芯片的I/0擴(kuò)展技術(shù)。
背景技術(shù)：
LonWorks現(xiàn)場總線技術(shù)在硬件方面支持多種通信介質(zhì)，擁有功能強(qiáng)大的處 理器神經(jīng)元芯片，軟件方面支持ISO/OSI模型的全部七層通信協(xié)議和面向?qū)ο?的設(shè)計(jì)方法，在工業(yè)控制、樓宇自控、安全防范等領(lǐng)域有廣泛應(yīng)用。
神經(jīng)元芯片提供11個(gè)通用I/O管腳，采用Neuron C語言，可通過編程將I/O 管腳設(shè)定為34種不同的1/0對(duì)象，為應(yīng)用1/0設(shè)備與神經(jīng)元芯片之間提供通用 接口。在一般的應(yīng)用系統(tǒng)中，通常通過使用1/0對(duì)象來訪問外部1/0設(shè)備，但是 在需要連接多個(gè)外部應(yīng)用I/O設(shè)備的系統(tǒng)中，11個(gè)I/O管腳難以滿足設(shè)計(jì)者的 要求。對(duì)于較大型的應(yīng)用系統(tǒng)，可以在系統(tǒng)中增加一個(gè)專門的主處理器來進(jìn)行 數(shù)據(jù)的采集和控制，但在小型的應(yīng)用中，多加一個(gè)主處理器將增加硬件成本， 將問題復(fù)雜化。

發(fā)明內(nèi)容
本發(fā)明的主要目的是提供一基于神經(jīng)元芯片的LonWorks節(jié)點(diǎn)多1/0設(shè)備， 克服了已有技術(shù)因1/0管腳過少而需增加其它主處理器的缺陷。
為了上述目的及其它目的，本發(fā)明是一種基于神經(jīng)元芯片的LonWorks節(jié)點(diǎn) 多I/0設(shè)備，其包括神經(jīng)元芯片及外圍電路，所述的神經(jīng)元芯片的指定I/0接口 通過至少一片選單元與復(fù)數(shù)個(gè)緩沖器以及鎖存器相連接；所述的復(fù)數(shù)個(gè)緩沖器 以及鎖存器各自與一I/0設(shè)備相連接，其中，所述的神經(jīng)元芯片的指定i/o接口 還分別與所述的復(fù)數(shù)個(gè)緩沖器以及鎖存器直接相連接。
為了達(dá)到上述目的，本發(fā)明提供了一種基于神經(jīng)元芯片的LonWorks節(jié)點(diǎn)實(shí) 現(xiàn)的多1/0設(shè)備的方法，其控制方法由以下步驟實(shí)現(xiàn)的
4步驟l:將一八路微動(dòng)開關(guān)輸入模塊、一4x4鍵盤掃描模塊、 一八路LED 顯示輸出模塊及一蜂鳴器模塊都采用直接I/O對(duì)象與一神經(jīng)元芯片相連；
步驟2:將一液晶顯示模塊看作一存儲(chǔ)器映像I/0設(shè)備，連接到所述神經(jīng)元 芯片的數(shù)據(jù)總線上，通過所述的存儲(chǔ)器的地址訪問此設(shè)備；
步驟3:在所述的八路微動(dòng)開關(guān)輸入模塊、所述4x4鍵盤掃描模塊之前加 入緩沖器，在所述的八路LED顯示輸出模塊和所述的液晶顯示輸出模塊之前加 入鎖存器；
步驟4:設(shè)置一譯碼電路一用于產(chǎn)生所述的緩沖器的片選信號(hào)和所述的鎖存 器的鎖存信號(hào)，設(shè)置另一譯碼電路用于產(chǎn)生所述的外部存儲(chǔ)器的讀寫控制信號(hào) 和所述的液晶顯示輸出模塊的控制信號(hào)；
步驟5:所述的八路微動(dòng)開關(guān)輸入模塊、所述的4x4鍵盤掃描模塊、所述 八路LED顯示輸出模塊、所述蜂鳴器模塊分別定義直接I/0對(duì)象，提供外部設(shè) 備與所述的神經(jīng)元芯片的軟件接口 ；
步驟6:所述的液晶顯示模塊定義直接I/0對(duì)象，用于產(chǎn)生所述的液晶模塊 的部分控制信號(hào)；所述的液晶顯示輸出模塊定義兩個(gè)常數(shù)指針，用于指向所述 液晶顯示輸出模塊左右半屏的存儲(chǔ)塊地址。
本實(shí)用新型的有益效果在于，這種擴(kuò)展1/0的方法避免了需增加一個(gè)專門的 主處理器來進(jìn)行數(shù)據(jù)的采集和控制，降低了硬件成本，從而達(dá)到驅(qū)動(dòng)更多的應(yīng) 用1/0設(shè)備。


圖1為本發(fā)明的節(jié)點(diǎn)結(jié)構(gòu)示意圖2為本發(fā)明節(jié)點(diǎn)擴(kuò)展I/0設(shè)備的框圖3為本發(fā)明的節(jié)點(diǎn)的I/O設(shè)備接口電路圖。
具體實(shí)施例方式
以下結(jié)合附圖，對(duì)本發(fā)明上述的和另外的技術(shù)特征和優(yōu)點(diǎn)作更詳細(xì)的說明。 請(qǐng)參閱圖1所示，為本發(fā)明節(jié)點(diǎn)的結(jié)構(gòu)示意圖，其節(jié)點(diǎn)包括神經(jīng)元芯片(Neuron 3150)、收發(fā)器、電源、晶振和外部l/0設(shè)備^t塊，其中，
Neuron芯片既是LonWorks技術(shù)的核心也是智能節(jié)點(diǎn)的核心，Neuron 3150芯 片內(nèi)部帶有3個(gè)8位微處理器l個(gè)用于鏈路層的控制，l個(gè)用于網(wǎng)絡(luò)層的控制，1 個(gè)用于執(zhí)行用戶的應(yīng)用程序。該芯片還包含11個(gè)I/O 口和完整的LonTalk通信協(xié)議，同時(shí)具有通信和控制功能；收發(fā)器是通信電路的核心，連接LonWorks總線與神經(jīng) 元芯片，是節(jié)點(diǎn)通信的橋梁；電源用于給系統(tǒng)供電，晶振是給神經(jīng)元芯片提供時(shí)鐘 信號(hào)，外部1/0設(shè)備模塊通過片選單元與神經(jīng)元芯片相連。
請(qǐng)參閱圖2所示，為本發(fā)明節(jié)點(diǎn)擴(kuò)展I/0設(shè)備的框圖，其包括神經(jīng)元芯片及 外圍電路；所述的神經(jīng)元芯片的指定I/O接口通過至少一片選單元與復(fù)數(shù)個(gè)緩沖 器以及鎖存器相連接；所述的復(fù)數(shù)個(gè)緩沖器以及鎖存器各自與一 I/O設(shè)備相連 接，其中，所述的神經(jīng)元芯片的指定I/0接口還分別與所述的復(fù)數(shù)個(gè)緩沖器以及 鎖存器直接相連接；所述的外圍電路包括收發(fā)器、電源、晶振，所述的片選單 元為一譯碼電路。
請(qǐng)參閱圖3所示，為本發(fā)明的節(jié)點(diǎn)的1/0設(shè)備接口電路圖，外部I/0設(shè)備包 括一八路微動(dòng)開關(guān)輸入模塊、一4x4鍵盤掃描模塊、 一八路LED顯示輸出模 塊和一蜂鳴器模塊；譯碼電路一的輸入端與神經(jīng)元芯片的1/09與I/O10相連， 譯碼電路一的輸出端連接緩沖器和鎖存器，所述的一緩沖器連接至所述的八路 微動(dòng)開關(guān)輸入模塊，所述的另一緩沖器連接至所述的4x4鍵盤掃描模塊，所述 的一鎖存器連接至所述的八路LED顯示輸入模塊，所述的蜂鳴器模塊直接連接 所述的神經(jīng)元芯片的一個(gè)I/O接口 ，通過神經(jīng)元芯片的1/09與I/O10輸出不同 的狀態(tài)而使緩沖器和鎖存器的片選有效，這樣達(dá)到了不用連接多個(gè)I/O 口就能驅(qū) 動(dòng)多個(gè)外部I/O設(shè)備的目的。
所述的外部I/O設(shè)備還包括一液晶顯示輸出模塊，所述的一鎖存器連接至 一液晶顯示輸出模塊的控制端，譯碼電路二的輸出端連接至所述液晶顯示輸出 模塊的控制端，所述的液晶顯示輸出模塊的數(shù)據(jù)總線端連接所述的神經(jīng)元芯片 的數(shù)據(jù)總線端， 一外部存儲(chǔ)器的數(shù)據(jù)總線與神經(jīng)元芯片的數(shù)據(jù)總線相連接，所 述的外部存儲(chǔ)器與所述的譯碼電路二相連。
其中，所述的譯碼電路一包括74HC139與復(fù)數(shù)個(gè)門電路，所述的緩沖器為 74HC244，所述的鎖存器為74HC373。
一種基于神經(jīng)元芯片的LonWorks節(jié)點(diǎn)實(shí)現(xiàn)的多1/0設(shè)備的方法，此方法是 應(yīng)用在上述的基于神經(jīng)元芯片的LonWorks節(jié)點(diǎn)多1/0設(shè)備系統(tǒng)中，此方法由以 下步驟來實(shí)現(xiàn)的
步驟l:由于神經(jīng)元芯片的直接I/0對(duì)象類型可以以任意組合方式定義，即 同一個(gè)1/0管腳可定義為多種1/0對(duì)象，所以，在此應(yīng)用系統(tǒng)中，八路微動(dòng)開關(guān) 輸入模塊、4x4鍵盤掃描模塊、八路LED顯示輸出模塊及蜂鳴器模塊都可采用
6直接1/0對(duì)象與神經(jīng)元芯片相連，即將一八路微動(dòng)開關(guān)輸入模塊、一4x4鍵盤 掃描模塊、 一八路LED顯示輸出模塊及一蜂鳴器模塊都采用直接I/O對(duì)象與一 神經(jīng)元芯片相連。
步驟2:由于選用的液晶顯示輸出模塊與神經(jīng)元芯片之間采用并行數(shù)據(jù)傳輸 方式，若選擇通過神經(jīng)元芯片的1/0管腳連接到液晶顯示輸出模塊，需定義并行 方式的I/0對(duì)象，要使用全部11個(gè)I/0管腳，這種情況下，其它類型的I/0對(duì) 象就沒有I/O管腳可供使用了 ，這種方案不可取?？紤]到神經(jīng)元芯片(Neuron 3150)的片外存儲(chǔ)區(qū)除去已配置的Flash區(qū)城，剩下的外存地址空間0x8000 ~ 0xE7FF可作為外存與存儲(chǔ)器映像I/0設(shè)備的接口 ，可選擇通過存儲(chǔ)器的地址訪 問外設(shè)。
將一液晶顯示模塊看作一存儲(chǔ)器映像I/0設(shè)備，連接到所述神經(jīng)元芯片的數(shù) 據(jù)總線上，通過所述的存儲(chǔ)器的地址訪問此設(shè)備。
步驟3:對(duì)于節(jié)點(diǎn)中被重復(fù)定義的管腳IO0~IO7，當(dāng)數(shù)據(jù)輸入時(shí)，輸入設(shè)備 通過I/0管腳向神經(jīng)元芯片傳送數(shù)據(jù)，因?yàn)?/0管腳上同時(shí)掛有多個(gè)數(shù)據(jù)源，為 了傳送數(shù)據(jù)時(shí)來自不同I/O設(shè)備的數(shù)據(jù)不發(fā)生沖突，只允許當(dāng)前時(shí)刻正在進(jìn)行數(shù) 據(jù)傳送的數(shù)據(jù)源使用1/0管腳，其余的數(shù)據(jù)源應(yīng)處于隔離狀態(tài)，為此，對(duì)八路微 動(dòng)開關(guān)輸入模塊和4 x 4鍵盤掃描模塊選取三態(tài)輸出的緩沖驅(qū)動(dòng)器；當(dāng)數(shù)據(jù)輸出 時(shí)，多個(gè)I/0設(shè)備都通過I/0管腳獲得數(shù)據(jù)信號(hào)或控制信號(hào)，當(dāng)I/0管腳上的數(shù) 據(jù)要從一個(gè)I/O設(shè)備流向另一 I/O設(shè)備時(shí)，需要對(duì)前一 I/O設(shè)備從I/O管腳獲得 的數(shù)據(jù)進(jìn)行鎖存，為此，對(duì)八路LED顯示輸出模塊選取帶三態(tài)的八D鎖存器。 另外，由于液晶顯示輸出模塊的部分控制信號(hào)也來自1/0管腳，也需在液晶顯示 模塊和神經(jīng)元芯片之間增加三態(tài)的鎖存器。
步驟4:設(shè)置一譯碼電路用于產(chǎn)生所述的緩沖器的片選信號(hào)和所述的鎖存器 的鎖存信號(hào)，設(shè)置另一譯碼電路用于產(chǎn)生所述的外部存儲(chǔ)器的讀寫控制信號(hào)和 所述的液晶顯示輸出模塊的控制信號(hào)。
步驟5:所述的八路微動(dòng)開關(guān)輸入模塊、所述的4x4鍵盤掃描模塊、所述 八路LED顯示輸出模塊、所述蜂鳴器模塊分別定義直接I/0對(duì)象，提供外部設(shè) 備與所述的神經(jīng)元芯片的軟件接口；
八路微動(dòng)開關(guān)輸入模塊定義一個(gè)字節(jié)(byte)輸入對(duì)象io-switches，程序中 定義i吾句3口下
IO_0 input byte io-switches;
4 x44泉盤掃描模塊定義兩個(gè)半字節(jié)(nibble)對(duì)象io一key—columns和 io—key—rows, 4個(gè)I/0管腳作為一組，同時(shí)進(jìn)行讀、寫，其中管腳IO0 IO3作為掃 描輸出，驅(qū)動(dòng)鍵盤矩陣的列，管腳I04 I07作為掃描輸入，檢測(cè)鍵盤矩陣的行，程序中定義語句如下
IO_0 output nibble io_key_columns; IO_4 input nibble io一key一rows;
八路LED顯示輸出模塊定義一個(gè)字節(jié)(byte)輸出對(duì)象io-leds,程序中定 義語句如下
IO一O output byte io-leds;
蜂鳴器模塊定義一個(gè)位(bit)輸出對(duì)象io-beep，程序中定義語句如下 IO_8 output bit io-beep;
步驟6:所述的液晶顯示模塊定義直接I/0對(duì)象，用于產(chǎn)生所述的液晶模塊 的部分控制信號(hào)；所述的液晶顯示輸出模塊定義兩個(gè)常數(shù)指針，用于指向所述 液晶顯示輸出模塊左右半屏的存儲(chǔ)塊地址。
液晶顯示輸出模塊的控制信號(hào)定義三個(gè)位輸出對(duì)象，用于控制液晶模塊的 讀寫選擇信號(hào)、數(shù)據(jù)指令選擇信號(hào)和復(fù)位信號(hào)，程序中定義語句如下
IO_0 output bit io—led—di;
IO一l output bit iojed—rw;
IO—2 output bit io一lcd—rst;
除了以上定義的重復(fù)使用的各直接I/0對(duì)象(io-beep除外)，還要定義兩 個(gè)位輸出對(duì)象，作為一譯碼電路的地址輸入信號(hào)，來產(chǎn)生緩沖驅(qū)動(dòng)器74HC244 的片選信號(hào)和八D鎖存器74HC373的鎖存信號(hào)，從而控制各外部設(shè)備依序正常 工作，程序中定義語句如下
10 9 output bit deel—aO;
10—10 output bit decl_al;
對(duì)于液晶顯示輸出模塊，可將其看作存儲(chǔ)器映像I/0設(shè)備，在Neuron C程 序中定義兩個(gè)常數(shù)指針，用于指向液晶顯示輸出模塊左右半屏的存儲(chǔ)塊地址。 液晶顯示輸出模塊的左半屏連接到神經(jīng)元芯片的地址OxAOOO,右半屏連接到神 經(jīng)元芯片的地址OxCOOO,訪問這兩個(gè)地址的存儲(chǔ)區(qū)，實(shí)際是訪問液晶顯示輸出 模塊，程序中定義語句如下
<formula>formula see original document page 8</formula>
完成這些基本定義后，當(dāng)神經(jīng)元芯片需要與某個(gè)外部1/0設(shè)備進(jìn)行通信時(shí)， 需要通過控制109和IOIO管腳的輸出，使該1/0設(shè)備的接口電路的能傳送數(shù)據(jù)。 具體控制關(guān)系如表1所示表1神經(jīng)元芯片的I/O管腳輸出與1/0設(shè)備的接口電路的選通關(guān)系
神經(jīng)元芯片1/0管腳 109 IO10與神經(jīng)元芯片的管腳IO0-IO7 進(jìn)行數(shù)據(jù)傳輸?shù)耐獠?/0設(shè)備模塊
0 0八路微動(dòng)開關(guān)輸入模塊
0 14 x 4鍵盤掃描模塊
1 0八路LED顯示輸出模塊
1 1液晶顯示輸出模塊
本方法為神經(jīng)元芯片連接多個(gè)外部1/0設(shè)備提供了一種解決方案。在此設(shè)計(jì) 中，為了神經(jīng)元芯片能同時(shí)連接多個(gè)外部I/O設(shè)備，既用到了 一般LonWorks應(yīng) 用系統(tǒng)中常見的1/0設(shè)備連接方法，即將外部設(shè)備連接到神經(jīng)元芯片的I/O引腳 上，通過使用1/0對(duì)象來建立二者之間的通信關(guān)系，同時(shí)，還根據(jù)外部存儲(chǔ)空間 的使用情況，將設(shè)備看作存儲(chǔ)器映像I/0設(shè)備，為外部設(shè)備分配外存空間，將外 部設(shè)備的數(shù)據(jù)總線直接連接到神經(jīng)元芯片的數(shù)據(jù)總線上，配合由I/O管腳送來的 控制信號(hào)，使外部設(shè)備與神經(jīng)元芯片之間建立通信關(guān)系。在LonWorks應(yīng)用系統(tǒng) 中，神經(jīng)元芯片的1/0對(duì)象可重疊使用，所以為同一個(gè)I/0管腳連接多個(gè)外部 設(shè)備提供了可能，這種情況下，通過設(shè)計(jì)合適的接口電路和譯碼電路，可使這 些外部設(shè)備按照使用者的要求，分時(shí)復(fù)用1/0端口，從而避免這些設(shè)備之間產(chǎn)生 數(shù)據(jù)傳送沖突。
以上說明對(duì)本發(fā)明而言只是說明性的，而非限制性的，本領(lǐng)域普通技術(shù)人 員理解，在不脫離以下所附權(quán)利要求所限定的精神和范圍的情況下，可做出許 多修改，變化，或等效，但都將落入本發(fā)明的保護(hù)范圍內(nèi)。
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權(quán)利要求
1.一種基于神經(jīng)元芯片的LonWorks節(jié)點(diǎn)多I/O設(shè)備，其包括神經(jīng)元芯片及外圍電路，其特征在于，所述的神經(jīng)元芯片的指定I/O接口通過至少一片選單元與復(fù)數(shù)個(gè)緩沖器以及鎖存器相連接；所述的復(fù)數(shù)個(gè)緩沖器以及鎖存器各自與一I/O設(shè)備相連接，所述的神經(jīng)元芯片的指定I/O接口還分別與所述的復(fù)數(shù)個(gè)緩沖器以及鎖存器直接相連接。
2. 根據(jù)權(quán)利要求1所述的基于神經(jīng)元芯片的LonWorks節(jié)點(diǎn)多I/O設(shè)備，其 特征在于，所述的片選單元為譯碼電路。
3. 根據(jù)權(quán)利要求2所述的基于神經(jīng)元芯片的LonWorks節(jié)點(diǎn)多I/O設(shè)備，其 特征在于，所述的外部1/0設(shè)備包括一八路微動(dòng)開關(guān)輸入模塊、一4x4鍵盤掃 描模塊、 一八路LED顯示輸出模塊和一蜂鳴器模塊；所述的一緩沖驅(qū)動(dòng)器連接 至所述的八路微動(dòng)開關(guān)輸入模塊，所述的另一緩沖驅(qū)動(dòng)器連接至所述的4x4鍵 盤掃描模塊，所述的一鎖存器連接至所述的八路LED顯示輸入模塊，所述的蜂 鳴器模塊直接連接所述的神經(jīng)元芯片的一個(gè)1/0接口 。
4. 根據(jù)權(quán)利要求2所述的基于神經(jīng)元芯片的LonWorks節(jié)點(diǎn)多1/0設(shè)備，其 特征在于，所述的外部1/0設(shè)備為一液晶顯示輸出模塊，所述的一鎖存器連接至 一液晶顯示輸出模塊的控制端，所述的一譯碼電路的輸出端連接至所述液晶顯 示輸出模塊的控制端，所述的液晶顯示輸出模塊的數(shù)據(jù)總線端連接所述的神經(jīng) 元芯片的數(shù)據(jù)總線端。
5. 根據(jù)權(quán)利要求1所述的基于神經(jīng)元芯片的LonWorks節(jié)點(diǎn)多I/O設(shè)備，其 特征在于，所述的外圍電路包括一電源、 一晶振、 一收發(fā)器。
6. 根據(jù)權(quán)利要求1所述的基于神經(jīng)元芯片的LonWorks節(jié)點(diǎn)多1/0設(shè)備，其 特征在于，所述的緩沖器為74HC244。
7. 根據(jù)權(quán)利要求1所述的基于神經(jīng)元芯片的LonWorks節(jié)點(diǎn)多1/0設(shè)備，其 特征在于，所述的鎖存器為74HC373。
8. —種基于神經(jīng)元芯片的LonWorks節(jié)點(diǎn)實(shí)現(xiàn)的多I/O設(shè)備方法，其特征在 于，此方法是通過以下步驟來實(shí)現(xiàn)的步驟1:將一八路微動(dòng)開關(guān)輸入模塊、一4x4鍵盤掃描模塊、 一八路LED 顯示輸出模塊及一蜂鳴器模塊都釆用直接I/O對(duì)象與 一神經(jīng)元芯片相連；步驟2:將一液晶顯示模塊看作一存儲(chǔ)器映像I/0設(shè)備，連接到所述神經(jīng)元 芯片的數(shù)據(jù)總線上，通過所述的存儲(chǔ)器的地址訪問此設(shè)備；步驟3:在所述的八路微動(dòng)開關(guān)輸入模塊、所述4x4鍵盤掃描模塊之前加 入緩沖器，在所述的八路LED顯示輸出模塊和所述的液晶顯示輸出模塊之前加 入鎖存器；步驟4:設(shè)置一譯碼電路用于產(chǎn)生所述的緩沖器的片選信號(hào)和所述的鎖存器 的鎖存信號(hào)，設(shè)置另一譯碼電路用于產(chǎn)生所述的外部存儲(chǔ)器的讀寫控制信號(hào)和 所述的液晶顯示輸出模塊的控制信號(hào)；步驟5:所述的八路微動(dòng)開關(guān)輸入模塊、所述的4x4鍵盤掃描模塊、所述 八路LED顯示輸出模塊、所述蜂鳴器模塊分別定義直接I/0對(duì)象，提供外部設(shè) 備與所述的神經(jīng)元芯片的軟件接口 ；步驟6:所述的液晶顯示模塊定義直接I/0對(duì)象，用于產(chǎn)生所述的液晶模塊 的部分控制信號(hào)；所述的液晶顯示輸出模塊定義兩個(gè)常數(shù)指針，用于指向所述 液晶顯示輸出模塊左右半屏的存儲(chǔ)塊地址。
全文摘要
本發(fā)明是一種基于神經(jīng)元芯片的LonWorks節(jié)點(diǎn)多I/O設(shè)備，解決了由于神經(jīng)元芯片提供的通用I/O管腳過少，在不引入其它處理器的情況下，難以驅(qū)動(dòng)多個(gè)外部I/O設(shè)備的問題。應(yīng)用節(jié)點(diǎn)硬件電路包括神經(jīng)元芯片及其外圍電路，神經(jīng)元芯片的指定I/O接口通過至少一片選單元與復(fù)數(shù)個(gè)緩沖器以及鎖存器相連接；復(fù)數(shù)個(gè)緩沖器以及鎖存器各自與一I/O設(shè)備相連接，神經(jīng)元芯片的指定I/O接口還分別與復(fù)數(shù)個(gè)緩沖器以及鎖存器直接相連接；基于神經(jīng)元芯片的LonWorks節(jié)點(diǎn)實(shí)現(xiàn)的多I/O設(shè)備的方法由以下步驟組成各I/O設(shè)備模塊選擇與神經(jīng)元芯片的連接方式；各I/O設(shè)備模塊設(shè)計(jì)接口電路及譯碼電路；應(yīng)用系統(tǒng)設(shè)計(jì)軟件實(shí)現(xiàn)方案。
文檔編號(hào)H04L29/10GK101621549SQ200810135918
公開日2010年1月6日 申請(qǐng)日期2008年7月3日 優(yōu)先權(quán)日2008年7月3日
發(fā)明者佟為明, 勇 劉, 璟 李, 李鳳閣, 林景波, 趙志衡 申請(qǐng)人:哈爾濱工業(yè)大學(xué)