專利名稱：半導(dǎo)體器件和半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種被層疊安裝在襯底上的半導(dǎo)體集成電路之間的 近距離非接觸通信技術(shù)，涉及可有效應(yīng)用于例如SIP (系統(tǒng)級封裝) 這樣的已被模塊化的半導(dǎo)體器件、以及進(jìn)而應(yīng)用于該半導(dǎo)體器件的 具有無線電通信接口功能的半導(dǎo)體集成電路等的技術(shù)。
背景技術(shù)：
半導(dǎo)體集成電路隨著精細(xì)加工技術(shù)的發(fā)展，將更多的晶體管集 成在l個芯片上(半導(dǎo)體襯底)上來實(shí)現(xiàn)了性能的提高。但是，由于 精細(xì)化存在極限、最先進(jìn)工藝的使用成本的增大等影響，推進(jìn)至今 為止的對l個芯片的集成的發(fā)展未必是最佳的。于是，基于層疊多個
半導(dǎo)體集成電路的3維方向的集成成為一種可期待的技術(shù)。為了通過 3維集成(也稱為3D集成或者3D層疊)來實(shí)現(xiàn)性能的提高，需要用 于在所層疊的半導(dǎo)體集成電路間進(jìn)行高速大容量的通信的構(gòu)造。另
程度。因此，用于在半導(dǎo)體集成電路間以低功率進(jìn)行高速大容量的 通信的技術(shù)成為在進(jìn)行半導(dǎo)體集成電路的3D層疊時(shí)的關(guān)鍵技術(shù)。
作為用于所層疊的半導(dǎo)體集成電路的通信方式，研究出有無線 電方式和有線方式。有線方式被認(rèn)為是在半導(dǎo)體集成電路的硅襯底 上開孔(洞)的方法或進(jìn)行引線接合的方式，前者在硅村底上開孔 從而給制造工藝帶來負(fù)擔(dān)，可使用的情況受到限制，后者會導(dǎo)致布 線變長而在性能或功率方面使3D層疊的效果降低。用無線電進(jìn)行通
的情況下也有效的方式而備受期待。
在便攜電話和基站之間的通信、在無線電LAN等中所使用的普通的無線電通信之中，發(fā)送方在對數(shù)據(jù)進(jìn)行某些調(diào)制操作之后對數(shù) 據(jù)進(jìn)行發(fā)送，接收方LSI進(jìn)行速率相對于發(fā)送數(shù)據(jù)速率非常快的采 樣，對該數(shù)據(jù)進(jìn)行運(yùn)算處理從而再現(xiàn)發(fā)送數(shù)據(jù)。但是，這種方法會 導(dǎo)致運(yùn)算量和功耗變大，至接收方獲得數(shù)據(jù)為止的時(shí)間也會變長。 因此，在通信距離遠(yuǎn)且容許在通信中耗費(fèi)成本這樣的應(yīng)用情況中尚 可，但在進(jìn)行了層疊的半導(dǎo)體集成電路間的通信這種距離極近的通 信中系統(tǒng)開銷過大，這樣的無線電通信方式并不適用。
專利文獻(xiàn)l 4中記載有適用于如進(jìn)行了3D層疊的半導(dǎo)體集成電 路間這樣的近距離的通信且系統(tǒng)開銷少的無線電通信技術(shù)。
另外，在進(jìn)行了3D層疊的半導(dǎo)體集成電路間進(jìn)行通信時(shí)，在各 半導(dǎo)體集成電路中存在制造偏差，存在由于溫度、工作電源電壓等 工作條件的不同而引起的影響，因此考慮的對策是能夠預(yù)先進(jìn)行通 信工作的定時(shí)調(diào)整。在專利文獻(xiàn)5中，記載了在有線通信中采用在接 收方修正傳輸線路特性的結(jié)構(gòu)的技術(shù)。
專利文獻(xiàn)1
日本特開2005 - 228981號公報(bào)專利文獻(xiàn)2
日本特開2006 - 50354號公報(bào)專利文獻(xiàn)3
日本特開2006 - 173415號公報(bào)專利文獻(xiàn)4
日本特開2006 - 173986號公報(bào)專利文獻(xiàn)5
日本特開2002 - 223204號公報(bào)

發(fā)明內(nèi)容
本發(fā)明的發(fā)明人對進(jìn)行了 3 D層疊的半導(dǎo)體集成電路間的近距離 通信的定時(shí)調(diào)整進(jìn)行了研究。第一，明確了如下情況如專利文獻(xiàn)5 所記載的那樣，在接收方修正傳輸線路特性時(shí)，在全雙重方式這樣 的雙向通信中，進(jìn)行收發(fā)的各無線電通信接口電路必須具備定時(shí)調(diào) 整功能，用于定時(shí)調(diào)整的電路規(guī)模將會整體性地變大。
第二，明確了如下情況如在無線電LAN等中使用的無線電通 信那樣，并不是在進(jìn)行速率相對于發(fā)送數(shù)據(jù)速率非常快的采樣來再 現(xiàn)發(fā)送數(shù)據(jù)的通信方式，而是接收方簡單地將從發(fā)送方傳送來的數(shù)據(jù)與其發(fā)送定時(shí)相應(yīng)地讀取的方式中，需要相對于收發(fā)數(shù)據(jù)的收發(fā)
定時(shí)進(jìn)行精度非常高的定時(shí)調(diào)整。也就是說，在接收方將從發(fā)送方
接收方的半導(dǎo)體 數(shù)據(jù)，例如，在
進(jìn)行了 3 D層疊的半導(dǎo)體集成電路間的基于電感耦合的數(shù)據(jù)通信中， 需要由接收電路與電流流過發(fā)送線圏的定時(shí)相應(yīng)地讀取數(shù)據(jù)?？?之，用于規(guī)定發(fā)送定時(shí)的時(shí)鐘信號也必須與發(fā)送數(shù)據(jù)一起發(fā)送，在 接收方必須與接收時(shí)鐘同步地進(jìn)行數(shù)據(jù)的接收。在進(jìn)行了 3D層疊的 半導(dǎo)體集成電路間的近距離通信中，半導(dǎo)體集成電路間的制造偏 差、工作條件的不同會影響直接通信定時(shí)。在這一點(diǎn)上需要進(jìn)行高 精度的定時(shí)調(diào)整。無論在上述哪一個專利文獻(xiàn)中，都沒有示出如下 的觀點(diǎn)在進(jìn)行了3D層疊的半導(dǎo)體集成電路間的近距離通信中，需 要進(jìn)行上述那樣的高精度的定時(shí)調(diào)整。
本發(fā)明的目的在于，提供一種半導(dǎo)體器件，其能夠縮小用于調(diào) 整進(jìn)行了層疊的半導(dǎo)體集成電路間的近距離通信中的通信定時(shí)的電 路的整體規(guī)模。
本發(fā)明其他目的在于，提供一種半導(dǎo)體器件，其能夠高精度地 調(diào)整進(jìn)行了層疊的半導(dǎo)體集成電路間的近距離通信中的通信定時(shí)。
本發(fā)明的其他目的在于，提供一種能夠有助于實(shí)現(xiàn)下述那樣的 半導(dǎo)體器件的半導(dǎo)體集成電路，所述半導(dǎo)體器件能夠高精度地調(diào)整
進(jìn)行了層疊的半導(dǎo)體集成電路間的近距離通信中的通信定時(shí)。
載和附圖而得到明確。
簡單說明在本申請中所公開的發(fā)明中具有代表性的技術(shù)方案的
概要如下。
即， 一種半導(dǎo)體器件，其具有被層疊且可相互進(jìn)行無線電通信 的一對半導(dǎo)體集成電路，上述半導(dǎo)體集成電路包括發(fā)送電路，其 通過無線電發(fā)送用于規(guī)定發(fā)送定時(shí)的時(shí)鐘信號和發(fā)送數(shù)據(jù)，并且能
夠調(diào)整基于無線電的發(fā)送定時(shí)；接收電路，其與通過無線電接收到的時(shí)鐘信號同步來接收數(shù)據(jù)，并能夠調(diào)整基于無線電的接收定時(shí)； 以及控制電路，其根據(jù)響應(yīng)從上述發(fā)送電路發(fā)送來的數(shù)據(jù)而由另一 方半導(dǎo)體集成電路送回并由上述接收電路接收到的數(shù)據(jù)的正確與否
來進(jìn)行上述發(fā)送電路和上述接收電路的定時(shí)調(diào)整。
如上所述，利用一個半導(dǎo)體集成電路所具有的控制電路，能夠 調(diào)整經(jīng)由其他半導(dǎo)體集成電路間的無線電通信接口電路而返回的無 線電通信環(huán)路中的通信定時(shí)。與在這雙方的半導(dǎo)體集成電路的接收 方分別進(jìn)行定時(shí)調(diào)整的情況相比，能夠?qū)崿F(xiàn)電路規(guī)模的縮小。
另外，由于能夠調(diào)整發(fā)送時(shí)鐘信號與發(fā)送數(shù)據(jù)的發(fā)送定時(shí)、接 收時(shí)鐘的定時(shí)和數(shù)據(jù)接收定時(shí)，因此即便在各半導(dǎo)體集成電路中的
制造偏差等存在失配(mismatch)，也能夠高精度地調(diào)整半導(dǎo)體集 成電路間的近距離通信中的通信定時(shí)。
簡單說明由本申請所公開的發(fā)明中代表性的技術(shù)方案所得到的
效果如下。
即，能夠在半導(dǎo)體器件的整體上縮小用于調(diào)整進(jìn)行了層疊的半 導(dǎo)體集成電路間的近距離通信中的通信定時(shí)的電路的規(guī)模。
另外，能夠高精度地調(diào)整進(jìn)行了層疊的半導(dǎo)體集成電路間的近 距離通信中的通信定時(shí)。


圖1是例示出本發(fā)明的半導(dǎo)體器件的框圖。 圖2是概略地例示出本發(fā)明的半導(dǎo)體器件的外觀的主視圖。 圖3是例示出調(diào)整圖1的半導(dǎo)體器件的通信定時(shí)的流程的 一個方 式的流程圖。
圖4是例示出調(diào)整半導(dǎo)體器件的通信定時(shí)的流程的其他方式的流程圖。
圖5是例示出定時(shí)調(diào)整時(shí)在作為總線從設(shè)備的半導(dǎo)體集成電路中 可選擇直接返回路徑的半導(dǎo)體器件的框圖。
圖6是例示出使用了線圏的磁導(dǎo)耦合方式中的收發(fā)信號波形和時(shí)鐘信號的關(guān)系的波形圖
標(biāo)號說明
1半導(dǎo)體器件
2 插件板(PKG )
3、 4 半導(dǎo)體集成電路(LSIl， LSI2)
5 發(fā)送電路(IDTX)
6 接收電路(IDRX)
7 發(fā)送電路(IDTX)
8 接收電路(IDRX)
10 處理單元(PU)
11 控制電路(3DC)
12 外圍電路(PHR)
15 互連電路(ONCIC)
16 PIX電路 18 處理電^各
20 目標(biāo)端口 (TGPT)
21 存儲電路(DLCR)
22 圖案產(chǎn)生電路(PTGEN)
23 錯誤判定電路(ERRCT )
24 選擇器(SEL1 )
25 錯誤檢測電路(EDC)
30 時(shí)鐘發(fā)送用的無線電通信天線
31 發(fā)送驅(qū)動器(IDTXC)
32數(shù)據(jù)發(fā)送用的無線電通信天線 33 發(fā)送驅(qū)動器(IDTXD) 24 可變延遲電路(XTDLC) 35 可變延遲電路(TXDLD) 36數(shù)據(jù)寄存器(FF)40 時(shí)鐘接收用的無線電通信天線
41 接收驅(qū)動器
42 數(shù)據(jù)接收用的無線電通信天線 45 可變延遲電路
50 用于選擇直接返回路徑的選擇器(SEL2)
51 存儲電路(TMDR)
具體實(shí)施例方式
1.實(shí)施方式的扭克要
首先，對在本申請中公開的發(fā)明的代表性實(shí)施方式的概要進(jìn)行 說明。在針對代表性的實(shí)施方式的概要說明中加以括號而參考的附
圖中的參考標(biāo)號只不過是例示出包含在其所標(biāo)注的構(gòu)成要素的概念 中的部分。
(1) 本發(fā)明的半導(dǎo)體器件，其具有被層疊且可相互進(jìn)行無線電 通信的一對半導(dǎo)體集成電路，上述半導(dǎo)體集成電路發(fā)送電路，其 通過無線電發(fā)送發(fā)送數(shù)據(jù)，并且能夠根據(jù)可改寫的控制數(shù)據(jù)來調(diào)整 基于無線電的發(fā)送定時(shí)；接收電路，其通過無線電接收數(shù)據(jù)，并且 能夠根據(jù)設(shè)定成可改寫的控制數(shù)據(jù)來調(diào)整基于無線電的接收定時(shí)； 以及控制電路，其根據(jù)響應(yīng)從上述發(fā)送電路發(fā)送來的數(shù)據(jù)而從另一 個半導(dǎo)體集成電路送回并由上述接收電路接收到的數(shù)據(jù)，來進(jìn)行上
述發(fā)送電路和上述接收電路的定時(shí)調(diào)整。
如上所述，通過一個半導(dǎo)體集成電路具有的控制電路，能夠調(diào) 整經(jīng)由其他半導(dǎo)體集成電路間的無線電通信接口電路而返回的無線 電通信環(huán)路中的通信定時(shí)。與在雙方的半導(dǎo)體集成電路的接收方分 別進(jìn)行定時(shí)調(diào)整的情況相比，能夠?qū)崿F(xiàn)電路規(guī)模的縮小。
(2) 根據(jù)(1)所述的半導(dǎo)體器件，上述發(fā)送電路對例如發(fā)送 時(shí)鐘信號進(jìn)行發(fā)送，并與該發(fā)送時(shí)鐘信號同步來發(fā)送數(shù)據(jù)，且按照 在可變延遲電路中設(shè)定的控制數(shù)據(jù)的值來調(diào)整上述發(fā)送時(shí)鐘信號和 數(shù)據(jù)的發(fā)送定時(shí)，上述接收電路接收例如時(shí)鐘信號并與接收到的時(shí)鐘信號同步接收數(shù)據(jù)，且按照在可變延遲電路中設(shè)定的控制數(shù)據(jù)的 值來調(diào)整基于接收時(shí)鐘的數(shù)據(jù)接收定時(shí)。
如上所述，由于能夠調(diào)整發(fā)送時(shí)鐘信號和發(fā)送數(shù)據(jù)的發(fā)送定 時(shí)、接收時(shí)鐘的定時(shí)和數(shù)據(jù)接收定，因此即便在各半導(dǎo)體集成電路
中的制造偏差等存在失配(mismatch)，溫度、電源電壓等工作條 件發(fā)生變化，也能夠高精度地調(diào)整半導(dǎo)體集成電路間的近距離通信 中的通信定時(shí)。
(3) 根據(jù)(2)所述的半導(dǎo)體器件，在上述發(fā)送電路中能夠單 獨(dú)調(diào)整上述發(fā)送時(shí)鐘信號和數(shù)據(jù)的發(fā)送定時(shí)。
(4) 根據(jù)(1)所述的半導(dǎo)體器件，上述控制電路是處理器單
由上述接收電路接收到的接收數(shù)據(jù)。
(5) 根據(jù)(4)所述的半導(dǎo)體器件，上述處理器單元在基于通 電復(fù)位的初始化工作中、以及在發(fā)生通信錯誤時(shí)進(jìn)行上述定時(shí)調(diào) 整。能夠通過處理器單元執(zhí)行的軟件將定時(shí)調(diào)整的內(nèi)容規(guī)定為可編程的。
(6) 根據(jù)(1 )所述的半導(dǎo)體器件，還包括圖案生成器，其 依次生成發(fā)送數(shù)據(jù)和與它對應(yīng)的期望值數(shù)據(jù)；和判定電路，判定響 應(yīng)由圖案生成器所生成的發(fā)送數(shù)據(jù)的發(fā)送而被送回的接收數(shù)據(jù)與對 應(yīng)的期望值數(shù)據(jù)是否一致并存儲其判定結(jié)果。從而能夠容易進(jìn)行定 時(shí)調(diào)整，也會減輕處理器單元的負(fù)擔(dān)。
(7) 根據(jù)(6)所述的半導(dǎo)體器件，上述判定電路存儲被判定 為不 一 致的判定結(jié)果的次數(shù)。當(dāng)考慮能夠?qū)邮諗?shù)據(jù)利用ECC
(Error Checking and Correction:錯誤檢測及校正)功能的環(huán)境等情 況下，能夠用與由此帶來的糾錯能力的關(guān)系判定是否需要進(jìn)行定時(shí) 調(diào)整。當(dāng)不考慮ECC等糾錯功能時(shí)或者不能利用時(shí)，如果不一致的 次數(shù)不為0，則能判定為必定需要進(jìn)行定時(shí)調(diào)整。
(8) 根據(jù)(6)所述的半導(dǎo)體器件，上述控制電路是可讀出被 存儲在上述判定電路中的判定結(jié)果的處理器單元。能夠通過處理器單元執(zhí)行的軟件而將判定工作的內(nèi)容規(guī)定為可編程的。
(9) 根據(jù)(7)所述的半導(dǎo)體器件，上述處理器單元在基于通 電復(fù)位的初始化工作中以及在發(fā)生通信錯誤時(shí)進(jìn)行上述定時(shí)調(diào)整。
(10) 根據(jù)(1)所述的半導(dǎo)體器件，僅上述一對半導(dǎo)體集成電 路內(nèi)的一方具有上述發(fā)送電路、上述接收電路以及上述控制電路， 上述一對半導(dǎo)體集成電路的另一方具有無線電通信接口電路，該無 線電通信接口電路進(jìn)行來自上述一方的半導(dǎo)體集成電路的發(fā)送電路 的數(shù)據(jù)的接收和向上述一方的半導(dǎo)體集成電路的上述接收電路發(fā)送 的數(shù)據(jù)的發(fā)送。另一方的半導(dǎo)體集成電路例如是存儲器件這樣的總 線從設(shè)備。
(11 )根據(jù)(10)所述的半導(dǎo)體器件，上述無線電通信接口電
路具有選擇器，其能夠有選擇地形成直接發(fā)送接收到的數(shù)據(jù)的直接 返回路徑。在每次進(jìn)行定時(shí)調(diào)整時(shí)，另一方的半導(dǎo)體集成電路不需 要進(jìn)行連接在無線電通信接口電路上的內(nèi)部電路的特別工作。
(12) 根據(jù)(2)所述的半導(dǎo)體器件，上述一對半導(dǎo)體集成電路 分別具有上述發(fā)送電路、上述接收電路以及上述控制電^各。這雙方 的半導(dǎo)體集成電路例如是微機(jī)等總線主設(shè)備。
(13) 根據(jù)(12)所述的半導(dǎo)體器件，上述一對半導(dǎo)體集成電 路還分別具有開關(guān)電路，該開關(guān)電路能夠有選擇地形成用上述發(fā)送 電路直接發(fā)送由上述接收電路接收到的數(shù)據(jù)的直接返回路徑。在每 次進(jìn)行定時(shí)調(diào)整時(shí)，作為調(diào)整對象的半導(dǎo)體集成電路不需要進(jìn)行連 接在發(fā)送電路和接收電路上的內(nèi)部電路的特別工作。
(14) 本發(fā)明的基于另一觀點(diǎn)的半導(dǎo)體器件，其具有被層疊且 可相互進(jìn)行無線電通信的一對半導(dǎo)體集成電路，上述半導(dǎo)體集成電 路包括發(fā)送電路，其通過無線電發(fā)送用于規(guī)定發(fā)送定時(shí)的時(shí)鐘信 號和發(fā)送數(shù)據(jù)，并且能夠調(diào)整基于無線電的發(fā)送定時(shí)；接收電路， 其與通過無線電接收到的時(shí)鐘信號同步來接收數(shù)據(jù)，并能夠調(diào)整基 于無線電的接收定時(shí)；以及控制電路，其根據(jù)響應(yīng)從上述發(fā)送電路 發(fā)送來的數(shù)據(jù)而由另一方半導(dǎo)體集成電路送回并由上述接收電路接收到的數(shù)據(jù)的正確與否來進(jìn)行上述發(fā)送電路和上述接收電路的定時(shí)調(diào)整。
(15) 本發(fā)明的基于另一觀點(diǎn)的半導(dǎo)體集成電路，其具有處理 器單元和無線電通信接口電路，上述無線電通信接口電路包括發(fā) 送電路，其通過無線電發(fā)送發(fā)送數(shù)據(jù)，并能夠根據(jù)以可改寫方式設(shè) 定的控制數(shù)據(jù)來調(diào)整基于無線電的發(fā)送定時(shí)；和接收電路，其通過 無線電接收數(shù)據(jù)，并能夠根據(jù)以可改寫的方式設(shè)定的控制數(shù)來據(jù)調(diào) 整基于無線電的接收定時(shí)，上述處理器單元根據(jù)響應(yīng)從上述發(fā)送電
路發(fā)送的數(shù)據(jù)而從外部被送回并由上述接收電路接收到的數(shù)據(jù)的正 確與否，來進(jìn)行上述發(fā)送電路和上述接收電路的定時(shí)調(diào)整。
(16) 根據(jù)(15)所述的半導(dǎo)體集成電路，上述發(fā)送電路發(fā)送 發(fā)送時(shí)鐘信號，并與該發(fā)送時(shí)鐘信號同步來發(fā)送數(shù)據(jù)，且按照在可 變延遲電路中設(shè)定的控制數(shù)據(jù)的值來調(diào)整上述發(fā)送時(shí)鐘信號和上述 數(shù)據(jù)的發(fā)送定時(shí)，上述接收電路接收時(shí)鐘信號并與接收5 'j的時(shí)鐘信 號同步來接收數(shù)據(jù)，且按照在可變延遲電路中設(shè)定的控制數(shù)據(jù)的值 來調(diào)整基于接收時(shí)鐘的數(shù)據(jù)接收定時(shí)。
2.詳細(xì)的實(shí)施方式
更加詳細(xì)地-說明實(shí)施方式。以下，基于附圖詳細(xì)"i兌明用于實(shí)施 本發(fā)明的方式。在用于說明用來實(shí)施發(fā)明的方式的所有附圖中，對 具有相同功能的要素標(biāo)以相同的標(biāo)號，省略對其反復(fù)的說明。
圖2概略地例示出本發(fā)明的半導(dǎo)體器件的外觀。在作為布線襯底 的插件板(package board) ( PKG ) 2的上部層疊有2個半導(dǎo)體集成 電路(LSIl、 LSI2) 3、 4，用未圖示的樹脂封裝而構(gòu)成半導(dǎo)體器件 1 。在插件板的背面形成有例如焊錫球的陣列來作為外部連接端子。 半導(dǎo)體集成電路3具有發(fā)送電路(IDTX) 5和接收電路(IDRX) 6作 為無線電通信用的接口電路，半導(dǎo)體集成電路4具有發(fā)送電路 (IDTX) 7和接收電路(IDRX) 8作為無線電通信用的接口電路。 接收電路8接收發(fā)送電路5所發(fā)送的數(shù)據(jù)和時(shí)鐘信號。接收電路6接收 發(fā)送電路7輸出的數(shù)據(jù)和時(shí)鐘信號。圖l例示出半導(dǎo)體器件的框圖。在半導(dǎo)體集成電路3中，IO是
CPU (中央處理裝置)等的處理單元(PU),配置有多個。ll是用 于通過控制發(fā)送電路5和接收電路6來控制與半導(dǎo)體集成電路4之間的 無線電通信的控制電路(3DC)，在控制電路11上連接有發(fā)送電路5 和接收電路6。 12是外圍電路(PHR),統(tǒng)稱為其他的外圍電路。13 是用于與經(jīng)由封裝2的外部連接端子而在主機(jī)板上表面安裝的其他器 件進(jìn)行通信的接口電路(2DC)。接口電路13、外圍電路12、控制 電路11以及處理單元10與芯片上的互連電路(ONCIC) 15相連接， 能夠經(jīng)由該互連電路(ONCIC) 15而相互連接?；ミB電路15例如由 分割式傳輸(split transaction)總線和路由器構(gòu)成，進(jìn)行基于如下數(shù) 據(jù)傳輸協(xié)議的總線控制，該協(xié)議為來自啟動器(initiator)的請求 數(shù)據(jù)包被傳送到目標(biāo)，目標(biāo)根據(jù)需要將響應(yīng)數(shù)據(jù)包返回到傳送目 標(biāo)。16是用于生成半導(dǎo)體集成電路的內(nèi)部同步工作用的時(shí)鐘信號的 PLL (Phase-Locked Loop:鎖相環(huán))電路。在圖l中，例示出從PLL 電路16輸出到控制電路11 、發(fā)送電路5以及接收電路6的內(nèi)部時(shí)鐘信 號CK3D。
半導(dǎo)體集成電路4例如是存儲器設(shè)備。17是通過控制發(fā)送電路7 和接收電路8來控制與半導(dǎo)體集成電路3的無線電通信的控制電路 (3DC) 。 18是處理電路(FUNCC),例如是具有存儲器陣列、存 儲器控制電路的存儲器部。發(fā)送電路7和接收電路8不具有后述的用 于無線電通信的定時(shí)調(diào)整功能。該定時(shí)調(diào)整功能利用半導(dǎo)體集成電 路3的發(fā)送電路5、接收電路6以及控制電路11等來實(shí)現(xiàn)。
無線電通信的方式具有使用了磁導(dǎo)耦合的方式、使用了電場電 容耦合的方式等，在此，選擇使用了線圏的磁導(dǎo)耦合方式。向發(fā)送 方的線圈施加如圖6的ITXW那樣的山狀波形的輸入電流，從而在接 收方的線圏 得到如VRXW那樣的接收電壓。與該接收電壓的定時(shí)同 步地取得接收數(shù)據(jù)，從而能夠進(jìn)行通信。在圖6的例子中，在時(shí)鐘信 號CLK的上升沿的定時(shí)取得VRXW的值。因此，時(shí)鐘信號CLK的上 升沿定時(shí)需要調(diào)整為在VRXW中表現(xiàn)出信息的期間SWD。以下，對這樣的定時(shí)調(diào)整功能加以說明。
上述控制電路11接受來自互連器15的訪問，另外，其具有用于
向互連器15發(fā)送數(shù)據(jù)的目標(biāo)端口 (TGPT)20。在目標(biāo)端口20連接有 存儲電路(DLCR) 21、圖案產(chǎn)生電路(PTGEN) 22、錯誤判定電 路(ERRCT) 23、選擇器(SEL1)以及錯誤檢測電路(EDC ) 25。 存儲電路21保存有用于調(diào)整收發(fā)定時(shí)的控制數(shù)據(jù)等。從預(yù)定的處理 器單元10經(jīng)由目標(biāo)端口20寫入控制數(shù)據(jù)。選擇器24選擇從圖案產(chǎn)生 電路22輸出的發(fā)送數(shù)據(jù)或者從互連器15傳送到目標(biāo)端口的發(fā)送數(shù) 據(jù)。圖案產(chǎn)生電路22是用于產(chǎn)生用來確認(rèn)通信狀況的測試圖案的電 路。錯誤判定電路23響應(yīng)由圖案產(chǎn)生電路22所生成的發(fā)送數(shù)據(jù)，對 從半導(dǎo)體集成電路4返回的接收數(shù)據(jù)和由圖案產(chǎn)生電路22所生成的期 望值數(shù)據(jù)進(jìn)行比較來判定是否產(chǎn)生錯誤，并存儲該錯誤判定次數(shù)。 所存儲的錯誤判定次數(shù)能夠經(jīng)由目標(biāo)端口20而由預(yù)定的處理器單元 IO讀取。上述圖案產(chǎn)生電路22和錯誤判定電路23是確認(rèn)通信狀況、 并為降低處理器單元10的負(fù)擔(dān)而設(shè)置的電路。在不使用上述圖案產(chǎn) 生電路2 2和錯誤判定電路2 3來判定通信狀況的情況下，用于此的發(fā) 送數(shù)據(jù)從預(yù)定的處理器單元10提供給目標(biāo)端口20，響應(yīng)此情況而從 半導(dǎo)體集成電路4返回的接收數(shù)據(jù)或者沒有所需的響應(yīng)由錯誤檢測電 路25進(jìn)行檢驗(yàn)，之后返回到該預(yù)定的處理器單元IO。即使沒有錯誤 檢測電路25，沒有所需的響應(yīng)這一情況也能夠通過在一定期間內(nèi)沒 有從目標(biāo)端口向上述預(yù)定的處理器單元響應(yīng)這一情況來判定。當(dāng)存
在響應(yīng)時(shí)，也能夠通過該預(yù)定的處理器單元10判定與發(fā)送數(shù)據(jù)對應(yīng) 地返回的接收數(shù)據(jù)是否為期望值，來判定通信狀況。
發(fā)送電路5具有用于驅(qū)動時(shí)鐘發(fā)送用的無線電通信天線30的發(fā)送 驅(qū)動器(IDTXC) 31、和用于驅(qū)動數(shù)據(jù)發(fā)送用的無線電通信天線32 的發(fā)送驅(qū)動器(IDTXD) 33。在發(fā)送驅(qū)動器31上連接有對時(shí)鐘信號 CK3D施加由存儲電路21的控制數(shù)據(jù)所指定的量的延遲而輸出到時(shí)鐘 發(fā)送驅(qū)動器31的可變延遲電路(XTDLC) 34。時(shí)鐘發(fā)送驅(qū)動器31將 從可變延遲電路34輸出的延遲時(shí)鐘信號作為發(fā)送信號來驅(qū)動天線30。在上述發(fā)送驅(qū)動器33上連接有對時(shí)鐘信號CK3D施加由存儲電路 21的控制數(shù)據(jù)所指定的量的延遲而輸出到數(shù)據(jù)發(fā)送驅(qū)動器33的可變 延遲電路(TXDLD) 35。數(shù)據(jù)發(fā)送驅(qū)動器33根據(jù)數(shù)據(jù)寄存器(FF ) 36的發(fā)送數(shù)據(jù)與從可變延遲電路35輸出的延遲時(shí)鐘信號的上升沿同 步來驅(qū)動天線30。驅(qū)動方式如圖6所示那樣。圖6的CLK對應(yīng)于從可 變延遲電路35輸出的延遲時(shí)鐘信號。因此，圖6的波形ITXW所表示 的數(shù)據(jù)發(fā)送定時(shí)和由波形CLK所表示的時(shí)鐘發(fā)送定時(shí)能夠利用設(shè)定 在可變延遲電路34、 35中的控制數(shù)據(jù)以可編程的方式進(jìn)行調(diào)整。其 調(diào)整內(nèi)容取決于預(yù)定的處理器單元10所執(zhí)行的程序。寄存器36使從 選擇器24輸出的數(shù)據(jù)與時(shí)鐘信號CK3D同步而進(jìn)行鎖存。其鎖存定時(shí) 也可以與從上述可變延遲電路35輸出的延遲時(shí)鐘信號同步。在此， 使其與從PLL電路16輸出的時(shí)鐘信號CK3D同步?？刂齐娐?1與時(shí)鐘 信號CK3D同步工作，因此與控制電路ll接口相連的初級鎖存電路 (寄存器36)的鎖存時(shí)鐘也為與此相同的時(shí)鐘，這是因?yàn)樵诜謩e設(shè) 計(jì)控制電路11和發(fā)送電路5的情況下，發(fā)送數(shù)據(jù)的接口定時(shí)的設(shè)計(jì)較 為簡單。
驅(qū)動器41、和用于驅(qū)動數(shù)據(jù)接收用的無線電通信天線42的接收驅(qū)動 器42。由接收驅(qū)動器41接收到的時(shí)鐘信號被提供給可變延遲電路
45。 可變延遲電路45將由存儲電路21的控制數(shù)據(jù)所指定的量的延遲 施加給來自接收驅(qū)動器41的時(shí)鐘信號，并輸出到數(shù)據(jù)接收驅(qū)動器 43 。數(shù)據(jù)接收驅(qū)動器43與從可變延遲電路45輸出的延遲時(shí)鐘信號的 上升沿同步來進(jìn)行數(shù)據(jù)接收，將接收數(shù)據(jù)提供給接收數(shù)據(jù)寄存器
46。 因此，圖6的波形VRXW所表示的數(shù)據(jù)接收定時(shí)與由波形CLK所 表示的時(shí)鐘定時(shí)能夠利用設(shè)定在可變延遲電路45中的控制數(shù)據(jù)以可 編程的方式進(jìn)行調(diào)整。其調(diào)整內(nèi)容取決于預(yù)定的處理器單元10所執(zhí) 行的程序?；谂c上述同樣的理由，數(shù)據(jù)寄存器46的鎖存定時(shí)與時(shí) 鐘信號CK3D同步。數(shù)據(jù)寄存器46的鎖存數(shù)據(jù)被提供給錯誤判定電路 23或者錯誤檢測電路25。在圖l的例子中，半導(dǎo)體集成電路3向半導(dǎo)體集成電路4開始進(jìn)行
通信，半導(dǎo)體集成電路4根據(jù)發(fā)送來的信息進(jìn)行處理而將其結(jié)果返 回。以下，也將開始通信的半導(dǎo)體集成電路稱為主機(jī)LSI3,將接受 來自主機(jī)LSI3的通信而返回處理結(jié)果的半導(dǎo)體集成電路4稱為從機(jī) LSI4。
圖3例示出調(diào)整半導(dǎo)體器件1的通信定時(shí)的流程的 一個方式。在 該方式中，預(yù)定的處理器單元10通過產(chǎn)生通信狀況確認(rèn)圖案來進(jìn)
進(jìn)行寫入、讀出，比較寫入值和讀出值后判定通信是否正常進(jìn)行。 在通信沒有正常進(jìn)行的情況下，預(yù)定的處理器單元10反復(fù)進(jìn)行如下 的流程直到通信成功為止，所述流程為變更主機(jī)LSI3的控制電路 11內(nèi)的存儲電路21的值來變更收發(fā)定時(shí)，進(jìn)行寫入、讀出、值的比 較。當(dāng)通信正常進(jìn)行的情況下，預(yù)定的處理器單元10在改變對存儲 器部18的寫入值的同時(shí)，反復(fù)進(jìn)行一定次數(shù)的上述寫入工作等。在 經(jīng)過 一 定次數(shù)沒有錯誤而通信成功的時(shí)刻調(diào)整結(jié)束。
該定時(shí)調(diào)整必須在開始通信之前進(jìn)行，在由通電復(fù)位進(jìn)行的初 始設(shè)定時(shí)、即電源接通后的初始設(shè)定時(shí)、或者在開始進(jìn)行了層疊的 半導(dǎo)體集成電路3、 4之間的通信之前的其他定時(shí)進(jìn)行。由此，能夠 防止因半導(dǎo)體集成電路的制造偏差等引起的通信錯誤。另外，在工 作中途，在產(chǎn)生了通信錯誤的情況下也進(jìn)行同樣的定時(shí)調(diào)整，從而 也能夠應(yīng)對工作溫度的變化、電源電壓的變動等使用條件的變化。 在讀取數(shù)據(jù)等的響應(yīng)在 一 定期間內(nèi)沒有得到的情況、或者是使用錯 誤檢測電路25檢測到在響應(yīng)數(shù)據(jù)中產(chǎn)生了位錯誤(bit error)的情況 下產(chǎn)生通信錯誤。不言而喻，通信錯誤的判定可以由預(yù)定的處理器 單元10直接比較寫入數(shù)據(jù)和讀出數(shù)據(jù)來進(jìn)行。
圖4示出調(diào)整半導(dǎo)體器件1的通信定時(shí)的流程的其他方式。在 此，在通信狀況的判定中設(shè)有自判定模式。當(dāng)通過預(yù)定的處理器單 元10對控制電路11指定自判定模式時(shí)，能夠進(jìn)行使用了圖案產(chǎn)生電 路22和錯誤判定電路23的工作。也就是說，主機(jī)LSI3內(nèi)的預(yù)定的處理器單元10將開始通信錯誤的計(jì)數(shù)這一情況設(shè)定在錯誤判定電路23 中，接著，該預(yù)定的處理器單元10對圖案產(chǎn)生電路22指示生成用于 通信狀況測試的圖案。由此，圖案產(chǎn)生電路22生成通信圖案，利用 該已生成的圖案，從主機(jī)LSI3向從機(jī)LSI4的開始數(shù)據(jù)發(fā)送，從機(jī) LSI4對此響應(yīng)而將響應(yīng)數(shù)據(jù)從存儲器部18返回給主機(jī)LSI3 。此時(shí)， 主機(jī)LSI3的錯誤判定電路23對接收到的響應(yīng)數(shù)據(jù)與來自圖案產(chǎn)生電 路22的期望值數(shù)據(jù)EXP進(jìn)行比較，對錯誤次數(shù)進(jìn)行計(jì)數(shù)，將其結(jié)果 進(jìn)行存儲。在經(jīng)過一定期間后，上述預(yù)定的處理器單元10對圖案產(chǎn) 生電路22指示圖案生成結(jié)束，對錯誤判定電路23指示錯誤計(jì)數(shù)工作 的結(jié)束，從錯誤判定電路23讀出錯誤計(jì)數(shù)值，當(dāng)存在錯誤而通信沒 有正常進(jìn)行時(shí)，通過變更主機(jī)LSI3的存儲電路21的數(shù)據(jù)來變更收發(fā) 定時(shí)，反復(fù)進(jìn)行同樣的處理。反復(fù)進(jìn)行上述一連串的處理直到通信 正常進(jìn)行為止。通過使用上述自判定模式，能夠?yàn)榱硕〞r(shí)調(diào)整而減 輕處理器單元10的負(fù)擔(dān)。
圖5示出其他半導(dǎo)體器件1的例子。與圖l的不同之處在于，在由 作為主設(shè)備的半導(dǎo)體集成電路3進(jìn)行定時(shí)調(diào)整時(shí)，能夠在作為總線從 設(shè)備的半導(dǎo)體集成電路4中選擇直接返回路徑。直接返回路徑是如虛 線所示那樣的路徑，即在定時(shí)調(diào)整工作時(shí)，由接收電路8接受從發(fā) 送電路5發(fā)送來的數(shù)據(jù)，不是將其傳輸?shù)絻?nèi)部電路(存儲部)18，而 是直接從發(fā)送電路7返回到半導(dǎo)體集成電路3 。直接返回路徑的選擇 由選擇器(SEL2 ) 50進(jìn)行。選擇器50的選擇數(shù)據(jù)由存儲電路 (TMDR) 51所保存。存儲部18在通電復(fù)位后的初始狀態(tài)下成為要 選擇直接返回路徑的狀態(tài)。在通信定時(shí)的調(diào)整之后，作為主設(shè)備的 半導(dǎo)體集成電路3的處理器單元10重寫存儲電路41的選擇數(shù)據(jù)，從而 能夠進(jìn)行使用了存儲部18的存儲器工作。由此，從機(jī)LSI4能夠不對 從主機(jī)LSI3接受到的數(shù)據(jù)進(jìn)行運(yùn)算處理而直接返送給主機(jī)LSI3 ，因 此主機(jī)LSI3能夠直接接收發(fā)送來的數(shù)據(jù)，能夠減少定時(shí)調(diào)整用的通 信次數(shù)，能夠進(jìn)行有效的定時(shí)調(diào)整。例如，在圖3中，能夠省略寫入 值的讀出處理工作。另外，由于不使從機(jī)LSI4的內(nèi)部電路18工作，因此還具有能夠僅進(jìn)行無線電通信的接口部分的檢查這樣的優(yōu)點(diǎn)。
此外，在圖5的例子中，省略了錯誤檢測電路25。
根據(jù)以上說明的半導(dǎo)體器件，能夠得到以下的作用和效果。
(1) 利用一個半導(dǎo)體集成電路3具有的控制電路11,能夠調(diào)整 經(jīng)由與另一個半導(dǎo)體集成電路4之間的無線電通信接口電路7、 8而返 回的無線電通信環(huán)路中的通信定時(shí)。與在這雙方的半導(dǎo)體集成電路 3、 4的接收方分別進(jìn)行定時(shí)調(diào)整的情況相比，能夠?qū)崿F(xiàn)電路規(guī)模的縮小。
(2) 安裝用于在開始半導(dǎo)體集成電路3、 4間的通信的作為主設(shè) 備的半導(dǎo)體集成電路3中控制通信定時(shí)的電路組5、 6、 10、 11。通 常，在開始通信的作為主設(shè)備的半導(dǎo)體集成電路中，安裝有處理單 元，能夠用軟件進(jìn)行定時(shí)調(diào)整。作為該主設(shè)備的半導(dǎo)體集成電路3的 通信對象即半導(dǎo)體集成電路4往往作為如存儲器這樣的從設(shè)備，在這 樣的從設(shè)備中往往并不適于安裝定時(shí)調(diào)整用的控制功能。在這一方 面，通過在作為主設(shè)備的半導(dǎo)體集成電路側(cè)進(jìn)行定時(shí)調(diào)整，也能夠 使從設(shè)備側(cè)的負(fù)載變?yōu)樽钚　?br> (3 )在用無線電通信進(jìn)行已層疊的半導(dǎo)體集成電路間的通信 時(shí)，也預(yù)料到如下情況在開始無線電通信前，沒有所確立的通信 路徑，從設(shè)備側(cè)難以得知定時(shí)調(diào)整的開始。針對這一情況，在作為 主設(shè)備的半導(dǎo)體集成電路側(cè)具有定時(shí)調(diào)整功能，從而也能夠應(yīng)對這 樣的情況。
(4)由于能夠調(diào)整發(fā)送時(shí)鐘信號和發(fā)送數(shù)據(jù)的發(fā)送定時(shí)、接收 時(shí)鐘的定時(shí)以及數(shù)據(jù)接收定時(shí)，因此即便各半導(dǎo)體集成電路3、 4中 的制造偏差等出現(xiàn)失配、溫度或電源電壓等工作條件發(fā)生變化，也 能夠高精度地調(diào)整半導(dǎo)體集成電路間的近距離通信中的通信定時(shí)。
以上，基于實(shí)施方式具體說明了由本發(fā)明人所完成的發(fā)明，但 本發(fā)明不限于此，不言而喻，在不脫離其要旨的范圍內(nèi)可以進(jìn)行各 種變更。
例如，已層疊的半導(dǎo)體集成電路的組合并不限于主設(shè)備和從設(shè)備的組合。也可以是微機(jī)和加速器的組合、或者是多個微機(jī)的組 合。在這樣組合的情況下，雙方的半導(dǎo)體集成電路也可以分別具有 定時(shí)調(diào)整功能。此時(shí)，作為主設(shè)備的半導(dǎo)體集成電路也可以具有在
圖5中已說明的直接返回路徑。例如，在圖1的從數(shù)據(jù)寄存器46至數(shù) 據(jù)寄存器35的線路上設(shè)置選擇器來實(shí)現(xiàn)即可。另外，從設(shè)備不限于 存儲器，也可以是其他設(shè)備。另外，進(jìn)行層疊的半導(dǎo)體集成電路的 數(shù)目不限于2個，也可以是3個以上。半導(dǎo)體集成電路可以是單獨(dú)封 裝也可以是棵芯片(Bare chip)。半導(dǎo)體集成電路的總線不限于分 割式傳輸總線，也可以是由針對總線請求進(jìn)行的總線應(yīng)答占有總線3 的仲裁方式的總線。無線電通信方式也可以是電場電容耦合方式等 其他的通信方式。
權(quán)利要求
1. 一種半導(dǎo)體器件，其具有被層疊且可相互進(jìn)行無線電通信的一對半導(dǎo)體集成電路，其特征在于，上述一對半導(dǎo)體集成電路的一方包括發(fā)送電路，其通過無線電將發(fā)送數(shù)據(jù)發(fā)送給上述一對半導(dǎo)體集成電路的另一方，并且能根據(jù)可改寫的控制數(shù)據(jù)來調(diào)整基于無線電的發(fā)送定時(shí)；接收電路，其通過無線電從上述一對半導(dǎo)體集成電路的另一方接收數(shù)據(jù)，并且能根據(jù)可改寫的控制數(shù)據(jù)來調(diào)整基于無線電的接收定時(shí)；以及控制電路，其根據(jù)響應(yīng)從上述發(fā)送電路發(fā)送到上述一對半導(dǎo)體集成電路的另一方的數(shù)據(jù)而由上述一對半導(dǎo)體集成電路的另一方發(fā)送并由上述接收電路接收到的數(shù)據(jù)，來進(jìn)行上述發(fā)送電路和上述接收電路的定時(shí)調(diào)整。
2. 根據(jù)權(quán)利要求l所述的半導(dǎo)體器件，其特征在于， 上述發(fā)送電路發(fā)送發(fā)送時(shí)鐘信號并與該發(fā)送時(shí)鐘信號同步來發(fā)送數(shù)據(jù)，且按照在可變延遲電路中設(shè)定的控制數(shù)據(jù)的值來調(diào)整上述 發(fā)送時(shí)鐘信號和數(shù)據(jù)的發(fā)送定時(shí)，上述接收電路接收時(shí)鐘信號并與接收到的時(shí)鐘信號同步來接收 數(shù)據(jù)，且按照在可變延遲電路中設(shè)定的控制數(shù)據(jù)的值來調(diào)整基于接 收時(shí)鐘的數(shù)據(jù)接收定時(shí)。
3. 根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其特征在于， 在上述發(fā)送電路中，能單獨(dú)調(diào)整上述發(fā)送時(shí)鐘信號和數(shù)據(jù)的發(fā)送定時(shí)。
4. 根據(jù)權(quán)利要求l所述的半導(dǎo)體器件，其特征在于， 上述控制電路是處理器單元，上述處理器單元寫入從上述發(fā)送電路發(fā)送的發(fā)送數(shù)據(jù)，并讀入由上述接收電路接收到的接收數(shù)據(jù)。
5. 根據(jù)權(quán)利要求4所述的半導(dǎo)體器件，其特征在于，上述處理器單元在基于通電復(fù)位的初始化工作中、以及在發(fā)生 通信錯誤時(shí)進(jìn)行上述定時(shí)調(diào)整。
6. 根據(jù)權(quán)利要求l所述的半導(dǎo)體器件，其特征在于，還包括 圖案生成器，其依次生成發(fā)送數(shù)據(jù)和與它對應(yīng)的期望值數(shù)據(jù)；和判定電路，判定響應(yīng)由圖案生成器所生成的發(fā)送數(shù)據(jù)的發(fā)送而 被送回的接收數(shù)據(jù)與對應(yīng)的期望值數(shù)據(jù)是否 一 致并存儲其判定結(jié)果。
7. 根據(jù)權(quán)利要求6所述的半導(dǎo)體器件，其特征在于， 上述判定電路存儲被判定為不 一 致的判定結(jié)果的次數(shù)。
8. 根據(jù)權(quán)利要求6所述的半導(dǎo)體器件，其特征在于， 處理器單元。
9. 根據(jù)權(quán)利要求7所述的半導(dǎo)體器件，其特征在于， 上述處理器單元在基于通電復(fù)位的初始化工作中、以及在發(fā)生通信錯誤時(shí)進(jìn)行上述定時(shí)調(diào)整。
10. 根據(jù)權(quán)利要求l所述的半導(dǎo)體器件，其特征在于， 僅上述一對半導(dǎo)體集成電路內(nèi)的一方具有上述發(fā)送電路、上述接收電路以及上述控制電路，上述一對半導(dǎo)體集成電路的另 一方具 有無線電通信接口電路，該無線電通信接口電路進(jìn)行來自上述一方 的半導(dǎo)體集成電路的發(fā)送電路的數(shù)據(jù)的接收和向上述一方的半導(dǎo)體集成電路的上述接收電路發(fā)送的數(shù)據(jù)的發(fā)送。
11. 根據(jù)權(quán)利要求10所述的半導(dǎo)體器件，其特征在于， 上述無線電通信接口電路具有選擇器，該選擇器能有選擇地形成直接發(fā)送接收到的數(shù)據(jù)的直接返回路徑。
12. 根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其特征在于， 上述一對半導(dǎo)體集成電路分別具有上述發(fā)送電路、上述接收電3各以及上述控制電3各。
13. 根據(jù)權(quán)利要求12所述的半導(dǎo)體器件，其特征在于，上述一對半導(dǎo)體集成電路還分別具有開關(guān)電路，該開關(guān)電路能 有選擇地形成用上述發(fā)送電路直接發(fā)送由上述接收電路接收到的數(shù) 據(jù)的直接返回^各徑。
14. 一種半導(dǎo)體器件，其具有被層疊且可相互進(jìn)行無線電通信的一對半導(dǎo)體集成電路，上述半導(dǎo)體集成電路包括發(fā)送電路，其通過無線電發(fā)送用于規(guī)定發(fā)送定時(shí)的時(shí)鐘信號和 發(fā)送數(shù)據(jù)，并且能調(diào)整基于無線電的發(fā)送定時(shí)；接收電路，其與通過無線電接收到的時(shí)鐘信號同步來接收數(shù) 據(jù)，并能調(diào)整基于無線電的接收定時(shí)；以及控制電路，其根據(jù)響應(yīng)從上述發(fā)送電路發(fā)送來的數(shù)據(jù)而由另一 方半導(dǎo)體集成電路送回并由上述接收電路接收到的數(shù)據(jù)的正確與否來進(jìn)行上述發(fā)送電路和上述接收電路的定時(shí)調(diào)整。
15. —種半導(dǎo)體集成電路，其具有處理器單元和無線電通信接 口電路，上述無線電通信接口電路包括發(fā)送電路，其通過無線電發(fā)送發(fā)送數(shù)據(jù)，并能根據(jù)以可改寫方 式設(shè)定的控制數(shù)據(jù)來調(diào)整基于無線電的發(fā)送定時(shí)；和接收電路，其通過無線電接收數(shù)據(jù)，并能根據(jù)以可改寫的方式 設(shè)定的控制數(shù)據(jù)來調(diào)整基于無線電的接收定時(shí)，上述處理器單元根據(jù)響應(yīng)從上述發(fā)送電路發(fā)送的數(shù)據(jù)而從外部 被送回并由上述接收電路接收到的數(shù)據(jù)的正確與否來進(jìn)行上述發(fā)送 電路和上述接收電路的定時(shí)調(diào)整。
16. 根據(jù)權(quán)利要求15所述的半導(dǎo)體集成電路，其特征在于 上述發(fā)送電路發(fā)送發(fā)送時(shí)鐘信號，并與該發(fā)送時(shí)鐘信號同步來發(fā)送數(shù)據(jù)，且按照在可變延遲電路中設(shè)定的控制數(shù)據(jù)的值來調(diào)整上 述發(fā)送時(shí)鐘信號和上述數(shù)據(jù)的發(fā)送定時(shí)，上述接收電路接收時(shí)鐘信號并與接收到的時(shí)鐘信號同步來接收 數(shù)據(jù)，且按照在可變延遲電路中設(shè)定的控制數(shù)據(jù)的值來調(diào)整基于接 收時(shí)鐘的數(shù)據(jù)接收定時(shí)。
全文摘要
本發(fā)明提供一種半導(dǎo)體器件和半導(dǎo)體集成電路。在具有被層疊且可相互進(jìn)行無線電通信的一對半導(dǎo)體集成電路的半導(dǎo)體器件中，上述半導(dǎo)體集成電路包括發(fā)送電路，其能夠通過無線電發(fā)送用于規(guī)定發(fā)送定時(shí)的時(shí)鐘信號和發(fā)送數(shù)據(jù)，并且調(diào)整基于無線電的發(fā)送定時(shí)；接收電路，其能夠與通過無線電接收到的時(shí)鐘信號同步接收數(shù)據(jù)，并調(diào)整基于無線電的接收定時(shí)；控制電路，其根據(jù)響應(yīng)從上述發(fā)送電路發(fā)送來的數(shù)據(jù)而從其他半導(dǎo)體集成電路返回并由上述接收電路接收到的數(shù)據(jù)的正確與否，進(jìn)行上述發(fā)送電路和接收電路的定時(shí)調(diào)整。能縮小用于調(diào)整進(jìn)行了層疊的半導(dǎo)體集成電路間的近距離通信中的通信定時(shí)的電路的規(guī)模，能高精度地調(diào)整通信定時(shí)。
文檔編號H04L1/00GK101546758SQ20091000579
公開日2009年9月30日 申請日期2009年2月12日 優(yōu)先權(quán)日2008年3月27日
發(fā)明者佐圓真, 小松成亙, 島崎靖久, 野野村到, 長田健一 申請人:株式會社瑞薩科技