專利名稱：一種高效多路數(shù)字下變頻器系統(tǒng)的制作方法
技術領域：
本發(fā)明涉及多速率信號處理系統(tǒng)技術領域，特指一種高效多路數(shù)字下變頻 器系統(tǒng)。
背景技術：
"多速率信號處理，，是最近十幾年發(fā)展起來的一項數(shù)字信號處理技術，目 前已廣泛應用于接收機信號處理和軟件無線電產(chǎn)品開發(fā)。簡單地說，"多速率 信號處理"就是在數(shù)字信號處理的各個環(huán)節(jié)，改變信號的采樣速率以適應該環(huán) 節(jié)高效處理數(shù)字信號的需要，抽取、內(nèi)插是多速率實現(xiàn)的基本手段，如何找到 抽取、內(nèi)插的高效實現(xiàn)方案是"多速率信號處理"的關鍵。
實現(xiàn)多路數(shù)字下變頻(DDC)可建立在專用芯片或現(xiàn)場可編程門陣列 (FPGA)實現(xiàn)的基礎上。近十年來，隨著數(shù)字下變頻(DDC)技術越來越廣 泛地應用于眾多的信號處理領域，許多數(shù)字信號處理公司都推出了商用的DDC 專用芯片，如AD6620、 AD6624、 ISL50214、 ISL5216、 GC4016等;不過，這 些芯片大多為1路或4 3各的DDC專用芯片。目前， 一些應用領域往往需要從 寬帶信號內(nèi)提取多達上IOO個窄帶信號，利用專用的DDC芯片，通常需要高 達二、三十個專用的DDC芯片，這不僅導致了設備成本直線上升，而且由于 輸入為很寬的信號，這些高速的信號數(shù)據(jù)流分發(fā)到眾多的DDC,將面臨復雜 的電磁兼容設計問題，甚至很容易導致硬件電路設計的失敗。采用FPGA實現(xiàn)多路DDC， 一定程度上可以解決上述難題；但FPGA的 資源以及DDC算法是否優(yōu)化是采用FPGA方案的關鍵。
圖1是實現(xiàn)窄帶DDC最為流行的一種算法結構，該結構采用了高效的CIC 梳狀濾波器，CIC濾波器本身不需要乘法器運算，可完成很高信號抽取處理， 從而大大降低了其后HB、 FIR濾波器對乘法運算能力的要求。
FPGA實現(xiàn)多路DDC可在圖1的基礎上進行，該方案對FPGA乘法器的 資源要求不太高，但對FPGA的邏輯、RAM資源要求很高。利用該算法結構， 高性能的FPGA大約可實現(xiàn)8路DDC,這遠不能滿足應用對DDC路數(shù)的要求。
發(fā)明內(nèi)容
數(shù)字下變頻的、高效多路數(shù)字下變頻器系統(tǒng)。
為達到上述目的，本發(fā)明包括用于接收輸入信號的信號輸入端X(n)及用于 輸出信號的信號輸出端Y(n)，所述信號輸入端X(n)通過M-l個延時器間隔分 為M路獨立的數(shù)字下變頻支路，每個數(shù)字下變頻支路均包括依次先連接的一 個抽取因子為M的抽取器、再連接的一個根據(jù)M相數(shù)字濾波器的H(z)表達式 構建的多相分支濾波器，各運算支路的抽取器的輸入端與所述信號輸入端X(n) 朝合，各運算支路的多相分支濾波器的輸出端與一個快速傅立葉變換模塊即 FFT耦合，快速傅立葉變換模塊即FFT分別將每路運算支路濾波后的M個復 數(shù)序列的實部序列相加、虛部序列相加而得到M個輸出信號Y(n),其中，M 為大于一的自然數(shù)。
所述的M個輸出信號Y(n)耦合到選通器中，選通器從M個輸出信號選擇N個信號并分為N路獨立的第二次數(shù)字下變頻支路，N路獨立的第二次數(shù)字下 變頻支路將最終N路信號輸出。
所述M=256路獨立的數(shù)字下變頻支路，每個數(shù)字下變頻支路均包括依次 連接的一個抽取因子為M=256的抽取器。
所述H(z)表達式構建的多相分支濾波器中的表達式H(z):
M-l 義=0
f/2("m +義).,(a-(u'…"m 一d
式中h(n)是濾波器的脈沖響應，H(Z)是濾波器的傳遞函數(shù)。 (1)式稱為H(Z)的多相表示，i/,(z"稱為H(Z)的多相分量。
所述選通器從]VN256個輸出信號選擇N:64個信號輸入64路獨立的第二 次數(shù)字下變頻支路。
所述根據(jù)M相數(shù)字濾波器的H(z)表達式構建的多相分支濾波器為多相有 限沖激響應濾波器即FIR濾波器。
所述各部件均-沒置于現(xiàn)場可編程門陣列即FPGA上。
采用上述結構后，由于采用了先抽fl在濾波的結構，避免傳統(tǒng)釆用凄t控振 蕩器(NCO)、梳狀濾波器(CIC)對高速信號進行預處理，濾波時的信號速率 比傳統(tǒng)結構低，提高了數(shù)字下變頻效率；另外，采用高效的快速傅立葉變換模 塊即FFT進行運算，使得運算量與路數(shù)無關，使其在現(xiàn)有硬件條件下實現(xiàn)了許 多路數(shù)字下變頻。本發(fā)明中的多路數(shù)字下變頻系統(tǒng)具有如下特點
a.信號預處理沒有采用數(shù)控振蕩器(NCO)、梳狀濾波器(CIC);b. 釆用的FIR濾波器在信號抽取后實現(xiàn)；
c. 采用了高效的快速傅立葉變換模塊即FFT運算；
d. 運算量與路數(shù)基本無關。
圖1為現(xiàn)有技術中窄帶數(shù)字下變頻器處理框圖。 圖2為兩級數(shù)字下變頻器級連框圖。
圖3為濾波器的多相分解和等效結構中的先濾波再抽^U吉構圖。 圖4為濾波器的多相分解和等效結構中的先抽取再濾波結構圖。 圖5為數(shù)字下變頻的實現(xiàn)方式結構示意圖。 圖6為調諧序列相乘的等效變換圖。 圖7為多路數(shù)字下變頻的多相實現(xiàn)圖。
圖8為本發(fā)明采用快速傅立葉變換模塊即FFT后的多路數(shù)字下變頻的結構 示意圖。
圖9為本發(fā)明實施例中多路數(shù)字下變頻DDC系統(tǒng)實現(xiàn)示意框圖。
具體實施例方式
圖1的現(xiàn)有技術中數(shù)字下變頻即DDC實現(xiàn)框圖，為公認優(yōu)化的窄帶DDC 算法結構，但該結構的實現(xiàn)和現(xiàn)場可編程門陣列即FPGA的資源并不匹配，特 別是當抽取率很高時，需要大量現(xiàn)場可編程門陣列即FPGA的邏輯和RAM資 源，嚴重限制了實現(xiàn)數(shù)字下變頻即DDC的路數(shù)，但乘法器資源卻大量閑置。 其原因在于圖l的數(shù)控震蕩器即NCO、梳狀濾波器即CIC工作在很高的時種頻率上，無法采用資源復用技術；當數(shù)字下變頻即DDC路數(shù)增加時，其對應 的RAM和邏輯資源也隨之直線增加。
如圖2所示，采用兩級數(shù)字下變頻即DDC級連是實現(xiàn)多路窄帶數(shù)字下變 頻即DDC的一種折中方案，該方案的前級數(shù)字下變頻即DDC首先對信號預處 理，將高速的信號數(shù)據(jù)流分解為較少路數(shù)的中速信號數(shù)據(jù)流，后級的數(shù)字下變 頻即DDC在中速的信號數(shù)據(jù)流上完成多鴻"言號的變頻、濾波；該方案由于前 級只采用較少的數(shù)控震蕩器即NCO模塊，每路梳狀濾波器即CIC的抽取率也 相對圖l要小的多，其耗用的RAM及邏輯資源現(xiàn)場可編程門陣列即FPGA是 可以接受的；后級雖然仍要完成大路數(shù)的數(shù)字下變頻即DDC，但由于其工作 在較低的速率下，可有效采用復用技術解決資源不足的矛盾。
如果圖2中前級采用特殊的數(shù)字下變頻即DDC算法結構，不采用數(shù)控震 蕩器即NCO和梳狀濾波器即CIC濾波器就可以最大限度避免數(shù)字下變頻即 DDC路數(shù)受限于現(xiàn)場可編程門陣列即FPGA的RAM和邏輯資源。實際上，除 了圖1的數(shù)字下變頻即DDC高效算法結構之外，采用多相結構也可以完成先 抽取后濾波，從而高效實現(xiàn)窄帶數(shù)字下變頻即DDC功能。
在多抽樣率信號處理中，實現(xiàn)先抽取后濾波的最簡單方法是多項濾波。如 果一個Q階線性時不變FIR濾波器的沖擊響應為h(n),所述H(z)表達式構建的 多相分支濾波器(50)中的表達式H(z):
M-l
//(z)二Z/^(z似).z一義 (1)式中h(n)是濾波器的脈沖響應，H(Z)是濾波器的傳遞函數(shù)； (1)式稱為H(Z)的多相表示，A(z"稱為H(Z)的多相分量。
利用濾波器50的多相分解，我們把傳統(tǒng)數(shù)字下變頻中先低通濾波后抽取 的結構等效變換成先抽取后濾波的形式，等效過程如圖3-4所示。濾波器50 的多相分解和等效結構；圖3中為先濾波再抽取結構；圖3濾波在高采樣率端 進行，效率低；圖4濾波運算在抽取后進行，效率高。利用多相濾波的這種優(yōu) 點可以實現(xiàn)數(shù)字下變頻的高效結構。
數(shù)字下變頻器對輸入采樣率為,的取樣數(shù)據(jù)流&調諧是通過把x"與 一 混 頻器序列相乘來實現(xiàn)的。調諧頻率義分解為周期分量m/N和非周期分量力， 混頻器序列為<formula>formula see original document page 9</formula>
整個調諧帶寬被分成N個信道。M代表第m個信道，力為信道內(nèi)的頻率 偏移。在一定條件下，周期分量m/N可以歸入多相濾波器分支。剩余的非周期
分量人放在抽取后與數(shù)據(jù)流相乘。
我們注意到，混頻器序列的周期分量,i ""正好對應于N點離散傅氏變換 DFT第m分量的N點序列，簡稱為DFT調諧序列。綜合多相濾波和DFT調
諧序列的觀點，可以得到數(shù)字下變頻器第K信道的調諧實現(xiàn)結構，如圖5所示
數(shù)字下變頻的實現(xiàn)方式
圖5中作為混頻器的乘法器，在高采樣率一邊，運算效率很低。我們的目
的是要把它移到低釆樣率的一邊。可以看出，當調諧序列『？的周期N等于下 面多相濾波的抽取比M時，『？可以——對應的分配給多相濾波器的各個分支，同時各分支濾波運算只對實序列進行，混頻在濾波之后，運算量大大減少；各
個支路混頻后的同相、正交分量再分別相加，得到所要的基帶采樣信號。這種
處理的結構如圖6調諧序列相乘的等效變換；
采用圖6的單路DDC實現(xiàn)級連方案中前級DDC的分^各功能圖7，由于該 結構沒有精細調諧的數(shù)控震蕩器NCO,也沒有梳狀濾;:皮器CIC,我們可以增加 前級數(shù)字下變頻DDC的路數(shù)，這非常有利于提高后級多路數(shù)字下變頻DDC的 實現(xiàn)。不過當其路數(shù)較多時，該結構對乘法資源要求^^高；仔細研究圖7，可 以發(fā)現(xiàn)如果數(shù)字下變頻DDC的路數(shù)與其抽取M —致，且M路DDC均勻覆蓋 整個奈奎斯特帶寬，則圖7可以推導出圖8的高效實現(xiàn)形式，該濾波器利用了 快速傅立葉變換模塊即FFT的高效算法，可成倍減少級連方案中前級分路數(shù)字 下變頻DDC對乘法器的需求。
圖8中為多相濾波器高效算法，根據(jù)上面的分析和推導，本實用新型多路 數(shù)字下變頻DDC的實現(xiàn)框圖如圖9 。
使用時，如圖9實施例，首先，信號輸入端X(n)進入的高速AD采樣數(shù)據(jù) 順序存入現(xiàn)場可編程門陣列即FPGA雙端RAM中即2560點的循環(huán)緩沖區(qū)， 通過255個延時器30間隔分為256 ^4蟲立的數(shù)字下變頻支^各，現(xiàn)場可編程門 陣列即FPGA的抽取器40每當收集到256個AD樣點，啟動8階FIR濾波器 50算法模塊，8階FIR濾波器50算法模塊的地址發(fā)生器以256點的間隔從當 前地址讀取8個樣點完成1路FIR運算，同時將結果存入256點的快速傅立葉 變換模塊即FFT60的緩沖區(qū)對應地址；然后當前地址+1,重復上述過程，直到 256路FIR濾波器50處理完畢。FIR濾波器50處理完畢后，啟動快速傅立葉
10變換模塊即FFT60,然后將結果輸出到選通器70中，選通器70由256個lt據(jù) 中任意選擇64個數(shù)據(jù)，并間隔分為64路窄帶數(shù)字下變頻DDC支路，最后輸 出64路窄帶數(shù)字下變頻DDC數(shù)據(jù)1(n)Q(n)80。
無論是圖7或圖9,后級64路窄帶數(shù)字下變頻DDC的運算量相對前級 DDC分路，其運算量及資源的占用都要小很多，所以我們下面我們重點比較 兩者前級數(shù)字下變頻DDC分路對運算量要求的差異。利用圖6完成64路分路 數(shù)字下變頻DDC,若M二256,則其復乘法運算次數(shù)為8*256+64*256=72*256， 采用圖8，其復乘法運算次數(shù)8*256+256/2*log256=8*256+4*256=12*256;可 見利用圖9完成64路中等帶寬的數(shù)字下變頻DDC相對在圖6的基礎上完成 64路可減少乘法資源6倍，而且若需要更多路數(shù)，圖9運算量不變，圖7的運 算量和路數(shù)成正比。
在一片型號為XC4VSX35上現(xiàn)場可編程門陣列即FPGA,若采用圖9算 法結構可實現(xiàn)了 256路窄帶數(shù)字下變頻DDC;采用圖6的算法結構可實現(xiàn)64 路窄帶數(shù)字下變頻DDC,釆用圖1結構則只能實現(xiàn)6路窄帶數(shù)字下變頻DDC。
因此，采用本發(fā)明的數(shù)字下變頻系統(tǒng)后，我們采用1U標準機箱，可完成 了 "短波寬帶64路控守接收機"的研制；該接收機可替代傳統(tǒng)的64部短波窄 帶控守接收機1U,從而大大降低了群路短波接收機的成本和體積，是短波控 守接收機領域具有重要意義的更新?lián)Q代產(chǎn)品。
權利要求
1、一種高效多路數(shù)字下變頻器系統(tǒng)，包括用于接收輸入信號的信號輸入端X(n)(10)及用于輸出信號的信號輸出端Y(n)(20)，其特征在于所述信號輸入端X(n)(10)通過M-1個延時器(30)間隔分為M路獨立的數(shù)字下變頻支路，每個數(shù)字下變頻支路均包括依次先連接的一個抽取因子為M的抽取器(40)、再連接的一個根據(jù)M相數(shù)字濾波器(50)的H(z)表達式構建的多相分支濾波器(50)，各運算支路的抽取器(40)的輸入端與所述信號輸入端X(n)(10)耦合，各運算支路的多相分支濾波器(50)的輸出端與一個快速傅立葉變換模塊即FFT(60)耦合，快速傅立葉變換模塊即FFT(60)分別將每路運算支路濾波后的M個復數(shù)序列的實部序列相加、虛部序列相加而得到M個輸出信號Y(n)(20)，其中，M為大于一的自然數(shù)。
2、 根據(jù)權利要求1所述的一種高效多路數(shù)字下變頻器系統(tǒng)，其特征在 于所述的M個輸出信號Y(n) (20)耦合到選通器(70)中，選通器(70) 從M個輸出信號選擇N個信號后分為N路獨立的第二次數(shù)字下變頻支路，N 路獨立的第二次數(shù)字下變頻支路將最終N路信號I(n)Q(n) (80)輸出。
3、 根據(jù)權利要求1或2所述的一種高效多路數(shù)字下變頻器系統(tǒng)，其特 征在于所述1VN256路獨立的數(shù)字下變頻支路，每個數(shù)字下變頻支路均包括 依次連接的一個抽取因子為M=256的抽取器(40)。
4、根據(jù)權利要求1或2所述的一種高效多路數(shù)字下變頻器系統(tǒng)，其特征在 于所述H(z)表達式構建的多相分支濾波器(50)中的表達式H(z): i<formula>formula see original document page 2</formula><formula>formula see original document page 3</formula>式中h(n)是濾波器的脈沖響應，H(Z)是濾波器的傳遞函數(shù)， (1)式稱為H(Z)的多相表示，A(Z)稱為H(Z)的多相分量。
5、 根據(jù)權利要求3所述的一種高效多路數(shù)字下變頻器系統(tǒng)，其特征在于: 所述選通器(70)從M-256個輸出信號選擇N-64個信號輸入64路獨立的第 二次數(shù)字下變頻支路。
6、 根據(jù)權利要求1或2所述的一種高效多路數(shù)字下變頻器系統(tǒng)，其特征 在于所述根據(jù)M相數(shù)字濾波器的H(z)表達式構建的多相分支濾波器(50) 為多相有限沖激響應濾波器即FIR濾波器。
7、 根據(jù)權利要求1或2所述的一種高效多路數(shù)字下變頻器系統(tǒng)，其特征 在于所述各部件均設置于現(xiàn)場可編程門陣列即FPGA上。
全文摘要
本發(fā)明涉及一種高效多路數(shù)字下變頻器系統(tǒng)。本發(fā)明包括信號輸入端X(n)及信號輸出端Y(n)，信號輸入端X(n)通過M-1個延時器間隔分為M路獨立的數(shù)字下變頻支路，每個數(shù)字下變頻支路均包括依次先連接的一個抽取因子為M的抽取器、再連接的一個根據(jù)M相數(shù)字濾波器的H(z)表達式構建的多相分支濾波器，各運算支路的抽取器的輸入端與所述信號輸入端X(n)耦合，各運算支路的多相分支濾波器的輸出端與一個快速傅立葉變換模塊即FFT耦合，快速傅立葉變換模塊即FFT分別將每路運算支路濾波后的M個復數(shù)序列的實部序列相加、虛部序列相加而得到M個輸出信號Y(n)。這樣，本發(fā)明節(jié)省了硬件資料、提高了運算效率。
文檔編號H04B1/00GK101567701SQ20091010725
公開日2009年10月28日 申請日期2009年5月11日 優(yōu)先權日2009年5月11日
發(fā)明者方 郭, 陳超光 申請人:深圳市統(tǒng)先科技股份有限公司