專利名稱：具有糾錯處理功能的通訊適配器及其應(yīng)用的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種數(shù)據(jù)傳輸裝置，更具體地說是一種具有糾錯處理功能的通訊適配器，可 以用于遠(yuǎn)距離、干擾較大、波特率或校驗位不同的通訊終端之間的數(shù)據(jù)傳輸。
背景技術(shù)：
隨著信息技術(shù)與計算機(jī)技術(shù)的發(fā)展，各種通訊設(shè)備以及采用串口通訊的終端已非常普 及，由于不同終端采集、傳輸數(shù)據(jù)的通訊速率各不相同，這就存在著如何實現(xiàn)不同通訊速率 的終端或通訊設(shè)備之間的通信問題。多功能通訊適配器起到了在多種設(shè)備之間的橋梁作用。
另外隨著計算機(jī)和通訊技術(shù)的飛速發(fā)展，計算機(jī)網(wǎng)絡(luò)數(shù)據(jù)傳輸業(yè)務(wù)量的迅速增大，因此 對高效可靠的數(shù)字傳輸和存儲系統(tǒng)的需求也就日益增長。這種需求隨著在商業(yè)、政府和軍事 領(lǐng)域面向數(shù)字信息的交換、處理和存儲的大規(guī)模高速數(shù)據(jù)網(wǎng)的出現(xiàn)而變得更加迫切。在數(shù)據(jù) 傳輸過程中，由于噪聲源的存在，每次在兩個終端之間進(jìn)行傳輸數(shù)據(jù)時，都可能在傳輸過程 中發(fā)生錯誤。實際上，傳輸中消息的一部分被篡改的情況比整個信息內(nèi)容完整無缺地抵達(dá)目 的地的情況要多得多。包括線路噪聲在內(nèi)的多種因素都可能改變或抹去一個給定的數(shù)據(jù)單元 中的一位或多位比特。 一個可靠的系統(tǒng)必須有檢測并糾正這種錯誤的機(jī)制。這類系統(tǒng)的設(shè)計 要求通信與計算機(jī)技術(shù)的融合，系統(tǒng)設(shè)計者所關(guān)心的一個主要問題就是在傳輸過程中如何控 制差錯以使得數(shù)據(jù)能夠可靠重現(xiàn)。
但是，隨著各種通訊設(shè)備的大量使用以及對通訊功能的要求越來越高，以往通訊適配器 的不足之處也逐漸暴露出來，其主要問題有
1、 只能解決單一的兩種不同通訊速率之間的數(shù)據(jù)傳輸，不能實現(xiàn)多種不同通訊速率之 間的自由切換。
2、 不具備糾錯處理功能，只適用于短距離的數(shù)據(jù)傳輸。
3、 目前的糾錯處理方法，無論數(shù)據(jù)長短，只使用一種形式的BCH碼進(jìn)行糾錯，不能根 據(jù)數(shù)據(jù)長度選擇合適形式的BCH碼，糾錯處理效率低。

發(fā)明內(nèi)容
本發(fā)明是為避免上述現(xiàn)有技術(shù)所存在的不足之處，提供一種具有糾錯處理功能的通訊適 配器及其應(yīng)用，用于完成不同通訊速率的通訊終端之間的通信，利用BCH碼糾錯編碼技術(shù) 提高數(shù)據(jù)傳輸?shù)目煽啃裕我庠O(shè)置校驗方式、波特率和每次糾錯處理位數(shù)，實時顯示通訊終 端的通訊速率、收發(fā)狀態(tài)和每次利用BCH碼進(jìn)行糾錯時的糾錯處理位數(shù)。
本發(fā)明解決技術(shù)問題采用如下技術(shù)方案。本發(fā)明具有糾錯處理功能的通訊適配器是采用數(shù)字信號處理器DSP以及相應(yīng)設(shè)置的電 源管理模塊、有源晶振模塊和看門狗模塊；其結(jié)構(gòu)特點是所述數(shù)字信號處理器DSP的串行 接收接口 SCIARXD及串行發(fā)送接口 SCIBTXD分別通過電平轉(zhuǎn)換模塊MAX3221與RS232 接口連接，所述RS232接口分別在通訊適配器與外部發(fā)送終端和外部接收終端之間進(jìn)行連 接;在所述數(shù)字信號處理器DSP的通用目的數(shù)字量輸入輸出口 GPIO分別設(shè)置有接收狀態(tài)指 示模塊、接收端波特率顯示模塊、發(fā)送狀態(tài)指示模塊、發(fā)送端波特率顯示模塊、用于指示在 利用BCH碼進(jìn)行糾錯時的糾錯處理位數(shù)指示模塊，以及用于設(shè)置所述數(shù)字信號處理器DSP 的串行接收接口 SCIARXD和串行發(fā)送接口 SCIBTXD的波特率、校驗方式以及糾錯處理位 數(shù)的按鍵模塊。
本發(fā)明具有糾錯處理功能的通訊適配器的數(shù)據(jù)傳輸方法的特點是 設(shè)定外部發(fā)送終端的波特率為fl，外部接收終端的波特率為G;
當(dāng)fl=f2=f時，所述數(shù)字信號處理器DSP的串行接收接口 SCIARXD以f的波特率接收 外部發(fā)送終端所發(fā)送的數(shù)據(jù)，然后將串行接收接口 SCIARXD所接收的數(shù)據(jù)通過串行發(fā)送接 口 SCIBTXD以f的波特率向外部接收終端傳送；
當(dāng)fl > G時，所述數(shù)字信號處理器DSP的串行接收接口 SCIARXD以fl的波特率接收外 部發(fā)送終端所發(fā)送的數(shù)據(jù)，然后將串行接收接口 SCIARXD所接收的數(shù)據(jù)通過串行發(fā)送接口 SCIBTXD以G的波特率向外部接收終端傳送，對于沒有發(fā)送完的數(shù)據(jù)被暫存在存儲器中等 待串行發(fā)送接口 SCIBTXD中的堆?？臻e，依次發(fā)送串行接收接口 SCIARXD所接收的數(shù)據(jù)；
當(dāng)fl<G時，所述數(shù)字信號處理器DSP的串行接收接口 SCIARXD以f 1的波特率接收外部 發(fā)送終端所發(fā)送的數(shù)據(jù)，然后將串行接收接口 SCIARXD所接收的數(shù)據(jù)通過串行發(fā)送接口 SCIBTXD以G的波特率向外部接收終端傳送，或者將串行接收接口 SCIARXD所接收的數(shù)據(jù) 暫存在存儲器中，當(dāng)數(shù)據(jù)存儲到可以以G的波特率發(fā)送給外部接收終端， 一次性完成發(fā)送。
本發(fā)明具有糾錯處理功能的通訊適配器在數(shù)據(jù)通訊系統(tǒng)中的應(yīng)用的特點是分別設(shè)置所 述通訊適配器為采用BCH碼的編碼器和采用BCH碼的譯碼器；
所述編碼器的編碼數(shù)據(jù)處理方法為
設(shè)定所述數(shù)字信號處理器DSP的串行接收接口 SCIARXD所接收到的數(shù)據(jù)位數(shù)為I; 當(dāng)K32時，按(63， 36， 5)的BCH碼的形式對所接收到的數(shù)據(jù)進(jìn)行編碼； 當(dāng)32<1￡192時，按(255， 199， 7)的BCH碼的形式對所接收到的數(shù)據(jù)進(jìn)行編碼； 當(dāng)I>192時，首先對所述數(shù)字信號處理器DSP的串行接收接口 SCIARXD所接收的數(shù)據(jù) 以192位進(jìn)行分組，然后對于各組，設(shè)定每組的位數(shù)為J:當(dāng)J532時，按(63， 36， 5)的BCH碼的形式進(jìn)行編碼； 當(dāng)32〈JS192時，按(255， 199， 7)的BCH碼的形式進(jìn)行編碼； 所述譯碼器的譯碼數(shù)據(jù)處理方法為 ' 設(shè)定所述數(shù)字信號處理器DSP的串行接收接口 SCIARXD所接收到的數(shù)據(jù)位數(shù)為M; 當(dāng)IV^63時，按(63， 36， 5)的BCH碼的形式對所接收到的數(shù)據(jù)進(jìn)行譯碼； 當(dāng)M二255時，按(255， 199， 7)的BCH碼的形式對所接收到的數(shù)據(jù)進(jìn)行譯碼； 當(dāng)M>255時，首先對所述數(shù)字信號處理器DSP的串行接收接口 SCIARXD所接收的數(shù)
據(jù)以255位進(jìn)行分組，然后對于各組，設(shè)定每組的位數(shù)為N: 當(dāng)N-63時，按(63， 36， 5)的BCH碼的形式進(jìn)行譯碼； 當(dāng)N455時，按(255， 199， 7)的BCH碼的形式進(jìn)行譯碼。 本發(fā)明具有糾錯處理功能的通訊適配器布數(shù)據(jù)通^R系統(tǒng)中的應(yīng)用的特點也在于. 在以所述(63， 36， 5)的BCH碼的形式進(jìn)行編碼時，每次編碼的最多處理位數(shù)為36
位，最后的4位用于表示每次編碼處理的數(shù)據(jù)字節(jié)數(shù)；
在所述以(255， 199， 7)的BCH碼的形式進(jìn)行編碼時，每次編碼的最多處理位數(shù)為
199位，最后7位用于表示每次編碼處理的數(shù)據(jù)字節(jié)數(shù)。 與已有技術(shù)相比，本發(fā)明有益效果體現(xiàn)在
1、 本發(fā)明通過按鍵可任意設(shè)置數(shù)據(jù)傳輸?shù)男ｒ灧绞?、波特率及每次利用BCH碼進(jìn)行糾 錯時的糾錯處理位數(shù)，不需要外擴(kuò)其它模塊，處理速度快，體積小，安全可靠，有效降低了 整個系統(tǒng)的投資，有明顯的經(jīng)濟(jì)效益。
2、 對于采用不同波特率的通訊終端之間進(jìn)行通訊，均能通過本發(fā)明的具有糾錯功能的 通訊適配器，完成波特率從高速到低速或者從低速到高速的數(shù)據(jù)傳輸。
3、 本發(fā)明利用BCH碼糾錯編碼技術(shù)，根據(jù)接收數(shù)據(jù)的位數(shù)選擇合適形式的BCH碼對 其進(jìn)行編碼或者譯碼，從而提高對數(shù)據(jù)進(jìn)行糾錯處理的效率及數(shù)據(jù)傳輸?shù)目煽啃浴?br>

圖1為具有糾錯功能的通訊適配器的硬件原理框圖
圖2為通訊適配器在通訊中的應(yīng)用
圖3為一般的遠(yuǎn)距離通信系統(tǒng)模型框圖
圖4為增加具有糾錯功能的通訊適配器后的遠(yuǎn)距離通信系統(tǒng)模型框圖 圖5為編碼算法的過程 圖6為編碼主程序流程7為譯碼算法的過程 圖8為譯碼主程序流程圖
以下通過具體實施方式
，并結(jié)合附圖對本發(fā)明作進(jìn)一步說明。
具體實施例方式
參見圖l，本實施例的硬件構(gòu)成包括有數(shù)字信號處理器DSP以及相應(yīng)設(shè)置的電源管理模 塊、有源晶振模塊和看門狗模塊；數(shù)字信號處理器DSP的串行接收接口 SCIARXD及串行 發(fā)送接口 SCIBTXD分別通過電平轉(zhuǎn)換模塊MAX3221與RS232接口連接，RS232接口分別 在通訊適配器與外部發(fā)送終端和外部接收終端之間進(jìn)行連接；在數(shù)字信號處理器DSP的通 用目的數(shù)字量輸入輸出口GPIO分別設(shè)置有接收狀態(tài)指示模塊、接收端波特率顯示模塊、發(fā) 送狀態(tài)指示模塊、發(fā)送端波特率顯示模塊、用于指示在利用BCH碼進(jìn)行糾錯時的糾錯處理 位數(shù)指示模塊，以及用于設(shè)置所述數(shù)字信號處理器DSP的串行接收接口 SCIARXD和串行 發(fā)送接口 SCIBTXD的波特率、校驗方式以及糾錯處理位數(shù)的按鍵模塊。
接收狀態(tài)指示模塊由一個綠色的發(fā)光二極管組成，二極管燈亮表示正在接收數(shù)據(jù)，發(fā)送 狀態(tài)指示模塊由一個紅色的發(fā)光二極管組成，二極管燈亮表示正在發(fā)送數(shù)據(jù)。接收端波特率 顯示模塊和發(fā)送端波特率顯示模塊分別由六個發(fā)光二極管組成，它們分別與六種波特率 19200bps、 9600bps、 4800bps、 2400bps、 1200bps、 600bps——對應(yīng)。每次利用BCH碼進(jìn)行 糾錯時的糾錯處理位數(shù)指示模塊由兩個發(fā)光二極管組成，分別表示兩種形式的BCH碼
(63， 36， 5)和(255， 199， 7)，其中63表示經(jīng)BCH碼編碼后的數(shù)據(jù)位數(shù)，36表示經(jīng) BCH碼編碼前的數(shù)據(jù)位數(shù)，5表示BCH碼的糾錯能力即最多能夠糾正5個差錯，255表示 編碼后的數(shù)據(jù)位數(shù)，199表示編碼前的數(shù)據(jù)位數(shù)，7表示BCH碼的糾錯能力即最多能夠糾正 7個差錯。按鍵l用于設(shè)置外部發(fā)送終端的波特率和校驗方式，按鍵2用于設(shè)置外部接收終 端的波特率和校驗方式，按鍵3用于設(shè)置每次利用BCH碼進(jìn)行糾錯時的糾錯處理位數(shù)。其 中按鍵1和按鍵2分別由五個短路插針組成，三個短路插針用于設(shè)置波特率，其余兩個短路 插針用于設(shè)置校驗方式，插上短路冒后，表示此根數(shù)據(jù)線被選中，狀態(tài)為"1"，否則為"0"。 如果設(shè)置波特率的三根數(shù)據(jù)線的狀態(tài)為"000"，表示波特率為19200bps;狀態(tài)為"001"，表 示波特率為9600bps; 狀態(tài)為"010"，表示波特率為4800bps;狀態(tài)為"011"，表示波特率 為2400bps;狀態(tài)為"100"，表示波特率為1200bps;狀態(tài)為"101"，表示波特率為600bps。 設(shè)置校驗方式的兩根數(shù)據(jù)線的狀態(tài)為"00"或者"01"，表示校驗方式為"無校驗"；狀態(tài)為
"10"，表示校驗方式為"奇校驗"；狀態(tài)為"11"，表示校驗方式為"偶校驗"。按鍵3由兩 個短路插針組成，插上短路冒后，表示此根數(shù)據(jù)線被選中，狀態(tài)為"1"，否則為"0"。如果狀態(tài)為"00"，表示按(63， 36， 5)的BCH碼的形式進(jìn)行編碼或譯碼；狀態(tài)為"01"，表示 按(255， 199， 7)的BCH碼的形式進(jìn)行編碼或譯碼；狀態(tài)為"11"，表示根據(jù)接收數(shù)據(jù)的 位數(shù)按(63， 36， 5)或(255， 199， 7)的BCH碼的形式進(jìn)行編碼或譯碼。
當(dāng)外部發(fā)送終端和外部接收終端與本實施例中通訊適配器連接后，上電，通訊適配器自 動檢測出兩臺通訊終端的波特率、收發(fā)狀態(tài)，相應(yīng)的波特率指示燈和收發(fā)狀態(tài)指示燈亮。設(shè) 定外部發(fā)送終端的波特率為fl，外部接收終端的波特率為f2:
當(dāng)fl=f2=f時，數(shù)字信號處理器DSP的串行接收接口 SCIARXD以f的波特率接收外部 發(fā)送終端所發(fā)送的數(shù)據(jù)，然后將串行接收接口 SCIARXD所接收的數(shù)據(jù)通過串行發(fā)送接口 SCIBTXD以f的波特率向外部接收終端傳送；
當(dāng)fl > f2時，數(shù)字信號處理器DSP的串行接收接口 SCIARXD以fl的波特率接收外部 發(fā)送終端所發(fā)送的數(shù)據(jù)，然后將串行接收接口 SCIARXD所接收的數(shù)據(jù)通過串行發(fā)送接口 SCIBTXD以G的波特率向外部接收終端傳送，對于沒有發(fā)送完的數(shù)據(jù)被暫存在存儲器中等 待串行發(fā)送接口 SCIBTXD中的堆?？臻e，依次發(fā)送串行接收接口 SCIARXD所接收的數(shù)據(jù)；
當(dāng)fl<G時，數(shù)字信號處理器DSP的串行接收接口 SCIARXD以fl的波特率接收外部發(fā) 送終端所發(fā)送的數(shù)據(jù)，然后將串行接收接口 SCIARXD所接收的數(shù)據(jù)通過串行發(fā)送接口 SCIBTXD以G的波特率向外部接收終端傳送，或者將串行接收接口 SCIARXD所接收的數(shù)據(jù) 暫存在存儲器中，當(dāng)數(shù)據(jù)存儲到可以以G的波特率發(fā)送給外部接收終端， 一次性完成發(fā)送。
通訊適配器在通訊中的應(yīng)用如圖2所示，當(dāng)終端1以波特率為9600bps向波特率為 1200bps的終端2傳送數(shù)據(jù)時，終端1與終端2之間因波特率不匹配使得終端2無法完全接 收終端1發(fā)送的數(shù)據(jù)。此時將本實施例通訊適配器加在終端1和終端2之間，終端2即可完 全接收終端l所發(fā)送的數(shù)據(jù)。
對于一般的遠(yuǎn)距離通訊系統(tǒng)模型如圖3所示，如果終端l向終端2發(fā)送數(shù)據(jù)，那么在終 端1與終端2之間相隔著許多其它部件，如調(diào)制器、解調(diào)器等，以及光纖、銅線、無線、微 波等物理信道，這些信道受到不同類型的噪聲干擾，如隨機(jī)噪聲、突發(fā)噪聲等，使得終端2 接收到的數(shù)據(jù)出現(xiàn)錯誤。為了使終端1所發(fā)送的數(shù)據(jù)能夠在終端2得到可靠地重現(xiàn)，則在圖 3的基礎(chǔ)上加以改進(jìn)，如圖4所示。此時，在終端l與調(diào)制器之間加入本實施例中具有糾錯 功能的通訊適配器，并將其設(shè)置為采用BCH碼的編碼器，在終端2與解調(diào)器之間加入本實 施例中的具有糾錯功能的通訊適配器，并將其設(shè)置為采用BCH碼的譯碼器。
本實施例采用BCH碼進(jìn)行糾錯處理編碼算法的過程如圖5所示。首先根據(jù)(n， k)的
值查表得到生成多項式g(x)，其中n為編碼后的數(shù)據(jù)位數(shù)，k為編碼前的數(shù)據(jù)位數(shù)；然后將接收到的信息位右移(M-Q位得到M(JC)，利用M(x)/g(;c)得到余式Kx);最后利用式
<formula>formula see original document page 9</formula>計算出循環(huán)碼的碼字多項式C(x)。編碼器的主程序流程圖如圖6所示。
首先完成初始化處理然后根據(jù)數(shù)字信號處理器DSP的串行接收接口 SCIARXD所接收的 數(shù)據(jù)位數(shù)選擇合適的BCH碼的形式進(jìn)行編碼，具體過程為
設(shè)定數(shù)字信號處理器DSP的串行接收接口 SCIARXD所接收到的數(shù)據(jù)位數(shù)為I;
當(dāng)K32時，按(63， 36， 5)的BCH碼的形式對所接收到的數(shù)據(jù)進(jìn)行編碼，使用此種 形式的BCH碼進(jìn)行編碼時，每次編碼的最多處理位數(shù)為36位，最后的4位用于表示每次編 碼處理的數(shù)據(jù)字節(jié)數(shù)；
當(dāng)32<15192時，按(255， 199， .7)的BCH碼的形式對所接收到的數(shù)據(jù)進(jìn)行編碼，使 用此種形式的BCH碼進(jìn)行編碼時，每次編碼的最多處理位數(shù)為199位，最后7位用于表示 每次編碼處理的數(shù)據(jù)字節(jié)數(shù)；
當(dāng)1>192時，首先對數(shù)字信號處理器DSP的串行接收接口 SCIARXD所接收的數(shù)據(jù)以 192位進(jìn)行分組，然后對于各組，設(shè)定每組的位數(shù)為J:
當(dāng)J532時，按(63, 36， 5)的BCH碼的形式進(jìn)行編碼；
當(dāng)32〈5192時，按(255， 199， 7)的BCH碼的形式進(jìn)行編碼。
本實施例采用BCH碼進(jìn)行糾錯處理譯碼算法的過程如圖7所示。首先由接收多項式 AO)計算伴隨式S(x);其次采用Berlekamp-Massey迭代算法計算錯誤位置多項式A/to(x);
再次利用Chien搜索算法計算A/to(x)的根得到錯誤位置；最后糾正接收多項式，得到需要
傳送的信息位。譯碼器的主程序流程圖如圖8所示。首先進(jìn)行初始化處理，然后根據(jù)數(shù)字信 號處理器DSP的串行接收接口 SCIARXD所接收的數(shù)據(jù)位數(shù)選擇合適的BCH碼的形式進(jìn)行 譯碼，具體過程為
設(shè)定數(shù)字信號處理器DSP的串行接收接口 SCIARXD所接收到的數(shù)據(jù)位數(shù)為M; 當(dāng)\1=63時，按(63， 36， 5)的BCH碼的形式對所接收到的數(shù)據(jù)進(jìn)行譯碼； 當(dāng)M355時，按(255， 199， 7)的BCH碼的形式對所接收到的數(shù)據(jù)進(jìn)行譯碼； 當(dāng)M>255時，首先對數(shù)字信號處理器DSP的串行接收接口 SCIARXD所接收的數(shù)據(jù)以 255位進(jìn)行分組，然后對于各組，設(shè)定每組的位數(shù)為N:
當(dāng)N43時，按(63， 36， 5)的BCH碼的形式進(jìn)行譯碼； 當(dāng)N455時，按(255， 199， 7)的BCH碼的形式進(jìn)行譯碼。
權(quán)利要求
1、一種具有糾錯處理功能的通訊適配器，采用數(shù)字信號處理器DSP以及相應(yīng)設(shè)置的電源管理模塊、有源晶振模塊和看門狗模塊；其特征是所述數(shù)字信號處理器DSP的串行接收接口SCIARXD及串行發(fā)送接口SCIBTXD分別通過電平轉(zhuǎn)換模塊MAX3221與RS232接口連接，所述RS232接口分別在通訊適配器與外部發(fā)送終端和外部接收終端之間進(jìn)行連接；在所述數(shù)字信號處理器DSP的通用目的數(shù)字量輸入輸出口GPIO分別設(shè)置有接收狀態(tài)指示模塊、接收端波特率顯示模塊、發(fā)送狀態(tài)指示模塊、發(fā)送端波特率顯示模塊、用于指示在利用BCH碼進(jìn)行糾錯時的糾錯處理位數(shù)指示模塊，以及用于設(shè)置所述數(shù)字信號處理器DSP的串行接收接口SCIARXD和串行發(fā)送接口SCIBTXD的波特率、校驗方式以及糾錯處理位數(shù)的按鍵模塊。
2、 權(quán)利要求1所述具有糾錯處理功能的通訊適配器的數(shù)據(jù)傳輸方法，其特征是 設(shè)定外部發(fā)送終端的波特率為fl，外部接收終端的波特率為f2;當(dāng)fl=f2=f時，所述數(shù)字信號處理器DSP的串行接收接口 SCIARXD以f的波特率接收 外部發(fā)送終端所發(fā)送的數(shù)據(jù)，然后將串行接收接口 SCIARXD所接收的數(shù)據(jù)通過串行發(fā)送接 口 SCIBTXD以f的波特率向外部接收終端傳送；當(dāng)fl > G時，所述數(shù)字信號處理器DSP的串行接收接口 SCIARXD以fl的波特率接收 外部發(fā)送終端所發(fā)送的數(shù)據(jù)，然后將串行接收接口 SCIARXD所接收的數(shù)據(jù)通過串行發(fā)送接 口 SCIBTXD以G的波特率向外部接收終端傳送，對于沒有發(fā)送完的數(shù)據(jù)被暫存在存儲器中 等待串行發(fā)送接口 SCIBTXD中的堆?？臻e，依次發(fā)送串行接收接口 SCIARXD所接收的數(shù) 據(jù)；當(dāng)fl<G時，所述數(shù)字信號處理器DSP的串行接收接口 SCIARXD以fl的波特率接收 外部發(fā)送終端所發(fā)送的數(shù)據(jù)，然后將串行接收接口 SCIARXD所接收的數(shù)據(jù)通過串行發(fā)送接 口 SCIBTXD以f2的波特率向外部接收終端傳送，或者將串行接收接口 SCIARXD所接收的 數(shù)據(jù)暫存在存儲器中，當(dāng)數(shù)據(jù)存儲到可以以G的波特率發(fā)送給外部接收終端， 一次性完成 發(fā)送。
3、 權(quán)利要求1所述具有糾錯處理功能的通訊適配器在數(shù)據(jù)通訊系統(tǒng)中的應(yīng)用，其特征 是分別設(shè)置所述通訊適配器為采用BCH碼的編碼器和采用BCH碼的譯碼器；所述編碼器的編碼數(shù)據(jù)處理方法為設(shè)定所述數(shù)字信號處理器DSP的串行接收接口 SCIARXD所接收到的數(shù)據(jù)位數(shù)為I; 當(dāng)1532時，按(63， 36， 5)的BCH碼的形式對所接收到的數(shù)據(jù)進(jìn)行編碼；當(dāng)32<1￡192時，按(255， 199， 7)的BCH碼的形式對所接收到的數(shù)據(jù)進(jìn)行編碼； 當(dāng)1>192時，首先對所述數(shù)字信號處理器DSP的串行接收接口 SCIARXD所接收的數(shù)據(jù) 以192位進(jìn)行分組，然后對于各組，設(shè)定每組的位數(shù)為J: 當(dāng)JS32時，按(63， 36， 5)的BCH碼的形式進(jìn)行編碼； 當(dāng)32〈S192時，按(255， 199， 7)的BCH碼的形式進(jìn)行編碼； 所述譯碼器的譯碼數(shù)據(jù)處理方法為設(shè)定所述數(shù)字信號處理器DSP的串行接收接口 SCIARXD所接收到的數(shù)據(jù)位數(shù)為M; 當(dāng)M-63時，按(63， 36， 5)的BCH碼的形式對所接收到的數(shù)據(jù)進(jìn)行譯碼； 當(dāng)M-255時，按(255， 199， 7)的BCH碼的形式對所接收到的數(shù)據(jù)進(jìn)行譯碼； 當(dāng)M>255時，首先對所述數(shù)字信號處理器DSP的串行接收接口 SCIARXD所接收的數(shù) 據(jù)以255位進(jìn)行分組，然后對于各組，設(shè)定每組的位數(shù)為N: 當(dāng)N-63時，按(63， 36， 5)的BCH碼的形式進(jìn)行譯碼； 當(dāng)N355時，按(255， 199， 7)的BCH碼的形式進(jìn)行譯碼。
4、根據(jù)權(quán)利要求3所述具有糾錯處理功能的通訊適配器在數(shù)據(jù)通訊系統(tǒng)中的應(yīng)用，其 特征是-在以所述(63， 36， 5)的BCH碼的形式進(jìn)行編碼時，每次編碼的最多處理位數(shù)為36 位，最后的4位用于表示每次編碼處理的數(shù)據(jù)字節(jié)數(shù)；在所述以(255， 199， 7)的BCH碼的形式進(jìn)行編碼時，每次編碼的最多處理位數(shù)為 199位，最后7位用于表示每次編碼處理的數(shù)據(jù)字節(jié)數(shù)。
全文摘要
具有糾錯處理功能的通訊適配器及其應(yīng)用，采用DSP及相應(yīng)的電源管理模塊、有源晶振模塊和看門狗模塊；其特征是DSP的串行接收接口及串行發(fā)送接口分別通過電平轉(zhuǎn)換模塊與RS232接口連接，RS232接口分別在通訊適配器與外部發(fā)送終端和外部接收終端之間進(jìn)行連接；在DSP的通用目的數(shù)字量輸入輸出口分別設(shè)置有接收狀態(tài)指示模塊、接收端波特率顯示模塊、發(fā)送狀態(tài)指示模塊、發(fā)送端波特率顯示模塊、糾錯處理位數(shù)指示模塊，以及用于設(shè)置DSP串行接收接口串行發(fā)送接口的波特率、校驗方式以及糾錯處理位數(shù)的按鍵模塊。能夠完成不同通訊速率的通訊終端之間的通信。本發(fā)明用于完成不同通訊速率的通訊終端之間的通信。
文檔編號H04L1/00GK101588222SQ200910117140
公開日2009年11月25日 申請日期2009年6月24日 優(yōu)先權(quán)日2009年6月24日
發(fā)明者張巧云, 陶維青 申請人:合肥工業(yè)大學(xué)