專利名稱：用于塊狀編碼的交織裝置、速率匹配方法及裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及通信技術(shù)，尤其涉及用于塊狀編碼的速率匹配方法及其裝置。
背景技術(shù)：
長(zhǎng)期項(xiàng)目演進(jìn)(LTE)的目的是提供比第3代移動(dòng)通信技術(shù)更高的數(shù)據(jù)傳輸速率和 更小的延遲。得益于無(wú)線通信技術(shù)(例如自適應(yīng)多輸入多輸出技術(shù))的發(fā)展，LTE版本8已 經(jīng)可以最高300Mbps的下行鏈路數(shù)據(jù)速率，而用戶層面的時(shí)延低于5毫秒。以后，LTE高級(jí) (LTE_A)系統(tǒng)還將可以支持高達(dá)IGbps的下行鏈路數(shù)據(jù)速率。毫無(wú)疑問地，這些技術(shù)要求將 使得LTE演進(jìn)節(jié)點(diǎn)B的設(shè)計(jì)更加困難。在LTE下行鏈路物理層處理階段，將執(zhí)行速率匹配 處理以將turbo編碼器的輸出適應(yīng)到所要求的編碼速率以幫助混合自動(dòng)重傳請(qǐng)求(HARQ) 處理。如圖1所示，在3GPP協(xié)議TS 36. 212中，速率匹配被定義為每編碼塊執(zhí)行，包括 對(duì)turbo編碼輸出的三個(gè)信息比特流dk(°)(系統(tǒng)比特流)、dk(1)(第一路校驗(yàn)比特流)、dk(2) (第二路校驗(yàn)比特流)進(jìn)行子塊交織處理，交織之后進(jìn)行比特收集，然后生成虛擬循環(huán)緩沖 池，再進(jìn)行比特選擇和打孔處理之后，發(fā)送每個(gè)編碼塊的輸出比特?？紤]到成本和可靠性的要求，目前成熟而穩(wěn)定的商用數(shù)字處理芯片的系統(tǒng)時(shí)鐘通 常低于500MHz。顯然，在第2代和第3代移動(dòng)通信系統(tǒng)中基于數(shù)字信號(hào)處理的傳統(tǒng)比特級(jí) 處理技術(shù)難以適應(yīng)LTE系統(tǒng)的要求。

發(fā)明內(nèi)容
為了解決現(xiàn)有技術(shù)中存在的上述問題，本發(fā)明提供了通過多個(gè)隨機(jī)存取存儲(chǔ)器并 行存取以提高基帶處理能力的方案。根據(jù)本發(fā)明的一個(gè)方面，提供了一種用于存取信息塊的緩沖存儲(chǔ)器，包括2a個(gè)輸 入位寬為2b比特、輸出位寬為1比特的隨機(jī)存取存儲(chǔ)器，在寫入地址中采用a比特對(duì)這2a 個(gè)隨機(jī)存取存儲(chǔ)器進(jìn)行尋址，對(duì)一個(gè)讀出地址分別從2a個(gè)隨機(jī)存取存儲(chǔ)器中各讀出1比特 數(shù)據(jù)，從而使得該緩沖存儲(chǔ)器實(shí)現(xiàn)每時(shí)鐘周期2b比特的寫入速度和每時(shí)鐘周期2a比特的讀 出速度，其中a、b均為正整數(shù)?？蛇x地，上述緩沖存儲(chǔ)器中，b的取值為1至4之一，a的取值小于b或者等于b。根據(jù)本發(fā)明的另一方面，提供了一種用于信息塊交織的交織裝置，包括緩沖存儲(chǔ) 器，其包括2a個(gè)輸入位寬為2b比特、輸出位寬為1比特的隨機(jī)存取存儲(chǔ)器；寫入地址生成 裝置，用于順序生成所述緩沖存儲(chǔ)器的寫入地址，所述寫入地址中包括a比特用于對(duì)所述2a 個(gè)隨機(jī)存取存儲(chǔ)器進(jìn)行尋址；讀出地址生成裝置，用于根據(jù)預(yù)定交織規(guī)則生成所述2a個(gè)隨 機(jī)存取存儲(chǔ)器的讀出地址；對(duì)于一個(gè)讀出地址分別從所述2a個(gè)隨機(jī)存取存儲(chǔ)器中各讀出1 比特?cái)?shù)據(jù)，其中a、b均為正整數(shù)?？蛇x地，上述交織裝置中所采用的預(yù)定交織規(guī)則包括列數(shù)為2的整數(shù)次冪的交織 矩陣。
根據(jù)本發(fā)明的另一方面，提供了一種對(duì)包括一路系統(tǒng)比特流和兩路校驗(yàn)比特流的 Turbo編碼輸出信息塊進(jìn)行速率匹配的速率匹配裝置，包括第一緩沖存儲(chǔ)器，其輸入位寬 為2n比特，用于存取系統(tǒng)比特流，其中η為正整數(shù)；第二緩沖存儲(chǔ)器，其輸入位寬為2n比特， 用于存取一路校驗(yàn)比特流；第三緩沖存儲(chǔ)器，其輸入位寬為2n比特，用于存取另一路校驗(yàn)比 特流；寫入地址生成裝置，用于生成第一緩沖存儲(chǔ)器、第二緩沖存儲(chǔ)器、第三緩沖存儲(chǔ)器各 自的寫入地址；讀出地址生成裝置，用于根據(jù)預(yù)定交織規(guī)則生成第一緩沖存儲(chǔ)器、第二緩沖 區(qū)存儲(chǔ)器、第三緩沖存儲(chǔ)器各自的讀出地址；比特選擇裝置，用于根據(jù)第一緩沖存儲(chǔ)器的一 個(gè)讀出地址讀取2n比特?cái)?shù)據(jù)，或者根據(jù)第二緩沖存儲(chǔ)器和第三緩沖存儲(chǔ)器的一個(gè)讀出地址 分別讀取2n_i比特?cái)?shù)據(jù)。根據(jù)本發(fā)明的另一個(gè)方面，提供了一種對(duì)包括一路系統(tǒng)比特流和兩路校驗(yàn)比特流 的Turbo編碼輸出信息塊進(jìn)行速率匹配的方法，包括以下步驟A.將系統(tǒng)比特流存儲(chǔ)到一 個(gè)輸入位寬為2n比特的第一緩沖存儲(chǔ)器，將兩路校驗(yàn)比特流分別存儲(chǔ)到輸入位寬為2n比特 的第二緩沖存儲(chǔ)器和第三緩沖存儲(chǔ)器，其中η為正整數(shù)；B.根據(jù)第一緩沖存儲(chǔ)器的一個(gè)讀 出地址讀取2η比特?cái)?shù)據(jù)，或者根據(jù)第二緩沖存儲(chǔ)器和第三緩沖存儲(chǔ)器的一個(gè)讀出地址分別 讀取2n_i比特?cái)?shù)據(jù)。使用本發(fā)明中的緩沖存儲(chǔ)器、交織裝置、速率匹配方法及裝置，可以實(shí)現(xiàn)每時(shí)鐘周 期多比特并行讀/寫，從而大大地提高了速率匹配的數(shù)據(jù)通量。


參考下面的圖和說明，將更好地理解該系統(tǒng)。圖中的元件不一定按比例繪制，而是 重點(diǎn)用于說明典型模型的原理。在圖中，貫穿不同的示圖，類似的參考標(biāo)號(hào)表示對(duì)應(yīng)的特 征。圖1示出了現(xiàn)有技術(shù)中的對(duì)Turbo編碼輸出進(jìn)行速率匹配的系統(tǒng)框圖；圖2示出了根據(jù)本發(fā)明的一個(gè)實(shí)施例的交織裝置的結(jié)構(gòu)框圖；圖3示出了根據(jù)本發(fā)明的另一個(gè)實(shí)施例的交織裝置的結(jié)構(gòu)框圖；圖4示出了本發(fā)明的一個(gè)實(shí)施例的對(duì)包括一路系統(tǒng)比特流和兩路校驗(yàn)比特流的 Turbo編碼輸出信息塊進(jìn)行速率匹配的方法流程圖；圖5示出了根據(jù)本發(fā)明的一個(gè)實(shí)施例的對(duì)包括一路系統(tǒng)比特流和兩路校驗(yàn)比特 流的Turbo編碼輸出信息塊進(jìn)行速率匹配的速率匹配裝置的結(jié)構(gòu)框圖；圖6示出了根據(jù)本發(fā)明的一個(gè)實(shí)施例中的速率匹配處理中的虛擬循環(huán)緩沖池的 結(jié)構(gòu)；圖7示出了根據(jù)本發(fā)明的另一個(gè)實(shí)施例的速率匹配裝置的結(jié)構(gòu)框圖。
具體實(shí)施例方式在3GPP協(xié)議TS 36. 212中，對(duì)Turbo編碼的每一路輸出所進(jìn)行的子塊交織是如下 進(jìn)行的從首行首列開始，將比特流逐行寫入一個(gè)32列的交織矩陣，然后對(duì)各列進(jìn)行重新 排列，列間重排圖樣為< 0，16，8，24，4，20，12，28，2，18，10，26，6，22，14，30，1，17，9，25，5， 21，13，29，3，19，11，27，7，23，15，31 >，然后對(duì)重排后的矩陣逐列讀出數(shù)據(jù)。在上述交織規(guī)則中，任一列數(shù)據(jù)的順序沒有發(fā)生變化，適合于并行讀出。
根據(jù)本發(fā)明的一個(gè)實(shí)施例，提供了一種用于信息塊交織的交織裝置，包括緩沖存 儲(chǔ)器，其包括2a個(gè)輸入位寬為2b比特、輸出位寬為1比特的隨機(jī)存取存儲(chǔ)器；寫入地址生 成裝置，用于順序生成所述緩沖存儲(chǔ)器的寫入地址，其中包括a比特用于對(duì)所述2a個(gè)隨機(jī) 存取存儲(chǔ)器進(jìn)行尋址；讀出地址生成裝置，用于根據(jù)預(yù)定交織規(guī)則生成所述2a個(gè)隨機(jī)存取 存儲(chǔ)器的讀出地址；對(duì)于一個(gè)讀出地址分別從所述2a個(gè)隨機(jī)存取存儲(chǔ)器中各讀出1比特?cái)?shù) 據(jù)，其中a、b均為正整數(shù)?？蛇x地，上述交織裝置中所采用的預(yù)定交織規(guī)則包括列數(shù)為2的整數(shù)次冪的交織 矩陣。上述交織裝置中的緩沖存儲(chǔ)器用于存取所述信息塊，其可以實(shí)現(xiàn)每時(shí)鐘周期2b比 特的寫入速度和每時(shí)鐘周期2a比特的讀出速度。該緩沖存儲(chǔ)器中的2a個(gè)隨機(jī)存取存儲(chǔ)器 具有相同的結(jié)構(gòu)。因?yàn)樵诙M(jìn)制寫入地址中采用a比特對(duì)23個(gè)隨機(jī)存取存儲(chǔ)器進(jìn)行尋址， 所有的輸入數(shù)據(jù)被分布地存儲(chǔ)到2a個(gè)隨機(jī)存取存儲(chǔ)器中。合適地選擇所述a比特在所屬 寫入地址中的位置，可以使得對(duì)應(yīng)于交織矩陣相鄰行的數(shù)據(jù)被存儲(chǔ)到不同的隨機(jī)存取存儲(chǔ)ο例如，a、b均取值為2。圖2示出了根據(jù)本發(fā)明的一個(gè)實(shí)施例的交織裝置的結(jié)構(gòu) 框圖。如圖所示，交織裝置9包括緩沖存儲(chǔ)器10、寫入地址生成裝置20、讀出地址生成裝置 30。交織裝置9中采用的預(yù)定交織規(guī)則包括列數(shù)為32的交織矩陣，例如上述列間重排圖樣 為 < 0，16，8，24，4，20，12，28，2，18，10，26，6，22，14，30，1，17，9，25，5，21，13，29，3，19，11， 27，7，23，15，31 >的交織矩陣。緩沖存儲(chǔ)器10包括四個(gè)輸入位寬為4比特、輸出位寬為1比特的隨機(jī)存取存儲(chǔ)器 101至104，這四個(gè)隨機(jī)存取存儲(chǔ)器具有相同的結(jié)構(gòu)。寫入地址生成裝置20用于順序地生成緩沖存儲(chǔ)器10的寫入地址。例如，隨機(jī)存 取存儲(chǔ)器101至104的輸入端口均為4X512、輸出端口均為1X2048。則緩沖存儲(chǔ)器10共 有2048個(gè)寫入地址，需要第0位至第10位、共11位二進(jìn)制地址位，其中第3位和第4位用 于對(duì)這四個(gè)隨機(jī)存取存儲(chǔ)器進(jìn)行尋址。輸入信息塊將根據(jù)寫入地址被順序地寫入緩沖存儲(chǔ) 器10。具體地，緩沖存儲(chǔ)器10還包括一個(gè)具有兩位控制地址、四條輸出支路的選通開 關(guān)109，用于實(shí)現(xiàn)對(duì)隨機(jī)存取存儲(chǔ)器101至104的尋址，選通開關(guān)109的控制地址即為 寫入地址的第3位和第4位。例如，隨機(jī)存取存儲(chǔ)器101至104分別對(duì)應(yīng)控制地址00、 01、10、11。則所有輸入比特中，第(128Xi)比特至第(128Χ +31)比特將存入隨機(jī)存取 存儲(chǔ)器101，第(128Xi+32)比特至第(128Xi+63)比特將存入隨機(jī)存取存儲(chǔ)器102，第 (128Χ +64)比特至第(128Χ +95)比特將存入隨機(jī)存取存儲(chǔ)器103，第(128Χ +96)比特 至第(128Xi+127)比特將存入隨機(jī)存取存儲(chǔ)器104，其中i為非負(fù)整數(shù)。換言之，對(duì)應(yīng)于 交織矩陣中第(4Xi)行的數(shù)據(jù)被存入隨機(jī)存取存儲(chǔ)器101，對(duì)應(yīng)于交織矩陣中第(4Xi+l) 行的數(shù)據(jù)被存入隨機(jī)存取存儲(chǔ)器102，對(duì)應(yīng)于交織矩陣中第(4Xi+2)行的數(shù)據(jù)被存入隨 機(jī)存取存儲(chǔ)器103，對(duì)應(yīng)于交織矩陣中第(4Xi+3)行的數(shù)據(jù)被存入隨機(jī)存取存儲(chǔ)器104。 因?yàn)樗膫€(gè)隨機(jī)存取存儲(chǔ)器具有相同的結(jié)構(gòu)，所以對(duì)應(yīng)于交織矩陣的某一列的第(4Xj)至 (4XJ+3)比特被分別寫入四個(gè)隨機(jī)存取存儲(chǔ)器的相同地址，其中j為非負(fù)整數(shù)；則在讀出 數(shù)據(jù)時(shí)，這4比特?cái)?shù)據(jù)可以根據(jù)同一個(gè)讀出地址被同時(shí)讀出。
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讀出地址生成裝置30用于根據(jù)前述預(yù)定交織規(guī)則的順序來(lái)生成讀出地址。對(duì)于 每一個(gè)讀出地址，分別從隨機(jī)存取存儲(chǔ)器101至104中各讀取出1比特?cái)?shù)據(jù)。按照讀出地 址的順序讀取出隨機(jī)存取存儲(chǔ)器101至104中存儲(chǔ)的數(shù)據(jù)，可以很方便地實(shí)現(xiàn)對(duì)輸入信息 塊的交織。因?yàn)樗膫€(gè)隨機(jī)存取存儲(chǔ)器的結(jié)構(gòu)一樣，所以從這個(gè)緩沖存儲(chǔ)器讀出的比特?cái)?shù)為4 的整數(shù)倍。因?yàn)檩斎霐?shù)據(jù)可能并非4比特的整數(shù)倍，所以讀出數(shù)據(jù)中可能存在一些無(wú)效數(shù) 據(jù)，這些無(wú)效數(shù)據(jù)在后續(xù)操作中應(yīng)被丟棄。這樣，緩沖存儲(chǔ)器10就可以實(shí)現(xiàn)每時(shí)鐘周期4比特的寫入速度和讀出速度。當(dāng)系 統(tǒng)時(shí)鐘為250MHz時(shí)，緩沖存儲(chǔ)器10和交織裝置9可以提供高達(dá)IGbps的處理能力，這樣的 處理能力已可滿足LTE系統(tǒng)的要求。又例如，a、b均取值為3。交織裝置中采用的預(yù)定交織規(guī)則包括列數(shù)為32的交織 矩陣。緩沖存儲(chǔ)器包括八個(gè)輸入位寬為8比特、輸出位寬為1比特的隨機(jī)存取存儲(chǔ)器。寫 入地址生成裝置用于生成寫入地址。例如，八個(gè)隨機(jī)存取存儲(chǔ)器的輸入端口均為4X256、 輸出端口均為1 X 1024。則緩沖存儲(chǔ)器共有2048個(gè)寫入地址，需要第0位至第10位、共11 位二進(jìn)制地址位，其中第3位至第5位用于對(duì)這八個(gè)隨機(jī)存取存儲(chǔ)器進(jìn)行尋址。輸入信息 塊將根據(jù)寫入地址被順序地寫入緩沖存儲(chǔ)器。具體地，緩沖存儲(chǔ)器還包括一個(gè)具有三位控 制地址、八條輸出支路的選通開關(guān)，用于實(shí)現(xiàn)對(duì)八個(gè)隨機(jī)存取存儲(chǔ)器的尋址，該選通開關(guān)的 控制地址即為寫入地址的第3至5位。則所有輸入比特中，對(duì)應(yīng)于交織矩陣中第(8Xi)行 的數(shù)據(jù)被存入第一個(gè)隨機(jī)存取存儲(chǔ)器，以此類推，對(duì)應(yīng)于交織矩陣中第(8Xi+7)行的數(shù)據(jù) 被存入第八個(gè)隨機(jī)存取存儲(chǔ)器，其中i為非負(fù)整數(shù)。因?yàn)榘藗€(gè)隨機(jī)存取存儲(chǔ)器具有相同的 結(jié)構(gòu)，所以對(duì)應(yīng)于交織矩陣的某一列的第(8Xj)至(8Xj+7)比特被分別寫入八個(gè)隨機(jī)存 取存儲(chǔ)器的一個(gè)相同地址的存儲(chǔ)空間，其中j為非負(fù)整數(shù)；則在讀出數(shù)據(jù)時(shí)，這8比特?cái)?shù)據(jù) 可以根據(jù)同一個(gè)讀出地址被同時(shí)讀出。通常，讀出地址由讀出地址生成裝置根據(jù)上述交織 規(guī)則的列間重排圖樣來(lái)生成。按照讀出地址的順序讀取出八個(gè)隨機(jī)存取存儲(chǔ)器中存儲(chǔ)的數(shù) 據(jù)，可以很方便地實(shí)現(xiàn)對(duì)輸入信息塊的交織。因?yàn)榘藗€(gè)隨機(jī)存取存儲(chǔ)器的結(jié)構(gòu)一樣，所以從 這個(gè)緩沖存儲(chǔ)器讀出的比特?cái)?shù)為8的整數(shù)倍。因?yàn)檩斎霐?shù)據(jù)可能并非8比特的整數(shù)倍，所 以讀出數(shù)據(jù)中可能存在一些無(wú)效數(shù)據(jù)，這些無(wú)效數(shù)據(jù)在后續(xù)操作中應(yīng)被丟棄。這樣，該緩沖 存儲(chǔ)器就可以實(shí)現(xiàn)每時(shí)鐘周期8比特的寫入速度和讀出速度。又例如，a取值為l，b取值為2。圖3示出了根據(jù)本發(fā)明的另一個(gè)實(shí)施例的交織裝 置的結(jié)構(gòu)框圖。如圖所示，交織裝置9’包括緩沖存儲(chǔ)器10’、寫入地址生成裝置20’、讀出 地址生成裝置30’。交織裝置9’中采用的預(yù)定交織規(guī)則包括列數(shù)為32的交織矩陣。緩沖存儲(chǔ)器10’包括兩個(gè)輸入位寬為4比特、輸出位寬為1比特的隨機(jī)存取存儲(chǔ) 器101’和102’，這兩個(gè)隨機(jī)存取存儲(chǔ)器具有相同的結(jié)構(gòu)。寫入地址生成裝置20’用于順序地生成緩沖存儲(chǔ)器10’的寫入地址。例如，兩個(gè) 隨機(jī)存取存儲(chǔ)器的輸入端口均為4X1024、輸出端口均為1X4096。則緩沖存儲(chǔ)器10，共有 2048個(gè)寫入地址，需要第0位至第10位、共11位二進(jìn)制地址位，其中的第3位用于對(duì)這兩 個(gè)隨機(jī)存取存儲(chǔ)器進(jìn)行尋址。輸入信息塊將根據(jù)寫入地址被順序地寫入緩沖存儲(chǔ)器10’。具體地，緩沖存儲(chǔ)器10’還包括一個(gè)具有一位控制地址、兩條輸出支路的選通開關(guān) 109，，用于實(shí)現(xiàn)對(duì)隨機(jī)存取存儲(chǔ)器101，或102，的尋址，選通開關(guān)109，的控制地址即為寫 入地址的第3位。則所有輸入比特中，對(duì)應(yīng)于交織矩陣中第(2Xi)行的數(shù)據(jù)被存入隨機(jī)存取存儲(chǔ)器101’，對(duì)應(yīng)于交織矩陣中第(2Xi+l)行的數(shù)據(jù)被存入隨機(jī)存取存儲(chǔ)器102’，其中 i為非負(fù)整數(shù)。因?yàn)閮蓚€(gè)隨機(jī)存取存儲(chǔ)器具有相同的結(jié)構(gòu)，所以對(duì)應(yīng)于交織矩陣的某一列的 第(2Xj)至(2Xj+l)比特被分別寫入兩個(gè)隨機(jī)存取存儲(chǔ)器的一個(gè)相同地址的存儲(chǔ)空間， 其中j為非負(fù)整數(shù)；則在讀出數(shù)據(jù)時(shí)，這2比特?cái)?shù)據(jù)可以根據(jù)同一個(gè)讀出地址被同時(shí)讀出。讀出地址生成裝置30’用于根據(jù)前述預(yù)定交織規(guī)則的順序來(lái)生成讀出地址。對(duì)于 每一個(gè)讀出地址，分別從隨機(jī)存取存儲(chǔ)器101’和102’中各讀取出1比特?cái)?shù)據(jù)。按照讀出 地址的順序讀取出隨機(jī)存取存儲(chǔ)器101’和102’中存儲(chǔ)的數(shù)據(jù)，可以很方便地實(shí)現(xiàn)對(duì)輸入 信息塊的交織。這樣，緩沖存儲(chǔ)器10’就可以實(shí)現(xiàn)每時(shí)鐘周期4比特的寫入速度和每時(shí)鐘周期2 比特的讀出速度。在上述采用的預(yù)定交織規(guī)則包括列數(shù)為32的交織矩陣的交織裝置中，a、b的取值 通常為1至4之一。為了使得緩沖存儲(chǔ)器的輸入、輸出速率相匹配，a、b可以取相同的值。 當(dāng)然，a取值也可以大于b或者小于b。具有上述結(jié)構(gòu)的交織裝置可以用于對(duì)塊狀信息，例如Turbo編碼輸出信息塊，的 交織。其中的緩沖存儲(chǔ)器可以用于存取塊狀信息，例如turbo編碼輸出信息塊。其中所采用 的交織規(guī)則不限于32列的交織矩陣，也可以包括列數(shù)為其他的2的整數(shù)次冪的交織矩陣， 例如16、64。當(dāng)交織矩陣的列數(shù)為其他的2的整數(shù)次冪時(shí)，a、b的取值范圍相應(yīng)地變化，寫 入地址中用于對(duì)2a個(gè)隨機(jī)存取存儲(chǔ)器進(jìn)行尋址的a比特的位置也相應(yīng)地變化。采用這樣 結(jié)構(gòu)的交織裝置以及緩沖存儲(chǔ)器，可以使得塊狀編碼輸出信息塊的處理速度成倍的提高。具有上述結(jié)構(gòu)的交織裝置所采用的交織規(guī)則也可以包括列數(shù)并非2的整數(shù)次冪 的交織矩陣。例如，對(duì)于列數(shù)為29的交織矩陣，可以在每29個(gè)輸入數(shù)據(jù)比特之間填充3比 特，然后寫入上述緩沖存儲(chǔ)器，以保證對(duì)應(yīng)于交織矩陣相鄰行的數(shù)據(jù)被存儲(chǔ)到不同的隨機(jī) 存取存儲(chǔ)器。根據(jù)交織規(guī)則生成讀出地址順序并讀出數(shù)據(jù)之后需要將這些填充比特刪除。圖4示出了根據(jù)本發(fā)明的一個(gè)實(shí)施例的對(duì)包括一路系統(tǒng)比特流和兩路校驗(yàn)比特 流的Turbo編碼輸出信息塊進(jìn)行速率匹配的方法流程圖。如圖所示，該方法包括兩個(gè)步驟 Sl 禾口 S2。在步驟Sl中，將系統(tǒng)比特流存儲(chǔ)到一個(gè)輸入位寬為2n比特的第一緩沖存儲(chǔ)器，將 兩路校驗(yàn)比特流分別存儲(chǔ)到輸入位寬為2n比特的第二緩沖存儲(chǔ)器和第三緩沖存儲(chǔ)器，其中 η為正整數(shù)。在步驟S2中，根據(jù)第一緩沖存儲(chǔ)器的一個(gè)讀出地址讀取2η比特?cái)?shù)據(jù)，或者根據(jù)第 二緩沖存儲(chǔ)器和第三緩沖存儲(chǔ)器的一個(gè)讀出地址分別讀取211-1比特?cái)?shù)據(jù)。圖5示出了根據(jù)本發(fā)明的一個(gè)實(shí)施例的對(duì)包括一路系統(tǒng)比特流和兩路校驗(yàn)比特 流的Turbo編碼輸出信息塊進(jìn)行速率匹配的速率匹配裝置的結(jié)構(gòu)框圖。以下將結(jié)合圖4、圖 5加以說明。如圖5所示，速率匹配裝置8包括第一緩沖存儲(chǔ)器11、第二緩沖存儲(chǔ)器12、第三緩 沖存儲(chǔ)器13、寫入地址生成裝置21、讀出地址生成裝置31、比特選擇裝置40。第一緩沖存儲(chǔ)器11用于存取系統(tǒng)比特流，第二緩沖存儲(chǔ)器12用于存取一路校驗(yàn) 比特流，第三緩沖存儲(chǔ)器13用于存取另一路校驗(yàn)比特流，它們的輸入位寬均為2n比特。寫入地址生成裝置21用于生成第一緩沖存儲(chǔ)器11、第二緩沖存儲(chǔ)器12、第三緩沖存儲(chǔ)器13各自的寫入地址。讀出地址生成裝置31用于根據(jù)預(yù)定交織規(guī)則生成第一緩沖存儲(chǔ)器、第二緩沖區(qū) 存儲(chǔ)器、第三緩沖存儲(chǔ)器各自的讀出地址。比特選擇裝置40用于根據(jù)第一緩沖存儲(chǔ)器11的一個(gè)讀出地址讀取2n比特?cái)?shù)據(jù)， 或者根據(jù)第二緩沖存儲(chǔ)器12和第三緩沖存儲(chǔ)器13的一個(gè)讀出地址分別讀取2n_i比特?cái)?shù)據(jù)。 該實(shí)施例中η的取值為2。當(dāng)系統(tǒng)時(shí)鐘為250MHz時(shí)，該速率匹配裝置8可以提供高達(dá)IGbps 的處理能力，這樣的處理能力已可滿足LTE系統(tǒng)的要求。通常，寫入地址生成器21分別順序地生成各緩沖存儲(chǔ)器的寫入地址。在前述步驟 Sl中，系統(tǒng)比特流將被根據(jù)所生成的寫入地址寫入第一緩沖存儲(chǔ)器11中，一路校驗(yàn)比特流 將被根據(jù)所生成的寫入地址寫入第二緩沖存儲(chǔ)器12中，另一路校驗(yàn)比特流將被根據(jù)所生 成的寫入地址寫入第三緩沖存儲(chǔ)器13中。具體地，這里的預(yù)定交織規(guī)則包括前述列間重排圖樣為< 0，16，8，24，4，20，12， 28，2，18，10，26，6，22，14，30，1，17，9，25，5，21，13，29，3，19，11，27，7，23，15，31 >的交織矩
陣。讀出地址生成裝置31將根據(jù)該列間重排圖樣分別生成各緩沖存儲(chǔ)器的讀出地址。步驟S2由比特選擇裝置40來(lái)執(zhí)行。圖6示出了該實(shí)施例中的速率匹配處理中的 虛擬循環(huán)緩沖池的結(jié)構(gòu)。如圖所示，從第一緩沖存儲(chǔ)器11中讀出的全部數(shù)據(jù)即為經(jīng)過了 交織處理的系統(tǒng)信息，從第二緩沖存儲(chǔ)器12和第三緩沖存儲(chǔ)器13中讀出的全部數(shù)據(jù)即為 經(jīng)過交織處理并且交錯(cuò)排列的校驗(yàn)信息。比特選擇裝置40將根據(jù)一些系統(tǒng)參數(shù)來(lái)確定哪 些信息需要進(jìn)行后續(xù)處理，這些系統(tǒng)參數(shù)包括速率匹配的碼率和/或自動(dòng)重傳請(qǐng)求有關(guān)參 數(shù)。例如，速率匹配的碼率為1/3，則虛擬緩沖池的所有數(shù)據(jù)信息都需要進(jìn)行后續(xù)處理。根據(jù)本發(fā)明的一個(gè)實(shí)施例，上述速率匹配裝置8是采用可編程邏輯門陣列來(lái)實(shí)現(xiàn) 的。根據(jù)本發(fā)明的一個(gè)具體實(shí)施例，在上述速率匹配裝置8中，第一緩沖存儲(chǔ)器11具 有與圖2中所示緩沖存儲(chǔ)器10類似的結(jié)構(gòu)，第二緩沖存儲(chǔ)器12、第三緩沖存儲(chǔ)器13具有與 圖3中所示緩沖存儲(chǔ)器10’類似的結(jié)構(gòu)。其中，寫入地址生成裝置20和20’的功能合并到 寫入地址生成裝置21中，讀出地址生成裝置30和30’的功能合并到讀出地址生成裝置31 中。第一緩沖存儲(chǔ)器11包括2n個(gè)輸入位寬為2n比特、輸出位寬為1比特的隨機(jī)存取 存儲(chǔ)器。該實(shí)施例中，η的取值為2。這四個(gè)隨機(jī)存取存儲(chǔ)器具有相同的結(jié)構(gòu)，例如，輸入端 口均為4X512、輸出端口均為1X2048。則第一緩沖存儲(chǔ)器11共有2048個(gè)寫入地址，需要 第0位至第10位、共11位二進(jìn)制地址位。該寫入地址由寫入地址生成裝置21生成，其中 第3位和第4位用于對(duì)這四個(gè)隨機(jī)存取存儲(chǔ)器進(jìn)行尋址。在前述步驟Sl中，系統(tǒng)比特流被 寫入第一緩沖存儲(chǔ)器11的過程中，因?yàn)檫@兩個(gè)尋址地址位的作用，對(duì)應(yīng)于交織矩陣相鄰行 的數(shù)據(jù)被存儲(chǔ)到不同的隨機(jī)存取存儲(chǔ)器中。第二緩沖存儲(chǔ)器12、第三緩沖存儲(chǔ)器13各包括211-1個(gè)輸入位寬為2η比特、輸出位 寬為1比特的隨機(jī)存取存儲(chǔ)器。這四個(gè)隨機(jī)存取存儲(chǔ)器具有相同的結(jié)構(gòu)，例如，輸入端口均 為4X1024、輸出端口均為1X4096。則第二緩沖存儲(chǔ)器12、第三緩沖存儲(chǔ)器13分別具有 2048個(gè)寫入地址，需要第0位至第10位、共11位二進(jìn)制地址位。第二緩沖存儲(chǔ)器12的寫 入地址由寫入地址生成裝置21生成，其中第3位用于對(duì)其兩個(gè)隨機(jī)存取存儲(chǔ)器進(jìn)行尋址。前述步驟Sl中，第一路校驗(yàn)比特流將寫入第二緩沖存儲(chǔ)器12的過程中，因?yàn)檫@一個(gè)尋址地 址位的作用，對(duì)應(yīng)于交織矩陣相鄰行的數(shù)據(jù)被存儲(chǔ)到不同的隨機(jī)存取存儲(chǔ)器中。第三緩沖 存儲(chǔ)器13的寫入地址由寫入地址生成裝置21生成，其中第3位用于對(duì)其兩個(gè)隨機(jī)存取存 儲(chǔ)器進(jìn)行尋址。前述步驟Sl中，另一路校驗(yàn)比特流將被寫入第三緩沖存儲(chǔ)器13的過程中， 因?yàn)檫@一個(gè)尋址地址位的作用，對(duì)應(yīng)于交織矩陣相鄰行的數(shù)據(jù)被存儲(chǔ)到不同的隨機(jī)存取存 儲(chǔ)器中。比特選擇裝置40在讀取數(shù)據(jù)時(shí)，根據(jù)第一緩沖存儲(chǔ)器11的一個(gè)讀出地址從其四 (2n)個(gè)隨機(jī)存取存儲(chǔ)器分別讀取1比特?cái)?shù)據(jù)，或者根據(jù)第二緩沖存儲(chǔ)器12和第三緩沖存儲(chǔ) 器13的一個(gè)讀出地址分別從各自的兩(2n_0個(gè)隨機(jī)存取存儲(chǔ)器各讀取1比特?cái)?shù)據(jù)。每次 讀取4(2n)比特信息，圖6示出了相應(yīng)的虛擬循環(huán)緩沖池的結(jié)構(gòu)。比特選擇裝置40將根據(jù) 前述系統(tǒng)參數(shù)來(lái)確定哪些信息需要進(jìn)行后續(xù)處理。根據(jù)本發(fā)明的一個(gè)實(shí)施例，速率匹配裝置8還包括第四緩沖存儲(chǔ)器、第五緩沖存 儲(chǔ)器、第六緩沖存儲(chǔ)器。其中，第四緩沖存儲(chǔ)器與第一緩沖存儲(chǔ)器11形成乒乓存取模式，第 五緩沖存儲(chǔ)器與第二緩沖存儲(chǔ)器12形成乒乓存取模式，第六緩沖存儲(chǔ)器與第三緩沖存儲(chǔ) 器13形成乒乓存取模式。也就是，當(dāng)?shù)谝痪彌_存儲(chǔ)器11、第二緩沖存儲(chǔ)器12、第三緩沖存 儲(chǔ)器13中存儲(chǔ)的數(shù)據(jù)被讀出的同時(shí)，另一個(gè)Turbo編碼輸出信息塊可以被寫入第四緩沖存 儲(chǔ)器、第五緩沖存儲(chǔ)器、第六緩沖存儲(chǔ)器；反之亦然。這樣，速率匹配裝置8的處理速度大為 提高，等待時(shí)間大為減小。如前所述，每一時(shí)鐘周期，比特選擇裝置40將從各緩沖存儲(chǔ)器中讀取2n比特?cái)?shù) 據(jù)，其中可能包括無(wú)效比特(null bit)，例如在編碼塊分割過程中加入的填充比特(filler bit)和/或在將數(shù)據(jù)寫入緩沖存儲(chǔ)器的過程中產(chǎn)生的啞比特(dummy bit)。對(duì)于從第一緩 沖存儲(chǔ)器11中讀出的系統(tǒng)信息以及從第二緩沖存儲(chǔ)器12中讀出的第一路校驗(yàn)信息，其中 的填充比特和啞比特需要在后續(xù)處理中丟棄。對(duì)于從第三緩沖存儲(chǔ)器13中讀出的第二路 校驗(yàn)信息，其中的 比特需要在后續(xù)處理中丟棄。 根據(jù)本發(fā)明的一個(gè)實(shí)施例，速率匹配方法在步驟Sl和S2之后還包括兩個(gè)步驟S31 和S32(圖中未示出)。圖7示出了根據(jù)該實(shí)施例的速率匹配裝置的結(jié)構(gòu)框圖。如圖所示， 速率匹配裝置8還包括一個(gè)打孔裝置50，其包括一個(gè)預(yù)處理裝置51和一個(gè)2n位的寄存器 52。該實(shí)施例中，η的取值為2。在步驟S31中，將對(duì)步驟S2中讀取的2η比特?cái)?shù)據(jù)進(jìn)行預(yù)處理，將其中的無(wú)效比特 置換到高有效位或低有效位。該步驟由預(yù)處理裝置51來(lái)執(zhí)行。優(yōu)選地，無(wú)效比特將被置換 到低有效位。例如，比特選擇裝置40同時(shí)讀取的4比特?cái)?shù)據(jù)中有2比特?zé)o效數(shù)據(jù)，則預(yù)處 理裝置51將這2比特?cái)?shù)據(jù)置換到4比特中的第0位和第1位。經(jīng)過預(yù)處理裝置51的處理之后，速率匹配裝置8輸出有效數(shù)據(jù)的效率將得到提
尚ο本領(lǐng)域技術(shù)人員應(yīng)能理解，在步驟S31之前，還應(yīng)包括一個(gè)識(shí)別無(wú)效比特的步驟， 從某一緩沖器讀出的一個(gè)比特?cái)?shù)據(jù)是否有效數(shù)據(jù)可以根據(jù)寫入地址生成裝置21生成寫入 地址的規(guī)則以及讀出地址生成裝置31生成讀出地址的規(guī)則加以確定。比特選擇裝置40每 次讀出的4比特?cái)?shù)據(jù)可以分別用一個(gè)標(biāo)識(shí)位加以標(biāo)識(shí)。例如，有效比特被標(biāo)識(shí)為1，無(wú)效比 特被標(biāo)識(shí)為0。
在步驟S32中，經(jīng)預(yù)處理后的2n比特?cái)?shù)據(jù)中的有效比特將被存入寄存器52中，并 當(dāng)寄存器52存滿后輸出數(shù)據(jù)。例如，經(jīng)過預(yù)處理之后的第一組4比特?cái)?shù)據(jù)均為有效比特， 這4比特有效數(shù)據(jù)將被存入寄存器52并由寄存器52輸出；經(jīng)過預(yù)處理之后的第二組4比 特?cái)?shù)據(jù)包括3個(gè)有效比特，則這三個(gè)處于高有效位的有效比特將被存入寄存器52 ；經(jīng)過預(yù) 處理之后的第三組4比特?cái)?shù)據(jù)包括兩個(gè)有效比特，則這兩個(gè)有效比特中的一個(gè)將被存入寄 存器52并和寄存器52中的前三個(gè)有效比特一起輸出，然后這兩個(gè)有效比特中的另一個(gè)將 被存入寄存器52 ；其他各組經(jīng)過預(yù)處理的4比特?cái)?shù)據(jù)將進(jìn)行類似處理。該實(shí)施例中，速率匹配裝置8接收來(lái)自Turbo編碼模塊輸出的三路比特流，每一路 的輸入速度為每時(shí)鐘周期4比特；在完成速率匹配處理之后，輸出速度為每時(shí)鐘周期4比 特。當(dāng)系統(tǒng)時(shí)鐘為250MHz時(shí)，該速率匹配裝置8可以提供高達(dá)IGbps的處理能力，這樣的 處理能力已可滿足LTE系統(tǒng)的要求。上述速率匹配方法及裝置中，交織矩陣的列數(shù)為32，n的取值為2。本領(lǐng)域技術(shù)人 員應(yīng)能理解，在本發(fā)明的速率匹配方法及裝置的其他一些實(shí)施例中，η還可以取為其他值， 例如1、3、4。當(dāng)η取值為4時(shí)，速率匹配裝置可以提供每時(shí)鐘周期16比特的數(shù)據(jù)處理能力。 在現(xiàn)有條件下，相對(duì)于速率匹配裝置所屬系統(tǒng)中其他功能模塊而言，這樣的數(shù)據(jù)處理能力 已經(jīng)足夠。本領(lǐng)域技術(shù)人員應(yīng)能理解，本發(fā)明中所稱的裝置可以由軟件功能模塊實(shí)現(xiàn)，也可 以由硬件模塊實(shí)現(xiàn)，或者通過軟硬件的結(jié)合來(lái)實(shí)現(xiàn)。優(yōu)選地，本發(fā)明中所稱的裝置是用可編 程邏輯門陣列來(lái)實(shí)現(xiàn)的。本領(lǐng)域技術(shù)人員應(yīng)能理解，上述實(shí)施例均是示例性而非限制性的。在不同實(shí)施例 中出現(xiàn)的不同技術(shù)特征可以進(jìn)行組合，以取得有益效果。本領(lǐng)域技術(shù)人員在研究附圖、說明 書及權(quán)利要求書的基礎(chǔ)上，應(yīng)能理解并實(shí)現(xiàn)所揭示的實(shí)施例的其他變化的實(shí)施例。在權(quán)利 要求書中，術(shù)語(yǔ)“包括”并不排除其他裝置或步驟；不定冠詞“一個(gè)”不排除多個(gè)；術(shù)語(yǔ)“第 一”、“第二”用于標(biāo)示名稱而非用于表示任何特定的順序。權(quán)利要求中的任何附圖標(biāo)記均不 應(yīng)被理解為對(duì)保護(hù)范圍的限制。權(quán)利要求中出現(xiàn)的多個(gè)部分的功能可以由一個(gè)單獨(dú)的硬件 或軟件模塊來(lái)實(shí)現(xiàn)。某些技術(shù)特征出現(xiàn)在不同的從屬權(quán)利要求中并不意味著不能將這些技 術(shù)特征進(jìn)行組合以取得有益效果。
權(quán)利要求
1.一種用于存取信息塊的緩沖存儲(chǔ)器，包括2a個(gè)輸入位寬為2b比特、輸出位寬為1比 特的隨機(jī)存取存儲(chǔ)器，在寫入地址中采用a比特對(duì)這2a個(gè)隨機(jī)存取存儲(chǔ)器進(jìn)行尋址，對(duì)一 個(gè)讀出地址分別從2a個(gè)隨機(jī)存取存儲(chǔ)器中各讀出1比特?cái)?shù)據(jù)，從而使得該緩沖存儲(chǔ)器實(shí)現(xiàn) 每時(shí)鐘周期2b比特的寫入速度和每時(shí)鐘周期2a比特的讀出速度，其中a、b均為正整數(shù)。
2.根據(jù)權(quán)利要求1所述的緩沖存儲(chǔ)器，其特征在于，b的取值為1至4之一，a的取值 小于或等于b。
3.—種對(duì)包括一路系統(tǒng)比特流和兩路校驗(yàn)比特流的Turbo編碼輸出信息塊進(jìn)行速率 匹配的速率匹配裝置，包括第一緩沖存儲(chǔ)器，用于存取系統(tǒng)比特流，輸入位寬為2n比特，其中η為正整數(shù)； 第二緩沖存儲(chǔ)器，用于存取一路校驗(yàn)比特流，輸入位寬為2η比特； 第三緩沖存儲(chǔ)器，用于存取另一路校驗(yàn)比特流，輸入位寬為2η比特； 寫入地址生成裝置，用于生成第一緩沖存儲(chǔ)器、第二緩沖存儲(chǔ)器、第三緩沖存儲(chǔ)器各自 的寫入地址；讀出地址生成裝置，用于根據(jù)預(yù)定交織規(guī)則生成第一緩沖存儲(chǔ)器、第二緩沖區(qū)存儲(chǔ)器、 第三緩沖存儲(chǔ)器各自的讀出地址；比特選擇裝置，用于根據(jù)第一緩沖存儲(chǔ)器的一個(gè)讀出地址讀取2η比特?cái)?shù)據(jù)，或者根據(jù) 第二緩沖存儲(chǔ)器和第三緩沖存儲(chǔ)器的一個(gè)讀出地址分別讀取2"-1比特?cái)?shù)據(jù)。
4.根據(jù)權(quán)利要求3所述的速率匹配裝置，其特征在于，第一緩沖存儲(chǔ)器包括2n個(gè)輸入位寬為2n比特、輸出位寬為1比特的隨機(jī)存取存儲(chǔ)器； 第二緩沖存儲(chǔ)器、第三緩沖存儲(chǔ)器分別包括2114個(gè)輸入位寬為2n比特、輸出位寬為1比 特的隨機(jī)存取存儲(chǔ)器；所述寫入地址生成裝置在第一緩沖存儲(chǔ)器的寫入地址中采用η比特對(duì)其2"個(gè)隨機(jī)存 取存儲(chǔ)器進(jìn)行尋址，在第二緩沖存儲(chǔ)器、第三緩沖存儲(chǔ)器的寫入地址中采用η-1比特分別 對(duì)其各自的2114個(gè)隨機(jī)存取存儲(chǔ)器進(jìn)行尋址；所述比特選擇裝置用于根據(jù)第一緩沖存儲(chǔ)器的所述讀出地址分別從其2n個(gè)隨機(jī)存取 存儲(chǔ)器各讀取1比特?cái)?shù)據(jù)，或者根據(jù)第二緩沖存儲(chǔ)器和第三緩沖存儲(chǔ)器的所述讀出地址分 別從各自的2114個(gè)隨機(jī)存取存儲(chǔ)器各讀取1比特?cái)?shù)據(jù)。
5.根據(jù)權(quán)利要求3或4所述的速率匹配裝置，其特征在于，η的取值為1至4之一。
6.根據(jù)權(quán)利要求3或4所述的速率匹配裝置，其特征在于，所述速率匹配裝置還包括 第四緩沖存儲(chǔ)器，與第一緩沖存儲(chǔ)器形成乒乓存取模式；第五緩沖存儲(chǔ)器，與第二緩沖存儲(chǔ)器形成乒乓存取模式； 第六緩沖存儲(chǔ)器，與第三緩沖存儲(chǔ)器形成乒乓存取模式。
7.根據(jù)權(quán)利要求3或4所述的速率匹配裝置，其特征在于，所述速率匹配裝置還包括打 孔裝置，該打孔裝置包括預(yù)處理裝置，用于將比特選擇裝置讀取的2η比特?cái)?shù)據(jù)中的無(wú)效比特置換到最高有效位 或最低有效位；以及2"位的寄存器，用于存儲(chǔ)經(jīng)預(yù)處理后的2η比特?cái)?shù)據(jù)中的有效比特，并當(dāng)寄存器存滿后 輸出數(shù)據(jù)。
8.根據(jù)權(quán)利要求3至7中任一項(xiàng)所述的速率匹配裝置，其特征在于，所述速率匹配裝置是由現(xiàn)場(chǎng)可編程門陣列實(shí)現(xiàn)的。
9.一種對(duì)包括一路系統(tǒng)比特流和兩路校驗(yàn)比特流的Turbo編碼輸出信息塊進(jìn)行速率 匹配的方法，包括以下步驟A.將系統(tǒng)比特流存儲(chǔ)到一個(gè)輸入位寬為2"比特的第一緩沖存儲(chǔ)器，將兩路校驗(yàn)比特流 分別存儲(chǔ)到輸入位寬為2n比特的第二緩沖存儲(chǔ)器和第三緩沖存儲(chǔ)器，其中η為正整數(shù)；B.根據(jù)第一緩沖存儲(chǔ)器的一個(gè)讀出地址讀取2η比特?cái)?shù)據(jù)，或者根據(jù)第二緩沖存儲(chǔ)器和 第三緩沖存儲(chǔ)器的一個(gè)讀出地址分別讀取2"-1比特?cái)?shù)據(jù)。
10.根據(jù)權(quán)利要求9所述的方法，其特征在于，第一緩沖存儲(chǔ)器包括2η個(gè)輸入位寬為2η比特、輸出位寬為1比特的隨機(jī)存取存儲(chǔ)器， 第二緩沖存儲(chǔ)器、第三緩沖存儲(chǔ)器分別包括2114個(gè)輸入位寬為2n比特、輸出位寬為1比特的 隨機(jī)存取存儲(chǔ)器；所述步驟A中，將數(shù)據(jù)寫入第一緩沖存儲(chǔ)器時(shí)在寫入地址中采用η比特對(duì)其2η個(gè)隨機(jī) 存取存儲(chǔ)器進(jìn)行尋址，將數(shù)據(jù)寫入第二緩沖存儲(chǔ)器、第三緩沖存儲(chǔ)器時(shí)在寫入地址中采用 η-1比特分別對(duì)其各自的2114個(gè)隨機(jī)存取存儲(chǔ)器進(jìn)行尋址；所述步驟B中，從第一緩沖存儲(chǔ)器讀取數(shù)據(jù)時(shí)，根據(jù)所述讀出地址分別從其2n個(gè)隨機(jī) 存取存儲(chǔ)器各讀取1比特?cái)?shù)據(jù)；從第二緩沖存儲(chǔ)器和第三緩沖存儲(chǔ)器讀取數(shù)據(jù)時(shí)，根據(jù)所 述讀出地址分別從其各自的2114個(gè)隨機(jī)存取存儲(chǔ)器各讀取1比特?cái)?shù)據(jù)。
11.根據(jù)權(quán)利要求9或10所述的方法，其特征在于，η的取值為1至4之一。
12.根據(jù)權(quán)利要求9或10所述的方法，其特征在于，還包括步驟Cl.對(duì)步驟B讀取的2η比特?cái)?shù)據(jù)進(jìn)行預(yù)處理，將其中的無(wú)效比特置換到最高有效位或 最低有效位；C2.將經(jīng)預(yù)處理后的2η比特?cái)?shù)據(jù)中的有效比特存入一個(gè)2η位的寄存器，并當(dāng)寄存器存 滿后輸出數(shù)據(jù)。
13.一種用于信息塊交織的交織裝置，包括緩沖存儲(chǔ)器，其包括2a個(gè)輸入位寬為2b比特、輸出位寬為1比特的隨機(jī)存取存儲(chǔ)器；寫入地址生成裝置，用于順序生成所述緩沖存儲(chǔ)器的寫入地址，其所述寫入地址中包 括a比特用于對(duì)所述2a個(gè)隨機(jī)存取存儲(chǔ)器進(jìn)行尋址；讀出地址生成裝置，用于根據(jù)預(yù)定交織規(guī)則生成所述2a個(gè)隨機(jī)存取存儲(chǔ)器的讀出地址；對(duì)于一個(gè)讀出地址分別從所述2a個(gè)隨機(jī)存取存儲(chǔ)器中各讀出1比特?cái)?shù)據(jù)，其中a、b均 為正整數(shù)。
14.根據(jù)權(quán)利要求13所述的交織裝置，其特征在于，所述預(yù)定交織規(guī)則包括列數(shù)為2的 整數(shù)次冪的交織矩陣。
15.根據(jù)權(quán)利要求14所述的交織矩陣，其特征在于，b的取值為1至4之一，a的取值 小于或等于b。
全文摘要
本發(fā)明提供了通過多存儲(chǔ)器并行存取以提高基帶處理能力的方案，包括用于塊狀編碼的交織裝置、速率匹配方法及裝置。根據(jù)本發(fā)明的一個(gè)方面，提供了一種用于信息塊交織的交織裝置(9)，包括緩沖存儲(chǔ)器(10)，其包括2a個(gè)輸入位寬為2b比特、輸出位寬為1比特的隨機(jī)存取存儲(chǔ)器；寫入地址生成裝置(20)，用于順序生成所述緩沖存儲(chǔ)器的寫入地址，其中包括a比特用于對(duì)所述2a個(gè)隨機(jī)存取存儲(chǔ)器進(jìn)行尋址；讀出地址生成裝置(30)，用于根據(jù)預(yù)定交織規(guī)則生成所述2a個(gè)隨機(jī)存取存儲(chǔ)器的讀出地址；對(duì)于一個(gè)讀出地址分別從所述2a個(gè)隨機(jī)存取存儲(chǔ)器中各讀出1比特?cái)?shù)據(jù)，其中a、b均為正整數(shù)。使用本發(fā)明中的技術(shù)方案，可以大大地提高了速率匹配的數(shù)據(jù)通量。
文檔編號(hào)H04L12/56GK102098126SQ20091020115
公開日2011年6月15日 申請(qǐng)日期2009年12月15日 優(yōu)先權(quán)日2009年12月15日
發(fā)明者曹崢, 栗安定, 王敬人, 胡豪, 陳寅健 申請(qǐng)人:上海貝爾股份有限公司