專利名稱：E1信道多向網(wǎng)橋透?jìng)餮b置及方法
技術(shù)領(lǐng)域：
本發(fā)明屬于窄帶數(shù)據(jù)傳輸與交換技術(shù)領(lǐng)域，特別涉及一種利用El信道透?jìng)饕蕴W(wǎng)數(shù)據(jù)的裝置和方法。
背景技術(shù)：
當(dāng)前，應(yīng)用E1(2M)信道傳輸多種音頻、數(shù)據(jù)越來(lái)越廣泛，但在傳輸以太網(wǎng)數(shù)據(jù)時(shí)，現(xiàn)有的技術(shù)應(yīng)用都是以點(diǎn)對(duì)點(diǎn)的方式形成一個(gè)以太網(wǎng)橋來(lái)透?jìng)?，并使用流控技術(shù)及TCP/IP自身具有的一定程度的自適應(yīng)能力，實(shí)現(xiàn)將10M/100M的寬帶數(shù)據(jù)復(fù)合至只有2M帶寬的El信道中傳輸，應(yīng)用較為廣泛的是利用以太網(wǎng)轉(zhuǎn)El電路直接將以太網(wǎng)數(shù)據(jù)復(fù)合至El信道中。這種方式雖實(shí)現(xiàn)了利用El信道傳輸以太網(wǎng)數(shù)據(jù)的功能，但多數(shù)是獨(dú)占方式，即El信道被獨(dú)占，不能再傳輸其它業(yè)務(wù)(如市場(chǎng)上的以太網(wǎng)至E1轉(zhuǎn)換器)；目前雖已經(jīng)出現(xiàn)可以不獨(dú)占El信道的技術(shù)，但仍然屬于點(diǎn)對(duì)點(diǎn)傳輸，即同一時(shí)刻利用El信道只能在兩點(diǎn)之間傳輸以太網(wǎng)數(shù)據(jù)。 以上技術(shù)在需要點(diǎn)到多點(diǎn)同時(shí)傳輸時(shí)便無(wú)法應(yīng)用，必須使用多對(duì)設(shè)備來(lái)完成，并且需要將多對(duì)設(shè)備的數(shù)據(jù)進(jìn)行一定程度的整合，以及在中心節(jié)點(diǎn)占用額外的多個(gè)網(wǎng)口實(shí)現(xiàn)數(shù)據(jù)匯總。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種利用El信道實(shí)現(xiàn)多向以太網(wǎng)數(shù)據(jù)透?jìng)鞴δ?，?jiǎn)稱El信
道多向網(wǎng)橋透?jìng)鞴δ?，且不需額外占用多個(gè)網(wǎng)口來(lái)實(shí)現(xiàn)數(shù)據(jù)匯總的裝置和方法。
本發(fā)明的技術(shù)方案是一種El信道多向網(wǎng)橋透?jìng)餮b置，它包括10M/100M以太網(wǎng)
接口 ， PHY接口 ， El接口及控制電路，F(xiàn)PGA大規(guī)模交換矩陣芯片，SDRAM存儲(chǔ)器，F(xiàn)PGA配置
芯片，CPU ; 所述10M/100M以太網(wǎng)接口連接以太網(wǎng)，接收或發(fā)送以太網(wǎng)數(shù)據(jù)； 所述PHY接口連接所述10M/100M以太網(wǎng)接口和所述FPGA大規(guī)模交換矩陣芯片，
雙向傳遞以太網(wǎng)數(shù)據(jù)； 所述El接口及控制電路內(nèi)設(shè)4個(gè)El接口 ，連接所述FPGA大規(guī)模交換矩陣芯片，雙向傳遞4路E1信道數(shù)據(jù)； 所述FPGA大規(guī)模交換矩陣芯片內(nèi)置有4個(gè)出緩存器，4個(gè)入緩存器，4個(gè)發(fā)送緩存器；所述4個(gè)出緩存器分別接收所述El接口及控制電路內(nèi)設(shè)4個(gè)El接口的數(shù)據(jù)，經(jīng)緩存后發(fā)至所述PHY接口 ；所述4個(gè)入緩存器接收所述PHY接口的以太網(wǎng)數(shù)據(jù)，經(jīng)所述SDRAM存儲(chǔ)器、所述4個(gè)發(fā)送緩存器、所述El接口及控制電路內(nèi)設(shè)4個(gè)El接口到4路El信道；
所述FPGA配置芯片；所述CPU以HDLC格式向所述FPGA大規(guī)模交換矩陣芯片發(fā)出控制命令；并對(duì)所述
El接口及控制電路[3]的可用時(shí)隙進(jìn)行配置，選擇獨(dú)占E1方式或不獨(dú)占方式。 —種El信道多向網(wǎng)橋透?jìng)鞣椒?，它使用如上所述的El信道多向網(wǎng)橋透?jìng)餮b置，并包括以下操作步驟 A.從以太網(wǎng)到E1方向 Al.所述FPGA大規(guī)模交換矩陣芯片[4]收到IP包，首先作解包處理，解掉RMII 口數(shù)據(jù)的Preamble和SFD，對(duì)IP數(shù)據(jù)包不做任何處理，將每個(gè)IP數(shù)據(jù)包從所述入緩存器中讀出并緩存到所述SDRAM存儲(chǔ)器[5]; A2.根據(jù)配置的El時(shí)隙號(hào)將每個(gè)IP包拆分成以Byte為單位的數(shù)據(jù)流，再根據(jù)其目的地址送入相應(yīng)的所述發(fā)送緩存器中，并在下一個(gè)時(shí)序來(lái)到時(shí)復(fù)合到相應(yīng)的E1時(shí)隙中；
A3. IP數(shù)據(jù)傳輸時(shí)，總是在某個(gè)幀的第一個(gè)被配置為IP轉(zhuǎn)E1的時(shí)隙處開(kāi)始傳輸?shù)谝粋€(gè)Byte數(shù)據(jù)，緊接著其他的數(shù)據(jù)也被不斷地復(fù)合到相應(yīng)的時(shí)隙上，直到本包數(shù)據(jù)傳輸完成；同時(shí)，一個(gè)包的傳輸狀態(tài)信息也被傳送過(guò)去； A4.在數(shù)據(jù)傳輸?shù)倪^(guò)程中每幀數(shù)據(jù)的第16時(shí)隙，固定用來(lái)指示本幀的數(shù)據(jù)傳輸信息；具體規(guī)定為在本幀傳輸之前，即上一幀的最后lbit處判斷，如果待傳輸?shù)腎P包Byte個(gè)數(shù)大于32則在第16時(shí)隙放入十六進(jìn)制數(shù)"h' FF"，如待發(fā)送的IP包Byte個(gè)數(shù)小于或等于32則在第16時(shí)隙的0 4Bit內(nèi)放入實(shí)際剩下的十六進(jìn)制Byte數(shù)目，5 7Bit補(bǔ)填二進(jìn)制數(shù)"3' b000";接收端根據(jù)第16時(shí)隙的數(shù)據(jù)內(nèi)容和設(shè)備的配置數(shù)據(jù)從本幀32時(shí)隙中篩選出有效的數(shù)據(jù)，并重新組合成完整的IP包； A5.當(dāng)前一個(gè)IP包傳輸完成后，間隔1幀數(shù)據(jù)，再傳輸下一個(gè)IP包的數(shù)據(jù)；在此間隔幀中，第16時(shí)隙填十六進(jìn)制數(shù)"h' 00";
B.從E1到以太網(wǎng)方向 從El送來(lái)的IP包數(shù)據(jù)也按照A步驟所述的相應(yīng)時(shí)序關(guān)系和數(shù)據(jù)要求進(jìn)行傳輸。
本發(fā)明所實(shí)現(xiàn)的功能可解決現(xiàn)有技術(shù)不能應(yīng)用于點(diǎn)到多點(diǎn)的缺點(diǎn)。經(jīng)實(shí)際測(cè)試，本發(fā)明的以太網(wǎng)數(shù)據(jù)至E1轉(zhuǎn)換效率即El信道利用率達(dá)90%，與現(xiàn)有技術(shù)相當(dāng)。當(dāng)兩臺(tái)設(shè)備點(diǎn)對(duì)點(diǎn)使用時(shí)，可完全替代現(xiàn)有技術(shù)；當(dāng)多臺(tái)設(shè)備使用時(shí)，可進(jìn)行E1組網(wǎng)，實(shí)現(xiàn)對(duì)點(diǎn)多點(diǎn)以太網(wǎng)數(shù)據(jù)傳輸，且組網(wǎng)的設(shè)備間形成基于E1(2M)信道的局域網(wǎng)，各設(shè)備間也可自由傳輸以太網(wǎng)數(shù)據(jù)；此外利用E1接口的中繼功能，多臺(tái)設(shè)備間還可跨節(jié)點(diǎn)傳輸以太網(wǎng)數(shù)據(jù)，極大的方便了用戶的使用。


附圖為本發(fā)明原理框圖。
具體實(shí)施例方式
實(shí)施例1 :參見(jiàn)附圖，一種E1信道多向網(wǎng)橋透?jìng)餮b置，其特征是它包括10M/100M以太網(wǎng)接口 1， PHY接口 2， El接口及控制電路3， FPGA大規(guī)模交換矩陣芯片4，SDRAM存儲(chǔ)器5， FPGA配置芯片6， CPU7 ; 所述10M/100M以太網(wǎng)接口 1連接以太網(wǎng)，接收或發(fā)送以太網(wǎng)數(shù)據(jù)； 所述PHY接口 2連接所述10M/100M以太網(wǎng)接口 1和所述FPGA大規(guī)模交換矩陣芯
片4，雙向傳遞以太網(wǎng)數(shù)據(jù)； 所述El接口及控制電路3內(nèi)設(shè)4個(gè)El接口 ，連接所述FPGA大規(guī)模交換矩陣芯片，雙向傳遞4路E1信道數(shù)據(jù)；
所述FPGA大規(guī)模交換矩陣芯片4內(nèi)置有4個(gè)出緩存器，4個(gè)入緩存器，4個(gè)發(fā)送緩 存器；所述4個(gè)出緩存器分別接收所述El接口及控制電路3內(nèi)設(shè)4個(gè)El接口的數(shù)據(jù)，經(jīng) 緩存后發(fā)至所述PHY接口 2 ;所述4個(gè)入緩存器接收所述PHY接口 2的以太網(wǎng)數(shù)據(jù)，經(jīng)所述 SDRAM存儲(chǔ)器5、所述4個(gè)發(fā)送緩存器、所述El接口及控制電路3內(nèi)設(shè)4個(gè)E1接口到4路 El信道； 所述FPGA配置芯片6存儲(chǔ)所述FPGA大規(guī)模交換矩陣芯片4的工作程序； 所述CPU7以HDLC格式向所述FPGA大規(guī)模交換矩陣芯片4發(fā)出控制命令；并對(duì)所
述E1接口及控制電路3的可用時(shí)隙進(jìn)行配置，選擇獨(dú)占E1方式或不獨(dú)占方式。
實(shí)施例2 :如實(shí)施例1所述El信道多向網(wǎng)橋透?jìng)餮b置，其特征是所述PHY接口 2
采用RTL8204芯片；所述FPGA大規(guī)模交換矩陣芯片4采用XC3S1200E芯片；所述FPGA配置
芯片6采用XCF04S芯片；所述CPU7采用MPC866處理器。 實(shí)施例3 :如實(shí)施例1或2所述的E1信道多向網(wǎng)橋透?jìng)餮b置，其特征是所述FPGA 大規(guī)模交換矩陣芯片4內(nèi)4個(gè)發(fā)送存儲(chǔ)器的數(shù)據(jù)存入時(shí)鐘頻率為50MHz，數(shù)據(jù)讀取的時(shí)鐘頻 率為lOOMHz。 實(shí)施例4 :一種El信道多向網(wǎng)橋透?jìng)鞣椒ǎ褂萌缟?所述的El信道多向網(wǎng)橋 透?jìng)餮b置，并包括以下操作步驟
A.從以太網(wǎng)到E1方向 Al.所述FPGA大規(guī)模交換矩陣芯片4收到IP包，首先作解包處理，解掉RMII 口數(shù) 據(jù)的Preamble和SFD，對(duì)IP數(shù)據(jù)包不做任何處理，將每個(gè)IP數(shù)據(jù)包從所述入緩存器中讀出 并緩存到所述SDRAM存儲(chǔ)器5 ; A2.根據(jù)配置的El時(shí)隙號(hào)將每個(gè)IP包拆分成以Byte為單位的數(shù)據(jù)流，再根據(jù)其 目的地址送入相應(yīng)的所述發(fā)送緩存器中，并在下一個(gè)時(shí)序來(lái)到時(shí)復(fù)合到相應(yīng)的E1時(shí)隙中；
A3. IP數(shù)據(jù)傳輸時(shí)，總是在某個(gè)幀的第一個(gè)被配置為IP轉(zhuǎn)E1的時(shí)隙處開(kāi)始傳輸?shù)?一個(gè)Byte數(shù)據(jù)，緊接著其他的數(shù)據(jù)也被不斷地復(fù)合到相應(yīng)的時(shí)隙上，直到本包數(shù)據(jù)傳輸完 成；同時(shí)，一個(gè)包的傳輸狀態(tài)信息也被傳送過(guò)去； A4.在數(shù)據(jù)傳輸?shù)倪^(guò)程中每幀數(shù)據(jù)的第16時(shí)隙，固定用來(lái)指示本幀的數(shù)據(jù)傳輸信 息；具體規(guī)定為在本幀傳輸之前，即上一幀的最后lbit處判斷，如果待傳輸?shù)腎P包Byte 個(gè)數(shù)大于32則在第16時(shí)隙放入十六進(jìn)制數(shù)"h' FF"，如待發(fā)送的IP包Byte個(gè)數(shù)小于或等 于32則在第16時(shí)隙的0 4Bit內(nèi)放入實(shí)際剩下的十六進(jìn)制Byte數(shù)目，5 7Bit補(bǔ)填二 進(jìn)制數(shù)"3' bOOO";接收端根據(jù)第16時(shí)隙的數(shù)據(jù)內(nèi)容和設(shè)備的配置數(shù)據(jù)從本幀32時(shí)隙中篩 選出有效的數(shù)據(jù)，并重新組合成完整的IP包； A5.當(dāng)前一個(gè)IP包傳輸完成后，間隔1幀數(shù)據(jù)，再傳輸下一個(gè)IP包的數(shù)據(jù)；在此 間隔幀中，第16時(shí)隙填十六進(jìn)制數(shù)"h' 00";
B.從E1到以太網(wǎng)方向 從El送來(lái)的IP包數(shù)據(jù)也按照A步驟所述的相應(yīng)時(shí)序關(guān)系和數(shù)據(jù)要求進(jìn)行傳輸。
權(quán)利要求
一種E1信道多向網(wǎng)橋透?jìng)餮b置，其特征是它包括10M/100M以太網(wǎng)接口[1]，PHY接口[2]，E1接口及控制電路[3]，F(xiàn)PGA大規(guī)模交換矩陣芯片[4]，SDRAM存儲(chǔ)器[5]，F(xiàn)PGA配置芯片[6]，CPU[7]；所述10M/100M以太網(wǎng)接口[1]連接以太網(wǎng)，接收或發(fā)送以太網(wǎng)數(shù)據(jù)；所述PHY接口[2]連接所述10M/100M以太網(wǎng)接口[1]和所述FPGA大規(guī)模交換矩陣芯片[4]，雙向傳遞以太網(wǎng)數(shù)據(jù)；所述E1接口及控制電路[3]內(nèi)設(shè)4個(gè)E1接口，連接所述FPGA大規(guī)模交換矩陣芯片，雙向傳遞4路E1信道數(shù)據(jù)；所述FPGA大規(guī)模交換矩陣芯片[4]內(nèi)置有4個(gè)出緩存器，4個(gè)入緩存器，4個(gè)發(fā)送緩存器；所述4個(gè)出緩存器分別接收所述E1接口及控制電路[3]內(nèi)設(shè)4個(gè)E1接口的數(shù)據(jù)，經(jīng)緩存后發(fā)至所述PHY接口[2]；所述4個(gè)入緩存器接收所述PHY接口[2]的以太網(wǎng)數(shù)據(jù)，經(jīng)所述SDRAM存儲(chǔ)器[5]、所述4個(gè)發(fā)送緩存器、所述E1接口及控制電路[3]內(nèi)設(shè)4個(gè)E1接口到4路E1信道；所述FPGA配置芯片[6]存儲(chǔ)所述FPGA大規(guī)模交換矩陣芯片[4]的工作程序；所述CPU[7]以HDLC格式向所述FPGA大規(guī)模交換矩陣芯片[4]發(fā)出控制命令；并對(duì)所述E1接口及控制電路[3]的可用時(shí)隙進(jìn)行配置，選擇獨(dú)占E1方式或不獨(dú)占方式。
2. 根據(jù)權(quán)利要求1所述的E1信道多向網(wǎng)橋透?jìng)餮b置，其特征是所述PHY接口 [2]采用RTL8204芯片；所述FPGA大規(guī)模交換矩陣芯片[4]采用XC3S1200E芯片；所述FPGA配置芯片[6]采用XCF04S芯片；所述CPU [7]采用MPC866處理器。
3. 根據(jù)權(quán)利要求1或2所述的El信道多向網(wǎng)橋透?jìng)餮b置，其特征是所述FPGA大規(guī)模交換矩陣芯片[4]內(nèi)4個(gè)發(fā)送存儲(chǔ)器的數(shù)據(jù)存入時(shí)鐘頻率為50MHz，數(shù)據(jù)讀取的時(shí)鐘頻率為100MHz。
4. 一種El信道多向網(wǎng)橋透?jìng)鞣椒?，它使用如?quán)利要求1所述的El信道多向網(wǎng)橋透?jìng)餮b置，并包括以下操作步驟A.從以太網(wǎng)到E1方向Al.所述FPGA大規(guī)模交換矩陣芯片[4]收到IP包，首先作解包處理，解掉RMII 口數(shù)據(jù)的Preamble和SFD，對(duì)IP數(shù)據(jù)包不做任何處理，將每個(gè)IP數(shù)據(jù)包從所述入緩存器中讀出并緩存到所述SDRAM存儲(chǔ)器[5];A2.根據(jù)配置的El時(shí)隙號(hào)將每個(gè)IP包拆分成以Byte為單位的數(shù)據(jù)流，再根據(jù)其目的地址送入相應(yīng)的所述發(fā)送緩存器中，并在下一個(gè)時(shí)序來(lái)到時(shí)復(fù)合到相應(yīng)的E1時(shí)隙中；A3. IP數(shù)據(jù)傳輸時(shí)，總是在某個(gè)幀的第一個(gè)被配置為IP轉(zhuǎn)E1的時(shí)隙處開(kāi)始傳輸?shù)谝粋€(gè)Byte數(shù)據(jù)，緊接著其他的數(shù)據(jù)也被不斷地復(fù)合到相應(yīng)的時(shí)隙上，直到本包數(shù)據(jù)傳輸完成；同時(shí)，一個(gè)包的傳輸狀態(tài)信息也被傳送過(guò)去；A4.在數(shù)據(jù)傳輸?shù)倪^(guò)程中每幀數(shù)據(jù)的第16時(shí)隙，固定用來(lái)指示本幀的數(shù)據(jù)傳輸信息；具體規(guī)定為在本幀傳輸之前，即上一幀的最后lbit處判斷，如果待傳輸?shù)腎P包Byte個(gè)數(shù)大于32則在第16時(shí)隙放入十六進(jìn)制數(shù)"h'FF"，如待發(fā)送的IP包Byte個(gè)數(shù)小于或等于32則在第16時(shí)隙的0 4Bit內(nèi)放入實(shí)際剩下的十六進(jìn)制Byte數(shù)目，5 7Bit補(bǔ)填二進(jìn)制數(shù)"3' bOOO";接收端根據(jù)第16時(shí)隙的數(shù)據(jù)內(nèi)容和設(shè)備的配置數(shù)據(jù)從本幀32時(shí)隙中篩選出有效的數(shù)據(jù)，并重新組合成完整的IP包；A5.當(dāng)前一個(gè)IP包傳輸完成后，間隔1幀數(shù)據(jù)，再傳輸下一個(gè)IP包的數(shù)據(jù)；在此間隔 幀中，第16時(shí)隙填十六進(jìn)制數(shù)"h' 00"; B.從E1到以太網(wǎng)方向從El送來(lái)的IP包數(shù)據(jù)也按照A歩驟所述的相應(yīng)時(shí)序關(guān)系和數(shù)據(jù)要求進(jìn)行傳輸。
全文摘要
本發(fā)明屬于窄帶數(shù)據(jù)傳輸與交換技術(shù)領(lǐng)域，特別涉及一種利用E1信道透?jìng)饕蕴W(wǎng)數(shù)據(jù)的裝置和方法。E1信道多向網(wǎng)橋透?jìng)餮b置包括10M/100M以太網(wǎng)接口[1]，PHY接口[2]，E1接口及控制電路[3]，F(xiàn)PGA大規(guī)模交換矩陣芯片[4]，SDRAM存儲(chǔ)器[5]，F(xiàn)PGA配置芯片[6]，CPU[7]；本發(fā)明所實(shí)現(xiàn)的功能可解決現(xiàn)有技術(shù)不能應(yīng)用于點(diǎn)到多點(diǎn)的缺點(diǎn)。經(jīng)實(shí)際測(cè)試，本發(fā)明的以太網(wǎng)數(shù)據(jù)至E1轉(zhuǎn)換效率即E1信道利用率達(dá)90％。當(dāng)兩臺(tái)設(shè)備點(diǎn)對(duì)點(diǎn)使用時(shí)，可完全替代現(xiàn)有技術(shù)；當(dāng)多臺(tái)設(shè)備使用時(shí)，可進(jìn)行E1組網(wǎng)，實(shí)現(xiàn)對(duì)點(diǎn)多點(diǎn)以太網(wǎng)數(shù)據(jù)傳輸，且組網(wǎng)的設(shè)備間形成基于E1(2M)信道的局域網(wǎng)，各設(shè)備間也可自由傳輸以太網(wǎng)數(shù)據(jù)；此外利用E1接口的中繼功能，多臺(tái)設(shè)備間還可跨節(jié)點(diǎn)傳輸以太網(wǎng)數(shù)據(jù)。
文檔編號(hào)H04L12/46GK101707544SQ20091022320
公開(kāi)日2010年5月12日 申請(qǐng)日期2009年11月20日 優(yōu)先權(quán)日2009年11月20日
發(fā)明者任欣, 張春生, 肖軍, 詹平, 陸芳 申請(qǐng)人:中國(guó)人民解放軍第二炮兵裝備研究院第四研究所