專利名稱：一種構(gòu)建時分復(fù)用交換網(wǎng)絡(luò)的方法及裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及通信領(lǐng)域，特別涉及種構(gòu)建時分復(fù)用交換網(wǎng)絡(luò)的方法及裝置。
背景技術(shù)：
在通信領(lǐng)域中，時分復(fù)用(Time Division Multiplexing,TDM)交換網(wǎng)絡(luò)的構(gòu)建方 法，尤其是高密度大容量T匿交換網(wǎng)絡(luò)的構(gòu)建方法是十分復(fù)雜的。而在現(xiàn)有TOM交換芯片 基礎(chǔ)上采用矩陣方式構(gòu)建更大容量TDM交換網(wǎng)絡(luò)，是TDM交換網(wǎng)絡(luò)設(shè)計中常采用的方法。
隨著單芯片容量的增加，芯片的引腳數(shù)量成倍增加，當(dāng)采用矩陣方式構(gòu)建更大容 量TOM交換網(wǎng)絡(luò)時，交換網(wǎng)絡(luò)各芯片間的互連線會急劇增加。大量的連線會給印刷電路板 (PCB)的設(shè)計帶來很大的困難，因為為了能夠布通線路，必須增加芯片間的間距，而這一操 作又與系統(tǒng)的高密度要求相矛盾；另一方面，大量的連線還會增加系統(tǒng)中可能出現(xiàn)問題的 故障點(diǎn)，從而大大降低系統(tǒng)運(yùn)行的可靠性。 參閱圖1所示，65， 536x65， 536 (即64K時隙)無阻塞交換網(wǎng)絡(luò)框圖中，串行數(shù)據(jù) 速率為32， 768Mbps (32M_HW，下同)，TDM交換網(wǎng)絡(luò)共有128條串行數(shù)據(jù)輸入引腳32M_HW_ IN〈127. . 0>和128條串行數(shù)據(jù)輸出引腳32M_HW_0UT〈127. . 0>。 參閱圖2所示，以采用IDT72V73273芯片實(shí)現(xiàn)2 X 2矩陣方式，從而構(gòu)建如圖1所示 的無阻塞交換網(wǎng)絡(luò)為例。IDT72V73273芯片，單芯片可提供32， 768x32， 768 (即32K時隙) 無阻塞交換，每個芯片具有64條串行數(shù)據(jù)輸入引腳RX〈63. . 0>和64條串行數(shù)據(jù)輸出引腳 TX〈63..0>。兩個IDT72V73273芯片的輸出串行數(shù)據(jù)引腳以高阻方式復(fù)接在一起，參閱圖3 所示，以0#芯片和2#芯片為例，0#芯片和2#芯片各自的TX〈63. . 0>輸出引腳以以高阻方 式復(fù)接在一起。 交換網(wǎng)絡(luò)工作時，從串行數(shù)據(jù)輸出引腳看進(jìn)去，與這條輸出引腳相連的兩個芯片 為相互"關(guān)聯(lián)"的芯片。例如，圖2中對于32M_HW_0UT〈63. 0>輸出引腳來說，0#芯片禾口 2# 芯片為關(guān)聯(lián)芯片；對于32M_HW_0UT〈127. . 64>輸出引腳來說，1#芯片和3#芯片為關(guān)聯(lián)芯 片。 從上述內(nèi)容可以看出，除了圖1中所示的128條串行數(shù)據(jù)輸入引腳32MJW— IN〈127. . 0>和128條串行數(shù)據(jù)輸出引腳32M_HW_0UT〈127. . 0>之外，在以2X2矩陣方式構(gòu) 建的65， 536x65， 536 (即4K時隙)無阻塞交換網(wǎng)絡(luò)中，需要另外64x4共256條連線才能實(shí) 現(xiàn)設(shè)定的功能。 現(xiàn)有技術(shù)下，基于現(xiàn)場可編程門陣列(Field-Programmable Gate Array,FPGA)芯 片實(shí)現(xiàn)無阻塞時隙交換，單芯片可提供65， 536x65， 536 (即64K時隙)無阻塞交換，以2X2 矩陣方式構(gòu)建131， 072x131， 072 (即128K時隙)無阻塞交換網(wǎng)絡(luò)時，交換容量的增加會導(dǎo) 致所需連線數(shù)量大量增加，即需要另外128x4共512條連線才能實(shí)現(xiàn)設(shè)定的功能，這可能會 對系統(tǒng)運(yùn)行的可靠性造成致命性的降低。
發(fā)明內(nèi)容
本發(fā)明實(shí)施例提供一種構(gòu)建時分復(fù)用交換網(wǎng)絡(luò)的方法及裝置，用以降低針對時分
復(fù)用交換網(wǎng)絡(luò)設(shè)計的PCB線路的復(fù)雜度。 本發(fā)明實(shí)施例采用的具體技術(shù)方案如下 —種構(gòu)建時分復(fù)用交換網(wǎng)絡(luò)的方法，采用若干現(xiàn)場可編程門陣列FPGA芯片組建 時分復(fù)用T匿交換網(wǎng)絡(luò)，所述FPGA芯片包括若干串化器/解串器SerDes接口 ，各FPGA芯 片通過SerDes接口建立的SerDes鏈路實(shí)現(xiàn)彼此間的互聯(lián)。
—種時分復(fù)用交換網(wǎng)絡(luò)，包括 若干現(xiàn)場可編程門陣列FPGA芯片，用于組建時分復(fù)用T匿交換網(wǎng)絡(luò)，所述FPGA芯 片包括若干串化器/解串器SerDes接口 ，各FPGA芯片通過SerDes接口之間建立的SerDes 鏈路實(shí)現(xiàn)彼此間的互聯(lián)。 —種用于上述時分復(fù)用交換網(wǎng)絡(luò)中兩個互通FPGA芯片之間的接續(xù)方法，包括
設(shè)置所述兩個FPGA芯片的指定時隙為處理器模式，并輸出接續(xù)碼；
建立所述兩個FPGA芯片中主交換芯片的接續(xù)。 —種用于上述時分復(fù)用交換網(wǎng)絡(luò)中兩個互通FPGA芯片之間的拆續(xù)方法，包括
設(shè)置所述兩個FPGA芯片的指定時隙為處理器模式，并輸出拆續(xù)碼；
拆除所述兩個FPGA芯片中主交換芯片的接續(xù)。 本發(fā)明實(shí)施例中，基于SerDes鏈路構(gòu)建矩陣式TDM交換網(wǎng)絡(luò)，有效地降低了針對 高密度大容量TDM交換網(wǎng)絡(luò)所設(shè)計的PCB線路的復(fù)雜度，避免了芯片間大量連線對系統(tǒng)運(yùn) 行的可靠性造成的致命性降低，從而大大提高了 PCB設(shè)計方案的質(zhì)量，在提升T匿交換網(wǎng)絡(luò) 密度的同時，也提高了系統(tǒng)運(yùn)行的可靠性。
圖1為現(xiàn)有技術(shù)下65， 536x65， 536無阻塞交換網(wǎng)絡(luò)框圖； 圖2為現(xiàn)有技術(shù)下基于IDT72V73273芯片以2 X 2矩陣方式構(gòu)建64K時隙無阻塞 交換網(wǎng)絡(luò)的原理框圖； 圖3為現(xiàn)有技術(shù)下輸出串行數(shù)據(jù)引腳以高阻方式復(fù)接原理框圖； 圖4為本發(fā)明實(shí)施例中實(shí)現(xiàn)131， 072x131， 072無阻塞交換網(wǎng)絡(luò)的框圖； 圖5為本發(fā)明實(shí)施例中實(shí)現(xiàn)基于FPGA芯片以2X2矩陣方式構(gòu)建128K時隙無阻
塞交換網(wǎng)絡(luò)的原理框圖； 圖6為本發(fā)明實(shí)施例中0#芯片內(nèi)部結(jié)構(gòu)功能框圖；
圖7為本發(fā)明實(shí)施例中1#芯片內(nèi)部結(jié)構(gòu)功能框圖。
具體實(shí)施例方式
為了克服現(xiàn)有技術(shù)下存在的采用多個芯片構(gòu)建高密度大容量矩陣式T匿交換網(wǎng) 絡(luò)時，芯片間連線太多而導(dǎo)致的芯片引腳資源緊張、PCB設(shè)計難度劇增、以及由此直接導(dǎo) 致的單板故障點(diǎn)增多、調(diào)試和生產(chǎn)效率低下、對系統(tǒng)運(yùn)行的可靠性造成致命性的降低等 系列問題，本發(fā)明實(shí)施例中，提供一種基于串化器/解串器(Serializer-Deserializer， SerDes)鏈路構(gòu)建矩陣式T匿交換網(wǎng)絡(luò)的方法。
實(shí)際應(yīng)用中，可以采用nXn矩陣方式布置若干現(xiàn)場可編程門陣列 (Field-Programmable Gate Array,FPGA)芯片，以形成TDM交換網(wǎng)絡(luò)，其中，n為自然數(shù)，且 n > 2。本發(fā)明實(shí)施例中，僅以2 X 2矩陣為例進(jìn)行介紹。 本發(fā)明實(shí)施例中，以FPGA單芯片具有65， 536x65， 536 (即64K時隙)無阻塞交換 為基礎(chǔ)，使用4片F(xiàn)PGA芯片，采用2 X 2矩陣方式構(gòu)建131， 072x131， 072 (即128K時隙)無 阻塞交換網(wǎng)絡(luò)。其中，假設(shè)串行數(shù)據(jù)速率為32， 768Mbps ;128K時隙無阻塞交換網(wǎng)絡(luò)各芯片 間互連采用2. 5G SerDes鏈路技術(shù)； 本發(fā)明實(shí)施例中，使用的FPGA芯片自帶SerDes接口，最高支持?jǐn)?shù)據(jù)速率為 3. 125Gbps，綜合考慮SerDes接口性能和交換網(wǎng)絡(luò)串行數(shù)據(jù)線數(shù)兩方面的因素，較佳地， 2. 5G SerDes鏈路采用的數(shù)據(jù)速率為2621. 44Mbps，采用G8B10B協(xié)議編碼，且每條2. 5G SerDes內(nèi)部攜帶有64條32MJW的串行數(shù)據(jù)。 本發(fā)明實(shí)施例不限于只使用2. 5G SerDes鏈路進(jìn)行交換網(wǎng)絡(luò)各芯片間互連，采用 2.5G SerDes鏈路實(shí)現(xiàn)各芯片間互連只是本發(fā)明實(shí)施例中提供的一種較佳地實(shí)現(xiàn)方式。根 據(jù)所選SerDes接口性能以及交換網(wǎng)絡(luò)容量和交換網(wǎng)絡(luò)串行數(shù)據(jù)線數(shù)等因素，還可以采用 1.25G SerDes等其它數(shù)據(jù)速率，在此不再贅述。 另一方面，本發(fā)明實(shí)施例中，在采用2. 5G SerDes鏈路進(jìn)行交換網(wǎng)絡(luò)各芯片間互連 時，在輸出級芯片中采用"AND"邏輯或者"OR"邏輯，以解決關(guān)聯(lián)芯片的輸出引腳的復(fù)用問 題；以及在對交換網(wǎng)絡(luò)進(jìn)行接續(xù)時和拆續(xù)時，應(yīng)采取"二級接續(xù)"和"二級拆續(xù)"的工作方式 完成操作。 下面結(jié)合附圖對基于SerDes鏈路構(gòu)建矩陣式TOM交換網(wǎng)絡(luò)的方法進(jìn)行說明。
參閱圖4所示，本發(fā)明實(shí)施例實(shí)現(xiàn)一個131，072xl31，072(即128K時隙)無阻塞
交換網(wǎng)絡(luò)。 參閱圖5所示，每個FPGA單芯片具有65， 536x65， 536 (即64K時隙)無阻塞交換 能力，要構(gòu)建131， 072x131， 072 (即128K時隙)無阻塞交換網(wǎng)絡(luò)，需要4片F(xiàn)PGA芯片，采用 2X2矩陣方式進(jìn)行連接。 128K時隙無阻塞交換網(wǎng)絡(luò)共有256條串行數(shù)據(jù)輸入引腳32M_HW_IN〈255. . 0>，將 其分成兩組各128條，其中前128條串行數(shù)據(jù)輸入引腳32M_HW_IN〈127. . 0>輸入至0#芯片， 后128條串行數(shù)據(jù)輸入引腳32M_HW_IN〈255. . 128〉輸入至2#芯片。128K時隙無阻塞交換 網(wǎng)絡(luò)共有256條串行數(shù)據(jù)輸出引腳32M_HW_0UT〈255. . 0〉，將其分成兩組各128條，其中前 128條串行數(shù)據(jù)輸出引腳32M_HW_0UT〈127. . 0>由1#芯片輸出，后128條串行數(shù)據(jù)輸出引腳 32M_HW_0UT〈255. . 128〉由3#芯片輸出。 以2X2矩陣方式構(gòu)建128K時隙無阻塞交換網(wǎng)絡(luò)，交換網(wǎng)絡(luò)各芯片間互連采用 2. 5G(2621. 44Mbps) SerDes鏈路技術(shù)，2. 5G SerDes鏈路采用G8B10B協(xié)議編碼，每條SerDes 鏈路內(nèi)部包含64條32MJW的串行數(shù)據(jù)，因此實(shí)現(xiàn)無阻塞交換網(wǎng)絡(luò)時，交換網(wǎng)絡(luò)各芯片間互 連需要8條2. 5G SerDes鏈路即可實(shí)現(xiàn)，如果采用現(xiàn)有技術(shù)，這將需要64x8共512條連線 才能實(shí)現(xiàn)相同的功能。 本發(fā)明實(shí)施例中，交換網(wǎng)絡(luò)各芯片間互連采用2. 5G(2621. 44Mbps) SerDes鏈路技 術(shù)，每條速率為2. 5G的SerDes鏈路內(nèi)部攜帶有64條32MJW的串行數(shù)據(jù)，并且沒有針對某 時隙設(shè)置上述交換網(wǎng)絡(luò)的工作模式為接續(xù)模式、處理器模式還是高阻模式，因此不能采用現(xiàn)有技術(shù)中的高阻方式將兩個FPGA芯片的輸出串行數(shù)據(jù)復(fù)接在一起的方法，而是在輸出 級芯片(如，1#芯片和3#芯片)中加入了一個"AND"邏輯或者"OR"邏輯以實(shí)現(xiàn)輸出串行 數(shù)據(jù)的復(fù)接。 基于上述原理，參閱圖5所示，本發(fā)明實(shí)施例中，采用2 X 2矩陣方式形成的T匿交 換網(wǎng)絡(luò)中，0#芯片與2#芯片用于接收輸入信號，1#芯片與3#芯片用于發(fā)送輸出信號，其 中，0#芯片內(nèi)的第一輸出SerDes接口與1#芯片內(nèi)的第一輸入SerDes接口相連接，0#芯片 內(nèi)的第二輸出SerDes接口與3#芯片內(nèi)的第一輸入SerDes接口相連接，2#芯片內(nèi)的第一輸 出SerDes接口與1#芯片內(nèi)的第二輸入SerDes接口相連接，2#芯片內(nèi)的第二輸出SerDes 接口與3#芯片內(nèi)的第二 SerDes接口相連接。 下面對以2X2矩陣形式設(shè)置的TDM交換網(wǎng)絡(luò)的連接方式作更進(jìn)一步的說明。
參閱圖6所示，2 X 2矩陣方式TDM交換網(wǎng)絡(luò)中，0#芯片和2#芯片具有相同的內(nèi)部 結(jié)構(gòu)功能框圖。參閱圖7所示，2X2矩陣方式T匿交換網(wǎng)絡(luò)中，1#芯片和3#芯片具有相同 的內(nèi)部結(jié)構(gòu)功能框圖。結(jié)合圖6和圖7可以看到，通過"2. 5G SERDES鏈路0UTJ)"將0#芯 片中的"2.5G SERDES接口串化器OUTJ)"輸出連接至lft芯片的"2.5G SERDES接口解串器 0UTJ)"輸入，構(gòu)成一條SerDes鏈路，實(shí)現(xiàn)了將0#芯片64K交換網(wǎng)絡(luò)輸出的前64條32MJW 輸出32M_HW_0UT0〈63. . 0>連接至輸出級1#芯片的"按位運(yùn)算AND/0R"功能塊的輸入端。 同理，"2. 5G SERDES鏈路0UTj"實(shí)現(xiàn)了將0#芯片64K交換網(wǎng)絡(luò)輸出的后64條32MJW輸 出32M_HW_0UT0〈127. . 64>連接至輸出級1#芯片的"按位運(yùn)算AND/0R"功能塊的輸入端。 因此從輸出級1#芯片的"按位運(yùn)算AND/OR"功能塊的輸入端，可以透明地看到0#芯片64K 交換網(wǎng)絡(luò)輸出的128條32MJW輸出信號32M_HW_0UT0〈127. . 0>。 與此類似，通過"2. 5G SERDES鏈路INJ)"將0#芯片中的"2. 5G SERDES接口串化 器INJ)"輸出連接至3#芯片的"2. 5G SERDES接口解串器INJ)"輸入，構(gòu)成一條SerDes鏈 路，實(shí)現(xiàn)了將0#芯片輸入的總交換網(wǎng)絡(luò)的64條32MJW輸入信號32M_HW_IN〈63. . 0>連接 至輸出級3#芯片的64K交換網(wǎng)絡(luò)的輸入端，參與總交換網(wǎng)絡(luò)64條32MJW輸入信號32M_ HW_IN〈63. . 0>到128條32MJW輸出信號32M_HW_0UT〈255. . 127〉的無阻塞交換。同理， "2. 5GSERDES鏈路INj"實(shí)現(xiàn)了將0#芯片輸入的總交換網(wǎng)絡(luò)的64條32MJW輸入信號32M_ HW_IN〈127. . 64>連接至輸出級3#芯片的64K交換網(wǎng)絡(luò)的輸入端。因此從輸出級3#芯片 的64K交換網(wǎng)絡(luò)的輸入端，可以透明地看到總交換網(wǎng)絡(luò)的128條32MJW輸入信號32M_HW_ IN〈127. . 0>。 與此類似，通過1#芯片與2#芯片之間的"2. 5G SERDES鏈路IN—2"和"2. 5GSERDES 鏈路IN—3"，在輸出級1#芯片的64K交換網(wǎng)絡(luò)的輸入端可以透明地看到總交換網(wǎng)絡(luò)的128 條32MJW輸入信號32M_HW_IN〈255. . 128〉 。 1#芯片64K交換網(wǎng)絡(luò)的輸出信號32M_HW_ 0UT1〈127. . 0>連接至"按位運(yùn)算AND/0R"功能塊的輸入端。通過"按位運(yùn)算AND/0R"功能 塊，實(shí)現(xiàn)0#芯片64K交換網(wǎng)絡(luò)的輸出信號32M_HW_0UT0〈127. . 0>與1#芯片64K交換網(wǎng)絡(luò) 的輸出信號32M_HW_0UT1〈127. . 0>的復(fù)接功能，產(chǎn)生總交換網(wǎng)絡(luò)的128條32MJW輸出信號 32M_HW_0UT〈127. . 0>。 基于上述實(shí)施例，下面以"AND"邏輯為例對各芯片之間的關(guān)聯(lián)方式進(jìn)行說明
通常情況下，128K時隙無阻塞交換網(wǎng)絡(luò)采用2X2矩陣方式構(gòu)造TDM交換網(wǎng)絡(luò)，與現(xiàn) 有技術(shù)交換網(wǎng)絡(luò)相同，從串行數(shù)據(jù)輸出引腳看進(jìn)去，與這條輸出引腳相連的兩個芯片為相
6互"關(guān)聯(lián)"的芯片。因此，參閱圖5所示，對于32M_HW_0UT〈127. . 0>輸出引腳來說，0#芯片 和1#芯片為相互關(guān)聯(lián)的芯片；對于32M_HW_0UT〈256. . 128〉輸出引腳來說，2#芯片和3#芯 片為相互關(guān)聯(lián)的芯片。 參閱圖5所示，對于本交換網(wǎng)絡(luò)中的256條32MJW資源而言，要實(shí)現(xiàn)某一特定的 時隙交換，總是需要兩個芯片的協(xié)同工作才能完成。這兩個協(xié)同工作的芯片，其中一個芯片 負(fù)責(zé)某一特定時隙交換的具體實(shí)現(xiàn)，稱之為主交換芯片。另一個芯片負(fù)責(zé)以處理器模式在 與主交換芯片所用時隙一致的時隙中輸出特定數(shù)據(jù)，實(shí)現(xiàn)相互關(guān)聯(lián)芯片輸出的復(fù)接功能， 稱之為關(guān)聯(lián)芯片。關(guān)聯(lián)芯片中與主交換芯片所用時隙一致的時隙，我們稱之為對應(yīng)時隙。根 據(jù)交換網(wǎng)絡(luò)的具體架構(gòu)，各芯片在如下情況下作為主交換芯片 (1) 32M_HW_IN〈127. ()>= = = >32M_HW_0UT〈127. 0>時，0#芯片為主交換芯片;
(2) 32M_HW_IN〈255. . 128〉 = = = > 32M_HW_0UT〈127. . 0>時，1#芯片為主交換芯 片； (3) 32M_HW_IN〈255. . 128〉 = = = > 32M_HW_0UT〈255. . 128〉時，2#芯片為主交換 心片； (4)32M_HW_IN〈127. ()>= = = > 32M_HW_0UT〈255. . 128〉時，3#芯片為主交換芯 片； 基于上述實(shí)施例，在進(jìn)行T匿交換網(wǎng)絡(luò)的接續(xù)時和拆續(xù)時，應(yīng)采取"二級接續(xù)"和 "二級拆續(xù)"的工作方式完成操作。
例如，二級接續(xù)過程包括以下兩個步驟
(1)設(shè)置與主交換芯片相關(guān)聯(lián)的FPGA芯片的指定時隙為處理器模式，輸出數(shù)據(jù)
0xf f ;
(2)建立主交換芯片的接續(xù)
又例如，二級拆續(xù)過程包括以下兩個步驟
(1)設(shè)置與主交換芯片相關(guān)聯(lián)的FPGA芯片的指定時隙為處理器模式，輸出數(shù)據(jù)
0x54 (拆續(xù)碼) (2)拆除主交換芯片的接續(xù) 另一方面，在單板加電或者復(fù)位時，必須首先對TOM交換網(wǎng)絡(luò)進(jìn)行初始化，才能使 交換網(wǎng)絡(luò)進(jìn)入正常工作狀態(tài)，例如，128K時隙無阻塞交換網(wǎng)絡(luò)初始化過程對4個FPGA芯片 內(nèi)部的所有工作時隙設(shè)置為處理器模式，輸出數(shù)據(jù)0x54(拆續(xù)碼)； 相較于現(xiàn)有技術(shù)，本發(fā)明實(shí)施例中，基于SerDes鏈路構(gòu)建矩陣式TOM交換網(wǎng)絡(luò)，有 效地降低了針對高密度大容量T匿交換網(wǎng)絡(luò)所設(shè)計的PCB線路的復(fù)雜度，避免了芯片間大 量連線對系統(tǒng)運(yùn)行的可靠性造成的致命性降低，從而大大提高了 PCB設(shè)計方案的質(zhì)量，在 提升TOM交換網(wǎng)絡(luò)密度的同時，也提高了系統(tǒng)運(yùn)行的可靠性。 顯然，本領(lǐng)域的技術(shù)人員可以對本發(fā)明中的實(shí)施例進(jìn)行各種改動和變型而不脫離 本發(fā)明的精神和范圍。這樣，倘若本發(fā)明實(shí)施例中的這些修改和變型屬于本發(fā)明權(quán)利要求 及其等同技術(shù)的范圍之內(nèi)，則本發(fā)明中的實(shí)施例也意圖包含這些改動和變型在內(nèi)。
權(quán)利要求
一種時分復(fù)用交換網(wǎng)絡(luò)，其特征在于，包括現(xiàn)場可編程門陣列FPGA芯片，每一個FPGA芯片包括若干串化器/解串器SerDes接口，各FPGA芯片通過SerDes接口建立SerDes鏈路。
2. 如權(quán)利要求1所述的網(wǎng)絡(luò)，其特征在于，所述SerDes鏈路的速率為2. 5G或1. 25G。
3. 如權(quán)利要求1或2所述的網(wǎng)絡(luò)，其特征在于，所述各FPGA芯片的串行輸出引腳之間 通過AND邏輯或OR邏輯復(fù)接。
4. 如權(quán)利要求1或2所述的網(wǎng)絡(luò)，其特征在于，采用nXn矩陣方式布置，其中，n為自 然數(shù)，且n > 2。
5. 如權(quán)利要求4所述的網(wǎng)絡(luò)，其特征在于，所述若干FPGA芯片包括四塊，第一芯片與第 三芯片用于接收輸入信號，第二芯片與第四芯片用于發(fā)送輸出信號，其中，第一芯片內(nèi)的第 一輸出SerDes接口與第二芯片內(nèi)的第一輸入SerDes接口相連接，第一芯片內(nèi)的第二輸出 SerDes接口與第四芯片內(nèi)的第一輸入SerDes接口相連接，第三芯片內(nèi)的第一輸出SerDes 接口與第二芯片內(nèi)的第二輸入SerDes接口相連接，第三芯片內(nèi)的第二輸出SerDes接口與 第四芯片內(nèi)的第二 SerDes接口相連接。
6. —種建立如權(quán)利要求1所述時分復(fù)用交換網(wǎng)絡(luò)接續(xù)的方法，其特征在于，包括 設(shè)置與主交換芯片相關(guān)聯(lián)的FPGA芯片的指定時隙為處理器模式，并輸出用于完成復(fù)接的數(shù)據(jù)；建立所述主交換芯片的接續(xù)。
7. 如權(quán)利要求6所述的方法，其特征在于，在單板回電或者復(fù)位時，將所述時分復(fù)用交 換網(wǎng)絡(luò)內(nèi)設(shè)置的若干FPGA芯片的所有工作時隙設(shè)置為處理器模式，并輸出拆續(xù)碼。
8. —種拆除權(quán)利要求1所述時分復(fù)用交換網(wǎng)絡(luò)接續(xù)的方法，其特征在于，包括 設(shè)置與主交換芯片相關(guān)聯(lián)的FPGA芯片的指定時隙為處理器模式，并輸出拆續(xù)碼； 拆除所述主交換芯片的接續(xù)。
9. 如權(quán)利要求8所述的方法，其特征在于，在單板回電或者復(fù)位時，將所述時分復(fù)用交 換網(wǎng)絡(luò)內(nèi)設(shè)置的若干FPGA芯片的所有工作時隙設(shè)置為處理器模式，并輸出拆續(xù)碼。
全文摘要
本發(fā)明涉及通信領(lǐng)域，公開了一種構(gòu)建時分復(fù)用交換網(wǎng)絡(luò)的方法，用于降低針對時分復(fù)用交換網(wǎng)絡(luò)設(shè)計的PCB線路的復(fù)雜度，該方法為采用若干現(xiàn)場可編程門陣列FPGA芯片組建時分復(fù)用TDM交換網(wǎng)絡(luò)，所述FPGA芯片包括若干串化器/解串器SerDes接口，各FPGA芯片通過SerDes接口建立的SerDes鏈路實(shí)現(xiàn)彼此間的互聯(lián)。這樣，有效地降低了針對高密度大容量TDM交換網(wǎng)絡(luò)所設(shè)計的PCB線路的復(fù)雜度，避免了芯片間大量連線對系統(tǒng)運(yùn)行的可靠性造成的致命性降低，從而大大提高了PCB設(shè)計方案的質(zhì)量，在提升TDM交換網(wǎng)絡(luò)密度的同時，也提高了系統(tǒng)運(yùn)行的可靠性。本發(fā)明同時公開了一種時分復(fù)用交換網(wǎng)絡(luò)。
文檔編號H04Q11/04GK101778318SQ20091025255
公開日2010年7月14日 申請日期2009年12月25日 優(yōu)先權(quán)日2009年12月25日
發(fā)明者胡貴生 申請人:中興通訊股份有限公司