專利名稱：基于內(nèi)容訪問存儲器的數(shù)字電視傳輸流pid過濾器的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及數(shù)字電視前端設(shè)備中傳輸流PID過濾器，尤其涉及一種基于內(nèi)容訪問存儲器(以下簡稱CAM)的數(shù)字電視傳輸流PID過濾器，適用于各類數(shù)字電視前端設(shè)備。
背景技術(shù)：
傳輸流(以下簡稱TS流)是數(shù)字電視前端系統(tǒng)中業(yè)務(wù)數(shù)據(jù)和管理信息的組織單位，也是設(shè)備間互聯(lián)互通的標(biāo)準(zhǔn)。在TS流中，各類業(yè)務(wù)數(shù)據(jù)和管理信息是按分組組織的，各類分組用PID(分組標(biāo)識)進行標(biāo)識。所以，對PID進行過濾是各類數(shù)字電視前端設(shè)備的必備功能，PID過濾器是各類數(shù)字電視前端設(shè)備中的核心部件之一。 在現(xiàn)有技術(shù)中，傳輸流PID過濾器多采用現(xiàn)場可編程門陣列(FPGA)作為物理載體，在其內(nèi)部嵌入了多路輸入緩沖模塊、一個過濾模塊和多路輸出緩沖模塊。分組進入輸入緩沖區(qū)后，由過濾模塊讀取，然后根據(jù)過濾模塊中內(nèi)建的過濾規(guī)則進行處理，然后將處理后的分組寫入輸出緩沖模塊中。在處理過程中，對PID的要求必須在一個時鐘周期內(nèi)完成?？紤]到FPGA的規(guī)模與成本成正比的情況，目前，PID的比對、定位和讀取都采用串行算法實現(xiàn)，以達(dá)到控制FPGA規(guī)模、降低成本的目的。但不足是，由于受FPGA速度的限制，在一個時鐘周期內(nèi)可以比對、定位和讀取的PID數(shù)量就有限制，且處理的效率很低，不能滿足復(fù)雜應(yīng)用環(huán)境的要求。

發(fā)明內(nèi)容本實用新型的目的旨在克服現(xiàn)有技術(shù)中的不足，提供一種基于內(nèi)容訪問存儲器的數(shù)字電視傳輸流PID過濾器。 本實用新型的內(nèi)容是一種基于內(nèi)容訪問存儲器的數(shù)字電視傳輸流PID過濾器，包括一個現(xiàn)場可編程門陣列，嵌入在現(xiàn)場可編程門陣列內(nèi)部的多路輸入緩沖模塊、一個過濾模塊和多路輸出緩沖模塊，所述過濾模塊上增設(shè)了 一個內(nèi)容訪問存儲器接口 ，所述內(nèi)容訪問存儲器接口上連接有一個內(nèi)容訪問存儲器模塊。 本實用新型的內(nèi)容中所述內(nèi)容訪問存儲器模塊型號為IDT70V28L。 與現(xiàn)有技術(shù)相比，本實用新型的有益效果是由于在現(xiàn)有的傳輸流PID過濾器中
增加了內(nèi)容訪問存儲器模塊，故實現(xiàn)了對任意數(shù)量的PID的比對、定位和讀取在一個時鐘
周期內(nèi)完成，使得可處理的PID數(shù)量更多、速度更快，滿足了數(shù)字電視前端設(shè)備在復(fù)雜應(yīng)用
環(huán)境中的對TS流處理效率和靈活性的要求。

圖1本實用新型實施例電路原理框具體實施方式
以下結(jié)合附圖對本實用新型做進一步的描述。[0010] 圖1中，一種基于內(nèi)容訪問存儲器的數(shù)字電視傳輸流PID過濾器，包括一個現(xiàn)場可編程門陣列(FPGA)，嵌入在現(xiàn)場可編程門陣列(FPGA)內(nèi)部的多路輸入緩沖模塊、一個過濾模塊和多路輸出緩沖模塊，所述過濾模塊上增設(shè)了一個內(nèi)容訪問存儲器接口，所述內(nèi)容訪問存儲器接口上連接有一個內(nèi)容訪問存儲器模塊。其中多路輸入緩沖模塊、過濾模塊和輸出緩沖模塊采用ALTERA公司的Cyclone3系列FPGA實現(xiàn)，內(nèi)容訪問存儲器(CAM)采用IDT公司的IDT70V28L實現(xiàn)。 按照分組的處理流程，輸入緩沖模塊對各路輸入的傳輸流進行同步，并以分組(packet)為單位存儲于輸入緩沖模塊中的先進先出存儲器(FIFO)中等待后繼的處理。[0012] 然后，過濾模塊從輸入緩沖模塊中提取輸入的分組，并分析出其中的PID，通過內(nèi)容訪問存儲器接口送給由內(nèi)容訪問存儲器模塊，并根據(jù)內(nèi)容訪問存儲器模塊返回的過濾項確定過濾規(guī)則，最后按規(guī)則完成過濾、分流和映射處理，并將處理后的分組(packet)分別寫入各路輸出緩沖模塊。 內(nèi)容訪問存儲器模塊中存儲有過濾項，根據(jù)輸入分組的PID，在一個時鐘周期內(nèi)完成比對、定位和讀取，并立即返回過濾項。過濾項中包含過濾及分流處理的策略，包括濾除和分流輸出方向等信息。過濾項中還包含映射策略，即輸入分組的PID應(yīng)在輸出時更改成的目的值。 輸出緩沖模塊中存儲過濾處理后的分組，并等待后繼各功能模塊讀取這些分組以進行進一步的處理。
權(quán)利要求一種基于內(nèi)容訪問存儲器的數(shù)字電視傳輸流PID過濾器，包括一個現(xiàn)場可編程門陣列，嵌入在現(xiàn)場可編程門陣列內(nèi)部的多路輸入緩沖模塊、一個過濾模塊和多路輸出緩沖模塊，所述過濾模塊上增設(shè)了一個內(nèi)容訪問存儲器接口，所述內(nèi)容訪問存儲器接口上連接有一個內(nèi)容訪問存儲器模塊。
2. 根據(jù)權(quán)利要求1所述的一種基于內(nèi)容訪問存儲器的數(shù)字電視傳輸流PID過濾器，其 特征是所述內(nèi)容訪問存儲器模塊型號為IDT70V28L。
專利摘要本實用新型公開了一種基于內(nèi)容訪問存儲器的數(shù)字電視傳輸流PID過濾器，包括一個FPGA，嵌入在FPGA內(nèi)部的多路輸入緩沖模塊、一個過濾模塊和多路輸出緩沖模塊，所述過濾模塊上增設(shè)了一個內(nèi)容訪問存儲器接口，所述內(nèi)容訪問存儲器接口上連接有一個內(nèi)容訪問存儲器模塊。由于在現(xiàn)有的傳輸流PID過濾器中增加了內(nèi)容訪問存儲器模塊，故實現(xiàn)了對任意數(shù)量的PID的比對、定位和讀取在一個時鐘周期內(nèi)完成，使得可處理的PID數(shù)量更多，滿足了數(shù)字電視前端設(shè)備在復(fù)雜應(yīng)用環(huán)境中的對TS流處理效率和靈活性的要求。
文檔編號H04N7/24GK201467374SQ20092008264
公開日2010年5月12日 申請日期2009年7月16日 優(yōu)先權(quán)日2009年7月16日
發(fā)明者肖凱 申請人:四川九州電子科技股份有限公司