專利名稱：一種非整數(shù)倍插值裝置及信號調(diào)制系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及數(shù)字電視編碼技術(shù)領(lǐng)域，特別是一種非整數(shù)倍插值裝置及信號調(diào) 制系統(tǒng)。
背景技術(shù)：
數(shù)字電視系統(tǒng)在進(jìn)入調(diào)頻發(fā)送之前，首先要進(jìn)行TS流(Transport Stream,傳輸 流)接收，前向糾錯(cuò)，星座映射等編碼，再進(jìn)行信號的中頻調(diào)制。在調(diào)制的過程中，需要對信 號進(jìn)行成形濾波、多級的插值等濾波，經(jīng)過DDS(Direct Digital Synthesis，直接數(shù)字合成 器)把信號搬移到需要的頻點(diǎn)上，再進(jìn)行載波傳送。根據(jù)奈奎斯特采樣定理，輸入到DDS載波的信號采樣頻率要達(dá)到符號率頻率的2 倍以上，一般的數(shù)字電視調(diào)制系統(tǒng)編碼輸出的符號率為幾兆，一般的中頻輸出要求在50MHz 到60MHz之間，系統(tǒng)時(shí)鐘要求達(dá)160MHz以上。故編碼后的信號需經(jīng)過多級插值濾波，如插 值成形濾波，CIC(Cascaded integrator comb，級聯(lián)積分梳狀)插值濾波等，才能使輸入的 符號率與系統(tǒng)時(shí)鐘相接近。但一般的插值濾波只適應(yīng)整數(shù)倍的情況，無法與系統(tǒng)時(shí)鐘完全 匹配，這樣會(huì)導(dǎo)致時(shí)鐘與信號不成整數(shù)倍關(guān)系，這樣的信號載波進(jìn)入DDS后會(huì)使接收端出 現(xiàn)減少信號質(zhì)量，甚至出現(xiàn)沒有信號質(zhì)量的情況。必須通過小數(shù)倍插值變采樣率，使得出來 的符號與系統(tǒng)時(shí)鐘匹配。一般的做法是用整數(shù)倍的插值濾波對信號處理，如圖1所示，為現(xiàn)有技術(shù)中 的采用PLL方式的信號編碼及調(diào)制系統(tǒng)結(jié)構(gòu)示意圖，編碼后的信號，通過插值成形 濾波、CIC補(bǔ)償插值濾波和CIC插值濾波，三種整數(shù)倍的插值濾波，再用可配置相位 PLUPhase-LockedLoop，鎖相環(huán))產(chǎn)生不同的時(shí)鐘和數(shù)字控制震蕩器產(chǎn)生頻率控制字進(jìn)行 中頻的調(diào)制。有線數(shù)字電視信道編碼和調(diào)制的傳統(tǒng)實(shí)現(xiàn)方式是將成型濾波輸出的數(shù)據(jù)經(jīng)過D/A 變換后與外部的正交調(diào)制信號相乘得到基帶的中頻調(diào)制。采用DDS技術(shù)產(chǎn)生正交信號，實(shí) 現(xiàn)基帶的中頻調(diào)制。編碼后出來的信息流的速率是可變的，而要求調(diào)制輸出的是中頻固定 的基帶調(diào)制信號，所以必須計(jì)算并補(bǔ)償NCO(Numerical Controlled Oscillator，數(shù)字控制 震蕩器)的頻率控制字，使得NCO輸出穩(wěn)定的正交調(diào)制信號。為了配置PLL的各級鏈路實(shí)時(shí) 產(chǎn)生各級時(shí)鐘，每個(gè)模塊的需要具有嚴(yán)格的同步性，必須構(gòu)建高校的PLL使得編碼的同步。 才能輸出為連續(xù)的無縫隙碼流?，F(xiàn)有技術(shù)用可配置相位PLL產(chǎn)生時(shí)鐘來控制信號調(diào)制可以用在對符號率精度要 求不高的情況下，但隨著信號符號率精度的提高，調(diào)制模塊就必需要采用高精度鎖相環(huán)來 產(chǎn)生時(shí)鐘，但在某些情況下這是達(dá)不到的。而且，信號經(jīng)過調(diào)制后的載波還需要根據(jù)符號率 來調(diào)整DDS，實(shí)現(xiàn)過程復(fù)雜而且消耗大量的硬件資源，成本較高。

實(shí)用新型內(nèi)容本實(shí)用新型所要解決的技術(shù)問題在于提供一種非整數(shù)倍插值裝置，其可采用固定時(shí)鐘進(jìn)行調(diào)制，極大地降低了成本，且提高了信號質(zhì)量。為解決本實(shí)用新型的技術(shù)問題，本實(shí)用新型公開一種非整數(shù)倍插值裝置，包括地 址控制器、查找表存儲(chǔ)器、輸入寄存器、乘法器、加法器和輸出寄存器；所述地址控制器與查找表存儲(chǔ)器相連，用于根據(jù)插值后的符號率和固定時(shí)鐘的頻 率，計(jì)算出存儲(chǔ)地址并將所述存儲(chǔ)地址輸入到查找表存儲(chǔ)器；所述查找表存儲(chǔ)器還與乘法 器相連，用于根據(jù)地址控制器輸出的地址查找該地址中預(yù)先存儲(chǔ)的參數(shù)C，并輸出到乘法 器；所述輸入寄存器與乘法器相連，用于接收、緩存、移位信號，并輸出到乘法器；所述乘法 器還與加法器相連，用于將參數(shù)C與寄存器輸出的信號相乘，并將結(jié)果輸入加法器；所述加 法器還與輸出寄存器相連，用于將乘法器輸出的結(jié)果進(jìn)行相加，得到結(jié)果信號并將結(jié)果信 號輸入到輸出寄存器；所述輸出寄存器用于緩存并輸出所述加法器輸出的結(jié)果信號。其中，所述地址控制器包括相互連接的地址累加值計(jì)算模塊和地址累加模塊，所 述地址累加值計(jì)算模塊用于根據(jù)插值后的符號率和固定時(shí)鐘的頻率計(jì)算出地址平均增量 和地址初始累加值，并將所述地址平均增量和地址初始累加值輸入到地址累加模塊；所述 地址累加模塊，用于根據(jù)地址初始累加值和地址平均增量計(jì)算出相應(yīng)的存儲(chǔ)地址，并輸出。其中，所述地址控制器包括地址累加模塊，其預(yù)先存儲(chǔ)有地址平均增量和地址初 始累加值，根據(jù)地址初始累加值和地址平均增量累加計(jì)算出相應(yīng)的存儲(chǔ)地址，并輸出。其中，所述地址累加值計(jì)算模塊還用于設(shè)置地址的精度；所述地址控制器還包括 連接到地址累加模塊的位寬截取模塊，所述位寬截取模塊用于根據(jù)所述地址的精度截取所 述地址累加模塊輸出的存儲(chǔ)地址的位寬，并輸出截取位寬后的存儲(chǔ)地址；所述查找表存儲(chǔ) 器用于根據(jù)所述位寬截取模塊輸出的存儲(chǔ)地址，查找相應(yīng)地址中預(yù)先存儲(chǔ)的參數(shù)C。其中，所述地址控制器還包括連接到地址累加模塊的位寬截取模塊，所述位寬截 取模塊預(yù)先存儲(chǔ)了地址的精度，用于根據(jù)地址的精度截取所述地址累加模塊輸出的存儲(chǔ)地 址的位寬，并輸出截取位寬后的存儲(chǔ)地址；所述查找表存儲(chǔ)器用于根據(jù)所述位寬截取模塊 輸出的存儲(chǔ)地址，查找相應(yīng)地址中預(yù)先存儲(chǔ)的參數(shù)C。其中，所述查找表存儲(chǔ)器每一存儲(chǔ)地址存儲(chǔ)4個(gè)參數(shù)C。其中，所述加法器是流水線加法器。為解決本實(shí)用新型的技術(shù)問題，本實(shí)用新型還公開一種信號調(diào)制系統(tǒng)，包括依次 相連的插值成形濾波器，CIC補(bǔ)償插值濾波器、CIC插值濾波器、DDS載波裝置和D/A上變頻 器，在所述CIC插值濾波器和DDS載波裝置之前還連接有以上所述的非整數(shù)倍插值裝置；所 述信號調(diào)制系統(tǒng)連接固定時(shí)鐘，接收數(shù)字信號和固定時(shí)鐘的信號。其中，所述非整數(shù)倍插值裝置的查找表存儲(chǔ)器每一存儲(chǔ)地址存儲(chǔ)4個(gè)參數(shù)C。其中，所述非整數(shù)倍插值裝置的加法器是流水線加法器。與現(xiàn)有技術(shù)相比，本實(shí)用新型具有如下有益效果本實(shí)用新型采用基于固定時(shí)鐘 的非整數(shù)倍插值濾波，既實(shí)現(xiàn)了不同符號率的信號調(diào)制，又降低了成本，并且大大提高了信 號質(zhì)量；同時(shí)，又通過查找表存儲(chǔ)器查找參數(shù)C，從而提高了信號處理速度。
圖1是現(xiàn)有技術(shù)的信號編碼及調(diào)制系統(tǒng)結(jié)構(gòu)圖；圖2是本實(shí)用新型的信號調(diào)制系統(tǒng)結(jié)構(gòu)圖；圖3是本實(shí)用新型實(shí)施例1的非整數(shù)倍插值裝置結(jié)構(gòu)圖；[0024]圖4是本實(shí)用新型實(shí)施例1的一具體實(shí)例的非整數(shù)倍插值裝置結(jié)構(gòu)圖；圖5是本實(shí)用新型實(shí)施例1的地址控制器結(jié)構(gòu)圖；圖6是本實(shí)用新型實(shí)施例2的地址控制器結(jié)構(gòu)圖。
具體實(shí)施方式

以下結(jié)合附圖和實(shí)施例，對本實(shí)用新型作進(jìn)一步詳細(xì)說明。如圖2所示，本實(shí)用新型的信號調(diào)制系統(tǒng)連接固定時(shí)鐘，接收編碼模塊輸出的數(shù) 字信號及符號率，以及接收固定時(shí)鐘輸出的時(shí)鐘信號，其包括依次相連的插值成形濾波器、 CIC補(bǔ)償插值濾波器、CIC插值濾波器、非整數(shù)倍插值裝置、DDS載波裝置和D/A上變頻器。 本實(shí)用新型的改進(jìn)點(diǎn)在于非整數(shù)倍插值裝置，其他模塊都是現(xiàn)有技術(shù)。以下結(jié)合兩個(gè)實(shí)施 例對本實(shí)用新型的非整數(shù)倍插值裝置作詳細(xì)說明。實(shí)施例1如圖3所述，本實(shí)施例的非整數(shù)倍插值裝置包括地址控制器、查找表存儲(chǔ)器、輸入 寄存器、乘法器、加法器和輸出寄存器；所述地址控制器與查找表存儲(chǔ)器相連，用于根據(jù)插值后的符號率和固定時(shí)鐘的頻 率，計(jì)算出存儲(chǔ)地址并將所述存儲(chǔ)地址輸入到查找表存儲(chǔ)器；所述查找表存儲(chǔ)器還與乘法 器相連，用于根據(jù)地址控制器輸出的地址查找該地址中預(yù)先存儲(chǔ)的參數(shù)C，并輸出到乘法 器；所述輸入寄存器與乘法器相連，用于接收、緩存、移位信號，并輸出多組移位信號到乘法 器；所述乘法器還與加法器相連，用于將參數(shù)C與寄存器輸出的多組移位信號相乘，得到多 組結(jié)果，并將結(jié)果輸入加法器；所述加法器還與輸出寄存器相連，用于將乘法器輸出的多組 結(jié)果進(jìn)行相加，得到最后的結(jié)果信號并將結(jié)果信號輸入到輸出寄存器；所述輸出寄存器用 于緩存并輸出所述加法器輸出的結(jié)果信號。如圖5所示，本實(shí)施例的地址控制器包括依次相連的地址累加值計(jì)算模塊、地址 累加模塊和位寬截取模塊，所述地址累加值計(jì)算模塊用于根據(jù)插值后的符號率和固定時(shí)鐘 的頻率計(jì)算出地址平均增量和地址初始累加值，并設(shè)置地址的精度，并將所述地址平均增 量和地址初始累加值輸入到地址累加模塊。所述地址累加模塊，用于根據(jù)地址初始累加值 和地址平均增量計(jì)算出相應(yīng)的多組存儲(chǔ)地址，并輸出到所述位寬截取模塊。所述位寬截取 模塊用于根據(jù)所述地址的精度截取所述地址累加模塊輸出的存儲(chǔ)地址的位寬，并輸出截取 位寬后的存儲(chǔ)地址；所述查找表存儲(chǔ)器用于根據(jù)所述位寬截取模塊輸出的存儲(chǔ)地址，查找 相應(yīng)地址中預(yù)先存儲(chǔ)的參數(shù)C。以下詳細(xì)描述本實(shí)施例的具體實(shí)現(xiàn)過程。首先，編碼模塊對信號進(jìn)行編碼后，輸出信號及初始的符號率到信號調(diào)制模塊的 插值成形濾波器，再依次進(jìn)入CIC補(bǔ)償插值濾波器和CIC插值濾波器。其中，插值成形濾波 器、CIC補(bǔ)償插值濾波器和CIC插值濾波器都是整數(shù)倍的插值，可根據(jù)開發(fā)需求，設(shè)置為2倍 插值、3倍插值、4倍插值等。信號經(jīng)過整數(shù)倍的插值后，其符號率也增加了相應(yīng)的倍數(shù)據(jù)。 例如，假設(shè)初始符號率fs為5. 03125MHz，假設(shè)系統(tǒng)時(shí)鐘fc為165MHz。插值成形濾波器和 CIC補(bǔ)償插值濾波器為2倍插值，CIC插值濾波器為8倍插值，那么，信號的符號率經(jīng)三次整 數(shù)倍的插值后，插值后fs為161MHz，與系統(tǒng)時(shí)鐘不匹配，需進(jìn)行非整數(shù)倍插值。然后，非整數(shù)倍插值裝置對插值后fs進(jìn)行小數(shù)倍的插值處理，在本實(shí)施例中，采 用經(jīng)典的分段插值曲線進(jìn)行插值，為了便于在硬件上實(shí)現(xiàn)插值和有較好的濾波效果，采取了 4階3次項(xiàng)分段多項(xiàng)式，如公式1和公式2所示。 ι 其中，k為整數(shù)；參數(shù)C為 參數(shù)α優(yōu)選取0. 5，為達(dá)到具佳的濾波效果。(公式1)
(公式 2)其中，fs為插值后的符號率，fc為固定時(shí)鐘的頻率，μ的范圍為0至1，根據(jù)fs和 fc的比值均勻地從1變?yōu)?，j取[ll/(l-fs/fc)]區(qū)間的所有整數(shù)。例如，fc為 165MHz, fs 為 161MHz，則，一組 μ j = [1,0. 9757,0. 9515,0. 9272，· · ·， 0.0242,0]。根據(jù)公式1的映射關(guān)系，不同的符號率fs對應(yīng)不同的4組參數(shù)C，而且個(gè)數(shù)也不一 樣。因?yàn)槊總€(gè)μ」對應(yīng)4組參數(shù)C，而根據(jù)fs和fc的比值的不同，Pj的個(gè)數(shù)也不一樣，所 以對應(yīng)的4組參數(shù)C的個(gè)數(shù)也不相同。地址累加值計(jì)算模塊根據(jù)插值后的fs和固定時(shí)鐘fc計(jì)算其比值fs/fc，即地址平 均增量；地址初始累加值一般情況下都為0。地址累加值計(jì)算模塊將地址平均增量輸出到 地址累加模塊的地址累加值寄存器Dl中，地址初始累加值則輸出到地址累加模塊的加法 器中。地址累加模塊，將地址初始累加值加上地址平均增量后，其結(jié)果即為μ」，再將結(jié)果輸 出到位寬截取模塊，同時(shí)，緩存該結(jié)果，以供下一次再加上地址平均增量計(jì)算下一個(gè)μ」。在本實(shí)施例中地址累加值計(jì)算模塊設(shè)置地址精度為1024，即μ」從1到0均勻遞 減，中間相隔1024個(gè)，同時(shí)，查找表存儲(chǔ)器的地址為從1到1024，每個(gè)地址存入相應(yīng)的4個(gè) 參數(shù)C (C_2、C^1, C0, C1)。地址累加模塊計(jì)算出的地址是二進(jìn)制值，如果計(jì)算結(jié)果的小數(shù)點(diǎn)位 數(shù)過多，會(huì)使二進(jìn)制的地址值位數(shù)較多，因此，需要位寬截取模塊截取掉二進(jìn)制的地址值的 低位的若干位，使其符合地址精度的要求，采用位寬截取模塊可降低對查找表存儲(chǔ)器的存 儲(chǔ)容量的要求。當(dāng)然，在存儲(chǔ)容量足夠大時(shí)，可以省去該位寬截取模塊。在本實(shí)施例中，參數(shù)C的值需要被預(yù)先根據(jù)公式1計(jì)算出來，然后再存入查找表存 儲(chǔ)器。由于α是固定的，μ取所有間隔值，因此，參數(shù)C可預(yù)先計(jì)算出來并存在查找表存 儲(chǔ)器中。本實(shí)用新型不必每次都計(jì)算參數(shù)C，只需通過地址累加器計(jì)算出每個(gè)Pj,再通過 查找表存儲(chǔ)器查找每個(gè)μ j相對應(yīng)的4組參數(shù)C，使系統(tǒng)處理速度大大提高。如圖4所示，本實(shí)施例中查找表存儲(chǔ)器采用只讀ROM存儲(chǔ)，其在查找到4個(gè)參數(shù) C(C_2、Cf C0, C1)之后，分別輸入乘法器3至乘法器0。寄存器0至寄存器3接收經(jīng)前三次 插值濾波處理后的信號x(k-i)，分別輸入乘法器0至乘法器3。乘法器0至乘法器3分別 將參數(shù)C與信號χ (k-i)相乘，得出的4組乘積再輸入流水線加法器，經(jīng)加法器0至加法器 2相加，最后經(jīng)寄存器4緩存后輸出的結(jié)果信號y (k)。每計(jì)算完一個(gè)y (k)，4組寄存器對信 號x(k-i)進(jìn)行移位處理，即寄存器0的值移入寄存器1，寄存器1的值移入寄存器2、寄存 器2的值再移入寄存器3，寄存器0接收新的信號χ (k-i)，然后，再和下一組的4個(gè)參數(shù)C進(jìn)行計(jì)算，得出下一個(gè)y (k)，如此循環(huán)下去，每個(gè)步驟同時(shí)并行計(jì)算。本實(shí)施例采用固定時(shí)鐘和非整數(shù)插值的方式改變符號率，可使符號率設(shè)置得更精 確，提高信號質(zhì)量，由于省去了復(fù)雜又昂貴的鎖相環(huán)模塊，因此，還進(jìn)一步地降低了成本；同 時(shí)，又通過查找表存儲(chǔ)器查找參數(shù)C，免去了每次處理都要計(jì)算該參數(shù)C的步驟，從而提高 了信號處理速度。實(shí)施例2如圖6所示，本實(shí)施例的地址控制器只包括地址累加模塊和位寬截取模塊。地址 累加模塊包括加法器和寄存器D1，加法器中預(yù)先存儲(chǔ)了地址初始累加值，一般來說地址初 始累加值都為0。寄存器Dl中預(yù)先存儲(chǔ)了地址平均增量，由于開發(fā)人員進(jìn)行產(chǎn)品設(shè)計(jì)時(shí)可 根據(jù)插值后的符號率和固定時(shí)鐘的頻率預(yù)先計(jì)算出地址平均增量，因此可將地址平均增量 預(yù)先存儲(chǔ)在寄存器Dl中。這樣，本實(shí)施例與實(shí)施例1相比，地址控制器少了一個(gè)模塊，從而 更進(jìn)一步的降低了成本，同時(shí)，由于不必每次處理都計(jì)算地址初始累加值和地址平均增量， 因此更進(jìn)一步提高了信號處理速度。當(dāng)然，也可將地址初始累加值和地址平均增量預(yù)先存儲(chǔ)在其他地方，這是本領(lǐng)域 的普通技術(shù)人員所熟知的技術(shù)。以上舉較佳實(shí)施例，對本實(shí)用新型的目的、技術(shù)方案和優(yōu)點(diǎn)進(jìn)行了進(jìn)一步詳細(xì)說 明，所應(yīng)理解的是，以上所述僅為本實(shí)用新型的較佳實(shí)施例而已，并不用以限制本實(shí)用新 型，凡在本實(shí)用新型的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本 實(shí)用新型的保護(hù)范圍之內(nèi)，本實(shí)用新型所主張的權(quán)利范圍應(yīng)以實(shí)用新型申請范圍所述為 準(zhǔn)，而非僅限于上述實(shí)施例。
權(quán)利要求一種非整數(shù)倍插值裝置，其特征在于，包括地址控制器、查找表存儲(chǔ)器、輸入寄存器、乘法器、加法器和輸出寄存器；所述地址控制器與查找表存儲(chǔ)器相連，用于根據(jù)插值后的符號率和固定時(shí)鐘的頻率，計(jì)算出存儲(chǔ)地址并將所述存儲(chǔ)地址輸入到查找表存儲(chǔ)器；所述查找表存儲(chǔ)器還與乘法器相連，用于根據(jù)地址控制器輸出的地址查找該地址中預(yù)先存儲(chǔ)的參數(shù)C，并輸出到乘法器；所述輸入寄存器與乘法器相連，用于接收、緩存、移位信號，并輸出到乘法器；所述乘法器還與加法器相連，用于將參數(shù)C與寄存器輸出的信號相乘，并將結(jié)果輸入加法器；所述加法器還與輸出寄存器相連，用于將乘法器輸出的結(jié)果進(jìn)行相加，得到結(jié)果信號并將結(jié)果信號輸入到輸出寄存器；所述輸出寄存器用于緩存并輸出所述加法器輸出的結(jié)果信號。
2.如權(quán)利要求1所述的非整數(shù)倍插值裝置，其特征在于，所述地址控制器包括相互連 接的地址累加值計(jì)算模塊和地址累加模塊，所述地址累加值計(jì)算模塊用于根據(jù)插值后的符 號率和固定時(shí)鐘的頻率計(jì)算出地址平均增量和地址初始累加值，并將所述地址平均增量和 地址初始累加值輸入到地址累加模塊；所述地址累加模塊，用于根據(jù)地址初始累加值和地 址平均增量計(jì)算出相應(yīng)的存儲(chǔ)地址，并輸出。
3.如權(quán)利要求1所述的非整數(shù)倍插值裝置，其特征在于，所述地址控制器包括地址累 加模塊，其預(yù)先存儲(chǔ)有地址平均增量和地址初始累加值，根據(jù)地址初始累加值和地址平均 增量累加計(jì)算出相應(yīng)的存儲(chǔ)地址，并輸出。
4.如權(quán)利要求2所述的非整數(shù)倍插值裝置，其特征在于，所述地址累加值計(jì)算模塊還 用于設(shè)置地址的精度；所述地址控制器還包括連接到地址累加模塊的位寬截取模塊，所述 位寬截取模塊用于根據(jù)所述地址的精度截取所述地址累加模塊輸出的存儲(chǔ)地址的位寬，并 輸出截取位寬后的存儲(chǔ)地址；所述查找表存儲(chǔ)器用于根據(jù)所述位寬截取模塊輸出的存儲(chǔ)地 址，查找相應(yīng)地址中預(yù)先存儲(chǔ)的參數(shù)C。
5.如權(quán)利要求3所述的非整數(shù)倍插值裝置，其特征在于，所述地址控制器還包括連接 到地址累加模塊的位寬截取模塊，所述位寬截取模塊預(yù)先存儲(chǔ)了地址的精度，用于根據(jù)地 址的精度截取所述地址累加模塊輸出的存儲(chǔ)地址的位寬，并輸出截取位寬后的存儲(chǔ)地址； 所述查找表存儲(chǔ)器用于根據(jù)所述位寬截取模塊輸出的存儲(chǔ)地址，查找相應(yīng)地址中預(yù)先存儲(chǔ) 的參數(shù)C。
6.如權(quán)利要求1至5任一項(xiàng)所述的非整數(shù)倍插值裝置，其特征在于，所述查找表存儲(chǔ)器 每一存儲(chǔ)地址存儲(chǔ)4個(gè)參數(shù)C。
7.如權(quán)利要求1至5任一項(xiàng)所述的非整數(shù)倍插值裝置，其特征在于，所述加法器是流水 線加法器。
8.一種信號調(diào)制系統(tǒng)，包括依次相連的插值成形濾波器，CIC補(bǔ)償插值濾波器、CIC插 值濾波器、DDS載波裝置和D/A上變頻器，其特征在于，在所述CIC插值濾波器和DDS載波 裝置之前還連接有如權(quán)利要求1至5任一項(xiàng)所述的非整數(shù)倍插值裝置；所述信號調(diào)制系統(tǒng) 連接固定時(shí)鐘，接收數(shù)字信號和固定時(shí)鐘的信號。
9.如權(quán)利要求8所述的信號調(diào)制系統(tǒng)，其特征在于，所述非整數(shù)倍插值裝置的查找表 存儲(chǔ)器每一存儲(chǔ)地址存儲(chǔ)4個(gè)參數(shù)C。
10.如權(quán)利要求8所述的信號調(diào)制系統(tǒng)，其特征在于，所述非整數(shù)倍插值裝置的加法器 是流水線加法器。
專利摘要本實(shí)用新型公開一種非整數(shù)倍插值裝置，包括地址控制器、查找表存儲(chǔ)器、輸入寄存器、乘法器、加法器和輸出寄存器；所述地址控制器與查找表存儲(chǔ)器相連，用于根據(jù)插值后的符號率和固定時(shí)鐘的頻率，計(jì)算出存儲(chǔ)地址；所述查找表存儲(chǔ)器還與乘法器相連，用于根據(jù)地址控制器輸出的地址查找該地址中預(yù)先存儲(chǔ)的參數(shù)C，并輸出到乘法器；所述輸入寄存器與乘法器相連，用于接收、緩存、移位信號，并輸出到乘法器；所述乘法器還與加法器相連，用于將參數(shù)C與寄存器輸出的信號相乘，并將結(jié)果輸入加法器。本實(shí)用新型采用基于固定時(shí)鐘的非整數(shù)倍插值濾波，既實(shí)現(xiàn)了不同符號率的信號調(diào)制，又降低了成本，并且大大提高了信號質(zhì)量。
文檔編號H04N5/14GK201663654SQ200920260720
公開日2010年12月1日 申請日期2009年11月20日 優(yōu)先權(quán)日2009年11月20日
發(fā)明者李輝亮 申請人:深圳市同洲電子股份有限公司