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速率匹配方法及裝置的制作方法

文檔序號(hào):7754997閱讀:183來源:國知局
專利名稱:速率匹配方法及裝置的制作方法
技術(shù)領(lǐng)域
本發(fā)明實(shí)施例涉及通信技術(shù)領(lǐng)域,尤其涉及一種速率匹配方法及裝置。
背景技術(shù)
在3GPP長期演進(jìn)(Long Term Evolution,簡稱LTE)系統(tǒng)中,信道編碼過程中需要 用到速率匹配以得到所需碼率下的編碼數(shù)據(jù)。通常的速率匹配方法包括子塊交織、比特收集和比特修剪三個(gè)步驟。在子塊交織 步驟中,將輸入的3個(gè)比特流中的比特排序進(jìn)行調(diào)整,這3個(gè)比特流包括1個(gè)系統(tǒng)比特流和 2個(gè)校驗(yàn)比特流。在比特收集步驟中,將經(jīng)過交織后的3個(gè)比特流中的比特?cái)?shù)據(jù),寄存在緩 存器中,先收集系統(tǒng)比特?cái)?shù)據(jù),再交替地收集2個(gè)校驗(yàn)比特?cái)?shù)據(jù)。在比特修剪步驟中,從緩 存器中讀取指定數(shù)量的比特?cái)?shù)據(jù),完成速率匹配?,F(xiàn)有技術(shù)中只是給出了速率匹配的這三個(gè)概括的步驟,但是并沒有給出每個(gè)步驟 的詳細(xì)實(shí)現(xiàn)過程。

發(fā)明內(nèi)容
本發(fā)明實(shí)施例提供一種速率匹配方法及裝置,提供了速率匹配的具體實(shí)現(xiàn)方式。本發(fā)明實(shí)施例提供了一種速率匹配方法,包括接收輸入的第一子塊、第二子塊和第三子塊的比特?cái)?shù)據(jù),向各個(gè)子塊中的比特?cái)?shù) 據(jù)插入 元數(shù)據(jù),分別組成各個(gè)子塊的待緩存的矩陣的偶數(shù)行和奇數(shù)行,將偶數(shù)行和奇數(shù) 行的比特?cái)?shù)據(jù)分別存儲(chǔ)到各個(gè)子塊的偶數(shù)行緩存器和奇數(shù)行緩存器中;將各個(gè)子塊的偶數(shù)行緩存器中的偶數(shù)行比特?cái)?shù)據(jù)和奇數(shù)行緩存器中的奇數(shù)行比 特?cái)?shù)據(jù)輸入到各個(gè)子塊對(duì)應(yīng)的第二緩存器中,并分別將各個(gè)子塊的偶數(shù)行比特?cái)?shù)據(jù)和奇數(shù) 行比特?cái)?shù)據(jù)組成尺列的矩陣;獲取各個(gè)子塊的數(shù)據(jù)的指定地址,并將所述指定地址發(fā)送給各個(gè)子塊對(duì)應(yīng)的第二 緩存器,使得各個(gè)子塊對(duì)應(yīng)的第二緩存器將所述指定地址的數(shù)據(jù)發(fā)送;接收所述第二緩存器發(fā)送的數(shù)據(jù),對(duì)接收到的數(shù)據(jù)進(jìn)行選擇,選擇出指定子塊的 數(shù)據(jù);根據(jù)所述指定地址刪除選擇出的數(shù)據(jù)中的 元數(shù)據(jù),獲得有效輸出數(shù)據(jù);將所述有效輸出數(shù)據(jù)進(jìn)行拼接后發(fā)送,發(fā)送出去的有效輸出數(shù)據(jù)的長度等于預(yù)設(shè) 輸出長度。本發(fā)明實(shí)施例還提供了一種速率匹配裝置,包括分別與第一子塊、第二子塊和第三子塊的比特?cái)?shù)據(jù)對(duì)應(yīng)的第一緩存器,包括奇數(shù) 行緩存器和偶數(shù)行緩存器,分別用于接收輸入的第一子塊、第二子塊和第三子塊的比特?cái)?shù) 據(jù),向第一子塊、第二子塊和第三子塊的比特?cái)?shù)據(jù)插入現(xiàn)元數(shù)據(jù),分別組成第一子塊、第二 子塊和第三子塊的待緩存的矩陣的偶數(shù)行和奇數(shù)行,將偶數(shù)行和奇數(shù)行的比特?cái)?shù)據(jù)分別存 儲(chǔ)到第一子塊、第二子塊和第三子塊的偶數(shù)行緩存器和奇數(shù)行緩存器中;
分別與所述第一子塊、第二子塊和第三子塊的數(shù)據(jù)對(duì)應(yīng)的第二緩存器,分別用于 緩存第一子塊、第二子塊和第三子塊的偶數(shù)行緩存器中的偶數(shù)行比特?cái)?shù)據(jù)和奇數(shù)行緩存器 中的奇數(shù)行比特?cái)?shù)據(jù),并將偶數(shù)行比特?cái)?shù)據(jù)和奇數(shù)行比特?cái)?shù)據(jù)組成及ILm行列的矩 陣;地址獲取模塊,用于獲取各個(gè)子塊的數(shù)據(jù)的指定地址,并將各個(gè)子塊的數(shù)據(jù)的指 定地址發(fā)送給分別與所述第一子塊、第二子塊和第三子塊對(duì)應(yīng)的第二緩存器,使得所述第 二緩存器將指定地址的數(shù)據(jù)發(fā)送;選擇模塊,用于接收第二緩存器發(fā)送的數(shù)據(jù),對(duì)接收到的數(shù)據(jù)進(jìn)行選擇,選擇出指 定子塊的數(shù)據(jù);刪除模塊,用于根據(jù)所述地址獲取模塊獲取到的指定地址,刪除選擇出的數(shù)據(jù)中 的 元數(shù)據(jù),獲得有效輸出數(shù)據(jù);拼接模塊,用于將所述有效輸出數(shù)據(jù)進(jìn)行拼接后發(fā)送,其中,發(fā)送出去的有效輸出 數(shù)據(jù)的長度等于預(yù)設(shè)輸出長度。本發(fā)明實(shí)施例提供的速率匹配方法及裝置,先將三個(gè)子塊的比特?cái)?shù)據(jù)插入啞元數(shù) 據(jù)后,分別組成各個(gè)子塊的待緩存的矩陣的偶數(shù)行和奇數(shù)行,將偶數(shù)行和奇數(shù)行的比特?cái)?shù) 據(jù)分別緩存到各個(gè)子塊的偶數(shù)行緩存器和奇數(shù)行緩存器中,再將各個(gè)子塊的數(shù)據(jù)輸入到第 二緩存器中,并分別將各個(gè)子塊的偶數(shù)行比特?cái)?shù)據(jù)和奇數(shù)行比特?cái)?shù)據(jù)組成矩陣,實(shí)現(xiàn)了各 個(gè)子塊的比特?cái)?shù)據(jù)的存儲(chǔ)。然后,獲取各個(gè)子塊的數(shù)據(jù)的指定地址,這些地址的順序與各個(gè) 子塊的比特?cái)?shù)據(jù)的輸入順序不同,這樣就實(shí)現(xiàn)了比特?cái)?shù)據(jù)的交織。再選擇出指定子塊的數(shù) 據(jù),刪除現(xiàn)元數(shù)據(jù),獲得有效輸出數(shù)據(jù),將有效數(shù)據(jù)進(jìn)行拼接,實(shí)現(xiàn)了各個(gè)子塊的數(shù)據(jù)比特 收集和比特修剪??梢姡景l(fā)明實(shí)施例提供了一種具體的速率匹配方法。


為了更清楚地說明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案,下面將對(duì)實(shí)施例或現(xiàn) 有技術(shù)描述中所需要使用的附圖作一簡單地介紹,顯而易見地,下面描述中的附圖是本發(fā) 明的一些實(shí)施例,對(duì)于本領(lǐng)域普通技術(shù)人員來講,在不付出創(chuàng)造性勞動(dòng)性的前提下,還可以 根據(jù)這些附圖獲得其他的附圖。圖1所示為本發(fā)明速率匹配方法實(shí)施例一的流程圖;圖2所示為本發(fā)明速率匹配方法的原理示意圖;圖3所示為本發(fā)明緩存輸入的比特?cái)?shù)據(jù)的示意圖;圖4所示為以矩陣偶數(shù)行緩存為例的一級(jí)緩存的實(shí)現(xiàn)電路;圖5所示為本發(fā)明速率匹配裝置實(shí)施例一的結(jié)構(gòu)示意圖。
具體實(shí)施例方式為使本發(fā)明實(shí)施例的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚,下面將結(jié)合本發(fā)明實(shí)施例 中的附圖,對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述,顯然,所描述的實(shí)施例是 本發(fā)明一部分實(shí)施例,而不是全部的實(shí)施例?;诒景l(fā)明中的實(shí)施例,本領(lǐng)域普通技術(shù)人員 在沒有作出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例,都屬于本發(fā)明保護(hù)的范圍。如圖1所示為本發(fā)明速率匹配方法實(shí)施例一的流程圖,包括
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步驟101、接收輸入的第一子塊、第二子塊和第三子塊的比特?cái)?shù)據(jù),向各個(gè)子塊中 的比特?cái)?shù)據(jù)插入 元數(shù)據(jù),分別組成各個(gè)子塊的待緩存的矩陣的偶數(shù)行和奇數(shù)行,將偶數(shù) 行和奇數(shù)行的比特?cái)?shù)據(jù)分別存儲(chǔ)到各個(gè)子塊的偶數(shù)行緩存器和奇數(shù)行緩存器。步驟102、將各個(gè)子塊的偶數(shù)行緩存器中的偶數(shù)行比特?cái)?shù)據(jù)和奇數(shù)行緩存器中的 奇數(shù)行比特?cái)?shù)據(jù)輸入到各個(gè)子塊對(duì)應(yīng)的第二緩存器中,并分別將各個(gè)子塊的將偶數(shù)行比特 數(shù)據(jù)和奇數(shù)行比特?cái)?shù)據(jù)組成行^Lka列的矩陣。步驟103、獲取各個(gè)子塊的數(shù)據(jù)的指定地址,并將制定地址發(fā)送給各個(gè)子塊對(duì)應(yīng)的 第二緩存器,使得各個(gè)第二子塊對(duì)應(yīng)的第二緩存器將指定地址的數(shù)據(jù)發(fā)送。步驟104、接收第二緩存器發(fā)送的數(shù)據(jù),對(duì)接收到的數(shù)據(jù)進(jìn)行選擇,選擇出指定子 塊的數(shù)據(jù)。步驟105、根據(jù)指定地址刪除選擇出的數(shù)據(jù)中的 元數(shù)據(jù),獲得有效輸出數(shù)據(jù)。步驟106、將有效輸出數(shù)據(jù)進(jìn)行拼接后發(fā)送,發(fā)送出去的有效輸出數(shù)據(jù)的長度等于 預(yù)設(shè)輸出長度。如圖2所示為本發(fā)明速率匹配方法的原理示意圖,下面結(jié)合圖1和圖2具體來說 明本發(fā)明速率匹配方法的實(shí)現(xiàn)過程。第一子塊、第二子塊和第三子塊的比特?cái)?shù)據(jù)分別是系統(tǒng)比特?cái)?shù)據(jù)、第一校驗(yàn)比特 數(shù)據(jù)和第二校驗(yàn)比特?cái)?shù)據(jù),這3個(gè)子塊中的比特?cái)?shù)據(jù)的并行率為16比特。這3個(gè)子塊中的 比特?cái)?shù)據(jù)是以并行方式輸入到速率匹配裝置中的。根據(jù)3GPP TS 36. 212 V8. 6. 0協(xié)議中5. 1. 4. 1小節(jié)的規(guī)定,輸入的比特?cái)?shù)據(jù)是以 矩陣形式緩存的,矩陣的形式可以預(yù)先設(shè)定,在本發(fā)明實(shí)施例中,假設(shè)預(yù)先設(shè)定的矩陣形式 為4行32列,每個(gè)子塊的比特?cái)?shù)據(jù)的輸入數(shù)據(jù)長度為124比特。如圖3所示為本發(fā)明緩存輸入的比特?cái)?shù)據(jù)的示意圖。以第一子塊中的系統(tǒng)比特?cái)?shù) 據(jù)為例,在步驟101中,首先接收系統(tǒng)比特?cái)?shù)據(jù),向系統(tǒng)比特?cái)?shù)據(jù)中插入 元數(shù)據(jù),組成待 緩存的矩陣的偶數(shù)行。預(yù)先設(shè)定的4行32列矩陣中的第0、2行是偶數(shù)行,第1、3為奇數(shù)行。 當(dāng)每個(gè)比特?cái)?shù)據(jù)的輸入長度為124比特時(shí),對(duì)于第一個(gè)時(shí)鐘周期內(nèi)輸入的16比特?cái)?shù)據(jù),需 要插入4個(gè)啞元數(shù)據(jù),并與第二個(gè)時(shí)鐘周期內(nèi)輸入的12比特?cái)?shù)據(jù)組成矩陣的第0行的32 列數(shù)據(jù),將第0行數(shù)據(jù)存入偶數(shù)行緩存器11中。將第二個(gè)時(shí)鐘周期內(nèi)輸入的剩余4比特?cái)?shù) 據(jù)與后續(xù)時(shí)鐘內(nèi)輸入的比特?cái)?shù)據(jù)組成矩陣的第1行的32列數(shù)據(jù),將第1行數(shù)據(jù)存儲(chǔ)在奇數(shù) 行緩存器12中。以此類推,第2行和第3行比特?cái)?shù)據(jù)的存儲(chǔ)方式類似。第二子塊和第三子塊中的比特?cái)?shù)據(jù)也以類似的方式存儲(chǔ)到各自的奇數(shù)行緩存器 和偶數(shù)行緩存器中。在步驟102中,將各個(gè)子塊中的偶數(shù)行緩存器11中的偶數(shù)行比特?cái)?shù)據(jù)和奇數(shù)行緩 存器12中的奇數(shù)行數(shù)據(jù)輸入到第二緩存器13中。步驟101中的奇數(shù)行緩存器12和偶數(shù) 行緩存器11可以看作第一級(jí)緩存器,步驟102中的第二緩存器13可以看作第二級(jí)緩存器。 在第二級(jí)緩存器中將偶數(shù)行和奇數(shù)行比特?cái)?shù)據(jù)組成4行32列的矩陣。步驟101中,一個(gè)子 塊的比特?cái)?shù)據(jù)分別以偶數(shù)行和奇數(shù)行的形式緩存,這樣,輸入到第二級(jí)緩存器中的數(shù)據(jù)的 并行率變?yōu)?2比特?,F(xiàn)有技術(shù)中,對(duì)于輸入的比特?cái)?shù)據(jù),通過插入啞元數(shù)據(jù)組成預(yù)設(shè)矩陣,根據(jù)3GPP TS 36.212 V8. 6.0協(xié)議中5. 1.4. 1小節(jié)的規(guī)定,對(duì)于系統(tǒng)比特?cái)?shù)據(jù)采用一種矩陣組成方式,對(duì)于兩個(gè)系統(tǒng)校驗(yàn)比特?cái)?shù)據(jù)采取另外一種矩陣組成方式,再將組成的矩陣統(tǒng)一緩存,這 種緩存矩陣的方式占用邏輯資源較多,會(huì)導(dǎo)致延時(shí)高。本發(fā)明實(shí)施例的步驟101和102中的 存儲(chǔ)方法是一種兩級(jí)存儲(chǔ)方法,先將矩陣的奇偶行分別存儲(chǔ)在第一級(jí)緩存器中,然后在第 二級(jí)緩存器中組成矩陣,對(duì)于三個(gè)子塊的比特?cái)?shù)據(jù)采用同樣的緩存方式,占用邏輯資源少, 能夠減少延時(shí)。為了進(jìn)一步提高吞吐率,在步驟102中,可以將偶數(shù)行緩存器中的偶數(shù)行比特?cái)?shù) 據(jù)和奇數(shù)行比特?cái)?shù)據(jù)中的奇數(shù)行比特?cái)?shù)據(jù)以乒乓緩存的方式存入到第二緩存器的兩個(gè)子 緩存器中。乒乓緩存是一種緩存方式,具體地,在第一時(shí)間段內(nèi),可以將奇數(shù)行緩存器和偶 數(shù)行緩存器中的比特?cái)?shù)據(jù)緩存到第一子緩存器中,在第二時(shí)間段內(nèi),可以將奇數(shù)行緩存器 和偶數(shù)行緩存器中的比特?cái)?shù)據(jù)緩存到第二子緩存器中。以此類推,輪流使用第一子緩存器 和第二子緩存器緩存第一級(jí)緩存器中的比特?cái)?shù)據(jù)。圖4所示為以矩陣偶數(shù)行緩存為例的一級(jí)緩存的實(shí)現(xiàn)電路,一級(jí)緩存采用寄存器 實(shí)現(xiàn),根據(jù)每次輸入的寫地址信號(hào)的不同,對(duì)輸入數(shù)據(jù)進(jìn)行排序與拼接,每次得到32比特 數(shù)據(jù)后將該數(shù)據(jù)輸出到第二級(jí)緩存器。在本發(fā)明實(shí)施例中,假設(shè)預(yù)先設(shè)定的矩陣形式為4行32列,每個(gè)子塊的比特?cái)?shù) 據(jù)的輸入長度為124比特。由于比特?cái)?shù)據(jù)輸入時(shí),需要填充4個(gè)啞元數(shù)據(jù),因此第一個(gè)時(shí) 鐘周期內(nèi)的寫地址為4,那么就將輸入的地址為inpUt_data0[15:0]的比特?cái)?shù)據(jù)a_l a_15寫入偶數(shù)行緩存器的eVen_buff[4:19]位,奇數(shù)行緩存器不寫入數(shù)據(jù),同時(shí)寫地址增 加16 ;第二個(gè)時(shí)鐘周期內(nèi)的寫地址為20,那么就將輸入的地址為input_data0[ll:0]的 比特?cái)?shù)據(jù)13_1 b_ll寫入偶數(shù)行緩存器evenjxiff [20:31]位,將輸入的地址為input_ data0[15:12]的比特?cái)?shù)據(jù)b_12 b_15寫入奇數(shù)行緩存器的odd_buff [3:0]位,同時(shí)寫地 址增加16 ;第三個(gè)時(shí)鐘周期內(nèi)的寫地址為36,將輸入的地址為input_data0[15:0]的比特 數(shù)據(jù)c_0 c_15寫入奇數(shù)行緩存器的0dd_bufT[4:19]位,偶數(shù)行緩存器不寫入數(shù)據(jù)。如 此往復(fù)地交替向偶數(shù)行緩存器與奇數(shù)行緩存器內(nèi)寫入數(shù)據(jù),并在每次得到32比特有效數(shù) 據(jù)后將該數(shù)據(jù)輸出到第二緩存器。在步驟103中,獲取各個(gè)子塊的數(shù)據(jù)的指定地址,并將制定地址發(fā)送給各個(gè)子塊 對(duì)應(yīng)的第二緩存器,使得各個(gè)子塊對(duì)應(yīng)的第二緩存器將指定地址的數(shù)據(jù)發(fā)送。該步驟103 中,按照指定地址輸出數(shù)據(jù),可以將輸入的比特?cái)?shù)據(jù)的順序打亂,實(shí)現(xiàn)交織的目的。對(duì)于不同子塊的比特?cái)?shù)據(jù),指定地址不同。具體地,第一子塊的數(shù)據(jù)的指定地址的 表達(dá)式如公式(1)所示 公式(1)中,所有數(shù)據(jù)以二進(jìn)制形式表示,addri(indeXl)為獲取的第一子塊的 數(shù)據(jù)的指定地址
嗎是取值為0~中的整數(shù),例如對(duì)于4行32
index、
列的矩陣,則index,分別取值為0 127中的整數(shù),mod表示取模運(yùn)算,
表示對(duì)
向下取整運(yùn)算, 表示計(jì)算后得到的二進(jìn)制數(shù)據(jù)位寬為5比特(bit),
表示把 進(jìn)行相反順序的排列。第二子塊的數(shù)據(jù)的指定地址的表達(dá)式如公式(2)所示

公式(2)中,所有數(shù)據(jù)以二進(jìn)制形式表示,addr2(index2)為獲取的第二子塊的
數(shù)據(jù)的指定地址,index2是取值為
中的整數(shù),Kn等于矩陣的
行與列的乘積,
表示對(duì)
向下取整運(yùn)算,
表示計(jì)算后得到的二進(jìn)制數(shù)據(jù)位寬為5比特,
表示把
進(jìn)行相反順序的排列。 第三子塊的數(shù)據(jù)的指定地址的表達(dá)式如公式(3)所示 公式(3)中,所有數(shù)據(jù)以二進(jìn)制形式表示,addr3(index3)為獲取的第三子
塊的數(shù)據(jù)的指定地址,index3是取值為
中的整數(shù),Kn等于
矩陣的行與列的乘積,WKn等于
表示對(duì)
向下取整運(yùn)算, 表示計(jì)算后得到的二進(jìn)制數(shù)據(jù)位寬為5比特,
表示把
進(jìn)行相反順序的排列(步驟104中,對(duì)于第二緩存器從指定的地址輸出的數(shù)據(jù),可以進(jìn)行數(shù)據(jù)選擇,具體 可以采用乒乓選擇、子塊選擇或列選擇等選擇方式,選擇出指定子塊中的數(shù)據(jù)。步驟105具體可以是根據(jù)所獲取的指定地址,逐次刪除選擇出的數(shù)據(jù)中的啞元數(shù) 據(jù)。具體地,可以包括對(duì)于選擇出的數(shù)據(jù),每兩個(gè)數(shù)據(jù)列為一組;依照從高位到低位的順 序,依次根據(jù)所獲取的指定地址,判斷每組中的數(shù)據(jù)是否是啞元數(shù)據(jù);將每組中的啞元數(shù)據(jù) 變?yōu)?并添加到有效輸出數(shù)據(jù)的最低位,將不是 元數(shù)據(jù)的數(shù)據(jù)添加到有效輸出數(shù)據(jù)的最 高位。例如,步驟104中從指定的子塊中選擇出了 16比特的數(shù)據(jù),可以以每2比特?cái)?shù)據(jù) 為一組逐次將啞元數(shù)據(jù)刪除。具體地,首先判斷最高兩位中是否包括啞元數(shù)據(jù),即判斷第15位和第14位是否是 現(xiàn)元數(shù)據(jù),將其輸出稱為第一組合2比特?cái)?shù)據(jù)。具體地,可以根據(jù)獲取的各個(gè)子塊的數(shù)據(jù)的 指定地址判斷各個(gè)數(shù)據(jù)是否是啞元數(shù)據(jù)。因?yàn)椋讷@取指定地址時(shí)可以獲知哪個(gè)數(shù)據(jù)是啞 元數(shù)據(jù),哪個(gè)數(shù)據(jù)不是啞元數(shù)據(jù)。在步驟105中,就可以依據(jù)這些指定地址,判斷哪個(gè)數(shù)據(jù) 是 元數(shù)據(jù),哪個(gè)數(shù)據(jù)不是 元數(shù)據(jù)。判斷結(jié)果可以分為4種情況如果第15位是啞元數(shù)據(jù),第14位不是啞元數(shù)據(jù),則按順序輸出1比特的0與第14 位數(shù)據(jù)組成的組合。如果第15位不是啞元數(shù)據(jù),第14位是啞元數(shù)據(jù),則按順序輸出1比特的0與第15 位數(shù)據(jù)組成的組合。如果第14位和第15位都是啞元數(shù)據(jù),則輸出2比特的0組成的組合。如果第14位和第15位都不是啞元數(shù)據(jù),則按順序輸出第15比特和第14比特?cái)?shù) 據(jù)組成的組合。其次,判斷次高的兩位中是否包括啞元數(shù)據(jù),即判斷第13位和第12位是否是啞元 數(shù)據(jù),將其輸出稱為第二組合4比特?cái)?shù)據(jù),分為4種情況如果第13位是啞元數(shù)據(jù),第12不是啞元數(shù)據(jù),則按順序輸出1比特的0、第一組合 的2比特?cái)?shù)據(jù)和第12位比特?cái)?shù)據(jù)組成的組合。如果第13位不是啞元數(shù)據(jù),第12位是啞元數(shù)據(jù),則按順序輸出1比特的0、第一組 合的2比特?cái)?shù)據(jù)和第13位比特?cái)?shù)據(jù)組成的組合。如果第12位和第13位都是啞元數(shù)據(jù),則輸出2比特的0數(shù)據(jù)和第一組合的2比 特?cái)?shù)據(jù)的組合。如果第12位和第13位都不是啞元數(shù)據(jù),則按順序輸出第一組合的2比特?cái)?shù)據(jù)、第 13位的比特?cái)?shù)據(jù)和第12位的比特?cái)?shù)據(jù)組成的組合。
以此類推,由高比特位到低比特位每次進(jìn)行2比特的判斷。參與判斷的2比特也 是按由高到低的順序進(jìn)行判斷,如果該比特?cái)?shù)據(jù)為 元數(shù)據(jù),則將該比特?cái)?shù)據(jù)變?yōu)?并添 加到輸出的數(shù)據(jù)組合的最低位;否則將該數(shù)據(jù)添加到輸出的數(shù)據(jù)組合的最高位。每次判斷 后輸出的組合數(shù)據(jù)長度加2,直到16比特?cái)?shù)據(jù)都判斷結(jié)束后得到16比特的輸出數(shù)據(jù)。本發(fā)明實(shí)施例提供的速率匹配方法,提供了一種詳細(xì)的速率匹配的實(shí)現(xiàn)方法。先將三個(gè)子塊的比特?cái)?shù)據(jù)插入 元數(shù)據(jù)后,分別組成各個(gè)子塊的待緩存的矩陣的 偶數(shù)行和技術(shù)行,將偶數(shù)行和奇數(shù)行的比特?cái)?shù)據(jù)分別緩存到各個(gè)子塊的偶數(shù)行緩存器和奇 數(shù)行緩存器中,再將各個(gè)子塊的數(shù)據(jù)輸入到第二緩存器中,并分別將各個(gè)子塊的偶數(shù)行比 特?cái)?shù)據(jù)和奇數(shù)行比特?cái)?shù)據(jù)組成矩陣,實(shí)現(xiàn)了各個(gè)子塊的比特?cái)?shù)據(jù)的存儲(chǔ)。這種數(shù)據(jù)存儲(chǔ)的 方式,奇數(shù)行和偶數(shù)行數(shù)據(jù)同時(shí)存儲(chǔ),數(shù)據(jù)輸入的并行度高。將各個(gè)子塊的偶數(shù)行緩存器中的偶數(shù)行比特?cái)?shù)據(jù)和奇數(shù)行緩存器中的奇數(shù)行比 特?cái)?shù)據(jù)以乒乓緩存的方式輸入到第二緩存器的兩個(gè)子緩存器中,數(shù)據(jù)輸入的效率高,延時(shí) 較小。然后,獲取各個(gè)子塊的數(shù)據(jù)的指定地址,這些指定地址的順序與各個(gè)子塊的比特 數(shù)據(jù)的輸入順序不同,這樣就實(shí)現(xiàn)了比特?cái)?shù)據(jù)的交織。在本發(fā)明的實(shí)施例中,具體可以根據(jù)公式(1)、(2)和(3)來分別獲取各個(gè)子塊的 數(shù)據(jù)的指定地址。將各個(gè)公式中輸入不同的輸入?yún)?shù),則一次可以獲取多個(gè)數(shù)據(jù)的指定地 址,并將這些地址發(fā)送給第二緩存器。選擇出指定子塊的數(shù)據(jù)后,根據(jù)這些指定地址刪除啞 元數(shù)據(jù),一次也可以刪除多個(gè) 元數(shù)據(jù)。然后刪除完 元數(shù)據(jù)后的有效數(shù)據(jù)進(jìn)行拼接,實(shí)現(xiàn) 了各個(gè)子塊的數(shù)據(jù)比特收集和比特修剪。由于一次可以獲取多個(gè)指定地址,所以第二緩存 器輸出數(shù)據(jù)以及后續(xù)步驟中進(jìn)行現(xiàn)元數(shù)據(jù)刪除時(shí),都可以一次處理多個(gè)數(shù)據(jù),具有較高的 數(shù)據(jù)處理效率。如圖5所示為本發(fā)明速率匹配裝置實(shí)施例一的結(jié)構(gòu)示意圖,該裝置包括與第一子 塊對(duì)應(yīng)的第一緩存器21、與第二子塊對(duì)應(yīng)的第一緩存器22、與第三子塊對(duì)應(yīng)的第一緩存器 23、與第一子塊對(duì)應(yīng)的第二緩存器24、與第二子塊對(duì)應(yīng)的第二緩存器25、與第三子塊對(duì)應(yīng) 的第二緩存器26、地址獲取模塊27、選擇模塊28、刪除模塊29和拼接模塊30。與第一子塊 對(duì)應(yīng)的第一緩存器21、與第二子塊對(duì)應(yīng)的第一緩存器22、與第三子塊對(duì)應(yīng)的第一緩存器23 分別均包括奇數(shù)行緩存器和偶數(shù)行緩存器,分別用于接收輸入的第一子塊、第二子塊和第 三子塊的比特?cái)?shù)據(jù),向第一子塊、第二子塊和第三子塊的比特?cái)?shù)據(jù)插入啞元數(shù)據(jù),分別組成 第一子塊、第二子塊和第三子塊的待緩存的矩陣的偶數(shù)行和奇數(shù)行,將偶數(shù)行和奇數(shù)行的 比特?cái)?shù)據(jù)分別存儲(chǔ)到第一子塊、第二子塊和第三子塊的偶數(shù)行緩存器和奇數(shù)行緩存器中。與第一子塊對(duì)應(yīng)的第二緩存器24、與第二子塊對(duì)應(yīng)的第二緩存器25、與第三子塊 對(duì)應(yīng)的第二緩存器26分別用于緩存第一子塊、第二子塊和第三子塊的偶數(shù)行緩存器中的 偶數(shù)行比特?cái)?shù)據(jù)和奇數(shù)行緩存器中的奇數(shù)行比特?cái)?shù)據(jù),并將偶數(shù)行比特?cái)?shù)據(jù)和奇數(shù)行比特 數(shù)據(jù)組成尺^feot行Ft^kJlj的矩陣。地址獲取模塊27分別和與第一子塊對(duì)應(yīng)的第二緩存器24、與第二子塊對(duì)應(yīng)的第 二緩存器25、與第三子塊對(duì)應(yīng)的第二緩存器26連接,用于獲取各個(gè)子塊的數(shù)據(jù)的指定地 址,并將各個(gè)子塊的數(shù)據(jù)的指定地址發(fā)送給與第一子塊對(duì)應(yīng)的第二緩存器24、與第二子塊 對(duì)應(yīng)的第二緩存器25、與第三子塊對(duì)應(yīng)的第二緩存器26,使得各個(gè)第二緩存器將指定地址的數(shù)據(jù)發(fā)送。地址獲取模塊27還可以將指定地址發(fā)送給刪除模塊29。選擇模塊28和與第一子塊對(duì)應(yīng)的第二緩存器24、與第二子塊對(duì)應(yīng)的第二緩存器 25、與第三子塊對(duì)應(yīng)的第二緩存器26連接,用于接收這三個(gè)第二緩存器發(fā)送的數(shù)據(jù),對(duì)接 收到的數(shù)據(jù)進(jìn)行選擇,選擇出指定子塊的數(shù)據(jù)。刪除模塊29分別與選擇模塊28和地址獲取模塊27連接,用于根據(jù)地址獲取模塊 27獲取到的指定地址,刪除選擇模塊28選擇出的數(shù)據(jù)中的 元數(shù)據(jù),獲得有效輸出數(shù)據(jù)。拼接模塊30與刪除模塊29連接,用于將刪除模塊29輸出的有效輸出數(shù)據(jù)進(jìn)行拼 接后發(fā)送,其中,發(fā)送出去的有效輸出數(shù)據(jù)的長度等于預(yù)設(shè)輸出長度。圖5中,與第一子塊對(duì)應(yīng)的第二緩存器24、與第二子塊對(duì)應(yīng)的第二緩存器25、與第 三子塊對(duì)應(yīng)的第二緩存器26均可以別包括兩個(gè)子緩存器,這兩個(gè)子緩存器分別用于以乒 乓緩存方式接受第一子塊、第二子塊和第三子塊的偶數(shù)行緩存器中的偶數(shù)行比特?cái)?shù)據(jù)和奇 數(shù)行緩存器中的奇數(shù)行比特?cái)?shù)據(jù)輸入,并分別將偶數(shù)行比特?cái)?shù)據(jù)和奇數(shù)行比特?cái)?shù)據(jù)組成矩 陣。地址獲取模塊27可以根據(jù)公式(1)獲取第一子塊的數(shù)據(jù)的指定地址,根據(jù)公式 (2)獲取第二子塊的數(shù)據(jù)的指定地址,根據(jù)公式(3)獲取第三子塊的數(shù)據(jù)的指定地址。刪除模塊29具體可以用于對(duì)于選擇出的數(shù)據(jù),每兩個(gè)數(shù)據(jù)列為一組;依照從高位 到低位的順序,依次根據(jù)地址獲取模塊27獲取的指定地址判斷每組中的數(shù)據(jù)是否是啞元 數(shù)據(jù);將每組中的 元數(shù)據(jù)變?yōu)?并添加到有效輸出數(shù)據(jù)的最低位,將不是 元數(shù)據(jù)的數(shù) 據(jù)添加到有效輸出數(shù)據(jù)的最高位。刪除模塊29的具體刪除過程可以參考方法實(shí)施例部分的描述。本發(fā)明實(shí)施例提供的速率匹配裝置,提供了一種詳細(xì)的速率匹配的實(shí)現(xiàn)裝置。與各個(gè)子塊對(duì)應(yīng)的第一緩存器先將各個(gè)子塊的比特?cái)?shù)據(jù)插入 元數(shù)據(jù)后,分別組 成各個(gè)子塊的待緩存的矩陣的偶數(shù)行和奇數(shù)行,將偶數(shù)行和奇數(shù)行的比特?cái)?shù)據(jù)分別緩存到 各個(gè)子塊的偶數(shù)行緩存器和奇數(shù)行緩存器中,再將各個(gè)子塊的數(shù)據(jù)輸入到第二緩存器中, 并分別將各個(gè)子塊的偶數(shù)行比特?cái)?shù)據(jù)和奇數(shù)行比特?cái)?shù)據(jù)組成矩陣,實(shí)現(xiàn)了各個(gè)子塊的比特 數(shù)據(jù)的存儲(chǔ)。這種數(shù)據(jù)存儲(chǔ)的方式,奇數(shù)行和偶數(shù)行數(shù)據(jù)同時(shí)存儲(chǔ),數(shù)據(jù)輸入的并行度高。與各個(gè)子塊對(duì)應(yīng)的第二緩存器將各個(gè)子塊的偶數(shù)行緩存器中的偶數(shù)行比特?cái)?shù)據(jù) 和奇數(shù)行緩存器中的奇數(shù)行比特?cái)?shù)據(jù)以乒乓緩存的方式緩存,數(shù)據(jù)輸入的效率高,延時(shí)較 小。然后,地址獲取模塊獲取各個(gè)子塊的數(shù)據(jù)的指定地址,這些地址的順序與各個(gè)子 塊的比特?cái)?shù)據(jù)的輸入順序不同,這樣就實(shí)現(xiàn)了比特?cái)?shù)據(jù)的交織。在本發(fā)明的實(shí)施例中,地址獲取模塊具體可以根據(jù)公式(1)、(2)和(3)來分別獲 取各個(gè)子塊的數(shù)據(jù)的指定地址。將各個(gè)公式中輸入不同的輸入?yún)?shù),一次可以獲取多個(gè)數(shù) 據(jù)的指定地址,并將這些地址發(fā)送給各個(gè)第二緩存器。選擇模塊選擇出指定子塊的數(shù)據(jù)后, 刪除模塊根據(jù)這些指定地址刪除啞元數(shù)據(jù),一次也可以刪除多個(gè)啞元數(shù)據(jù)。然后拼接模塊 將刪除完 元數(shù)據(jù)后的有效數(shù)據(jù)進(jìn)行拼接,實(shí)現(xiàn)了各個(gè)子塊的數(shù)據(jù)比特收集和比特修剪。 由于一次可以獲取多個(gè)指定地址,所以第二緩存器輸出數(shù)據(jù)以及后續(xù)步驟中刪除模塊進(jìn)行 啞元數(shù)據(jù)刪除時(shí),都可以一次處理多個(gè)數(shù)據(jù),具有較高的數(shù)據(jù)處理效率。本領(lǐng)域普通技術(shù)人員可以理解實(shí)現(xiàn)上述方法實(shí)施例的全部或部分步驟可以通過程序指令相關(guān)的硬件來完成,前述的程序可以存儲(chǔ)于一計(jì)算機(jī)可讀取存儲(chǔ)介質(zhì)中,該程序 在執(zhí)行時(shí),執(zhí)行包括上述方法實(shí)施例的步驟;而前述的存儲(chǔ)介質(zhì)包括R0M、RAM、磁碟或者 光盤等各種可以存儲(chǔ)程序代碼的介質(zhì)。 最后應(yīng)說明的是以上實(shí)施例僅用以說明本發(fā)明的技術(shù)方案,而非對(duì)其限制;盡 管參照前述實(shí)施例對(duì)本發(fā)明進(jìn)行了詳細(xì)的說明,本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解其依然 可以對(duì)前述各實(shí)施例所記載的技術(shù)方案進(jìn)行修改,或者對(duì)其中部分技術(shù)特征進(jìn)行等同替 換;而這些修改或者替換,并不使相應(yīng)技術(shù)方案的本質(zhì)脫離本發(fā)明各實(shí)施例技術(shù)方案的精 神和范圍。
權(quán)利要求
一種速率匹配方法,其特征在于,包括接收輸入的第一子塊、第二子塊和第三子塊的比特?cái)?shù)據(jù),向各個(gè)子塊中的比特?cái)?shù)據(jù)插入啞元數(shù)據(jù),分別組成各個(gè)子塊的待緩存的矩陣的偶數(shù)行和奇數(shù)行,將偶數(shù)行和奇數(shù)行的比特?cái)?shù)據(jù)分別存儲(chǔ)到各個(gè)子塊的偶數(shù)行緩存器和奇數(shù)行緩存器中;將各個(gè)子塊的偶數(shù)行緩存器中的偶數(shù)行比特?cái)?shù)據(jù)和奇數(shù)行緩存器中的奇數(shù)行比特?cái)?shù)據(jù)輸入到各個(gè)子塊對(duì)應(yīng)的第二緩存器中,并分別將各個(gè)子塊的偶數(shù)行比特?cái)?shù)據(jù)和奇數(shù)行比特?cái)?shù)據(jù)組成行列的矩陣;獲取各個(gè)子塊的數(shù)據(jù)的指定地址,并將所述指定地址發(fā)送給各個(gè)子塊對(duì)應(yīng)的第二緩存器,使得各個(gè)子塊對(duì)應(yīng)的第二緩存器將所述指定地址的數(shù)據(jù)發(fā)送;接收所述第二緩存器發(fā)送的數(shù)據(jù),對(duì)接收到的數(shù)據(jù)進(jìn)行選擇,選擇出指定子塊的數(shù)據(jù);根據(jù)所述指定地址刪除選擇出的數(shù)據(jù)中的啞元數(shù)據(jù),獲得有效輸出數(shù)據(jù);將所述有效輸出數(shù)據(jù)進(jìn)行拼接后發(fā)送,發(fā)送出去的有效輸出數(shù)據(jù)的長度等于預(yù)設(shè)輸出長度。FSA00000203918500011.tif,FSA00000203918500012.tif
2.根據(jù)權(quán)利要求1所述的方法,其特征在于,所述將各個(gè)子塊偶數(shù)行緩存器中的偶數(shù) 行比特?cái)?shù)據(jù)和奇數(shù)行緩存器中的奇數(shù)行比特?cái)?shù)據(jù)輸入到第二緩存器中,包括分別將各個(gè)子塊的偶數(shù)行緩存器中的偶數(shù)行比特?cái)?shù)據(jù)和奇數(shù)行緩存器中的奇數(shù)行比 特?cái)?shù)據(jù)以乒乓緩存的方式輸入到第二緩存器的兩個(gè)子緩存器中。
3.根據(jù)權(quán)利要求1所述的方法,其特征在于,獲取各個(gè)子塊的數(shù)據(jù)的指定地址,包括 根據(jù)如下公式獲取第一子塊中的數(shù)據(jù)的指定地址 其中,addrjindeh)為獲取的第一子塊的數(shù)據(jù)的指定地址,indeXl取值為 運(yùn)算, 表示把 中的整數(shù),mod表示取模運(yùn)算, [4:0]表示計(jì)算后得到的二進(jìn)制數(shù)據(jù)位寬為5比特, [4:0]進(jìn)行相反順序的排列。表示對(duì),^向下取整
4.根據(jù)權(quán)利要求1所述的方法,其特征在于,獲取各個(gè)子塊的數(shù)據(jù)的指定地址,包括 根據(jù)如下公式獲取第二子塊中的數(shù)據(jù)的指定地址 其中,addr2(indeX2)為獲取的第二子塊的數(shù)據(jù)的指定地址,indeX2取值為 o~ ( UV二。Ck-1)中的整數(shù),為經(jīng)過速率匹配交織過程操作后輸出的第二子塊的比特?cái)?shù)據(jù)的位置序號(hào),mod表示取模運(yùn)算,Kn等于 表示對(duì) 向下取整運(yùn)算, 表示 計(jì)算后得到的二進(jìn)制數(shù)據(jù)位寬為 進(jìn)行相反順序的排5比特 , 表示把
5.根據(jù)權(quán)利要求1所述的方法,其特征在于,獲取各個(gè)子塊的數(shù)據(jù)的指定地址,包括 根據(jù)如下公式獲取第三子塊中的數(shù)據(jù)的指定地址 其中,addr3(indeX3)為獲取的第三子塊的數(shù)據(jù)的指定地址,化如知是取值為 中的整數(shù),mod表示取模運(yùn)算,Kn等于及 表示對(duì)向下取整運(yùn)算, 表示計(jì)算后得到的二進(jìn)制數(shù)據(jù)位寬為5比特, 表示把 進(jìn)行相反順序的排列
6.根據(jù)權(quán)利要求1-5中任一權(quán)利要求所述的方法,其特征在于,所述根據(jù)所述指定地 址刪除選擇出的數(shù)據(jù)中的 元數(shù)據(jù),獲得有效輸出數(shù)據(jù),包括 對(duì)于選擇出的數(shù)據(jù),每兩個(gè)數(shù)據(jù)列為一組;依照從高位到低位的順序,依次根據(jù)所述指定地址判斷每組中的數(shù)據(jù)是否是啞元數(shù)據(jù);將每組中的 元數(shù)據(jù)變?yōu)?并添加到有效輸出數(shù)據(jù)的最低位,將不是 元數(shù)據(jù)的數(shù)據(jù) 添加到有效輸出數(shù)據(jù)的最高位。
7.一種速率匹配裝置,其特征在于,包括分別與第一子塊、第二子塊和第三子塊的比特?cái)?shù)據(jù)對(duì)應(yīng)的第一緩存器,包括奇數(shù)行緩 存器和偶數(shù)行緩存器,分別用于接收輸入的第一子塊、第二子塊和第三子塊的比特?cái)?shù)據(jù),向 第一子塊、第二子塊和第三子塊的比特?cái)?shù)據(jù)插入啞元數(shù)據(jù),分別組成第一子塊、第二子塊和 第三子塊的待緩存的矩陣的偶數(shù)行和奇數(shù)行,將偶數(shù)行和奇數(shù)行的比特?cái)?shù)據(jù)分別存儲(chǔ)到第 一子塊、第二子塊和第三子塊的偶數(shù)行緩存器和奇數(shù)行緩存器中;分別與所述第一子塊、第二子塊和第三子塊的數(shù)據(jù)對(duì)應(yīng)的第二緩存器,分別用于緩存 第一子塊、第二子塊和第三子塊的偶數(shù)行緩存器中的偶數(shù)行比特?cái)?shù)據(jù)和奇數(shù)行緩存器中的 奇數(shù)行比特?cái)?shù)據(jù),并將偶數(shù)行比特?cái)?shù)據(jù)和奇數(shù)行比特?cái)?shù)據(jù)組成尺^toei行廠^列的矩陣;地址獲取模塊,用于獲取各個(gè)子塊的數(shù)據(jù)的指定地址,并將各個(gè)子塊的數(shù)據(jù)的指定地 址發(fā)送給分別與所述第一子塊、第二子塊和第三子塊對(duì)應(yīng)的第二緩存器,使得所述第二緩 存器將指定地址的數(shù)據(jù)發(fā)送;選擇模塊,用于接收第二緩存器發(fā)送的數(shù)據(jù),對(duì)接收到的數(shù)據(jù)進(jìn)行選擇,選擇出指定子 塊的數(shù)據(jù);刪除模塊,用于根據(jù)所述地址獲取模塊獲取到的指定地址,刪除選擇出的數(shù)據(jù)中的 元數(shù)據(jù),獲得有效輸出數(shù)據(jù);拼接模塊,用于將所述有效輸出數(shù)據(jù)進(jìn)行拼接后發(fā)送,其中,發(fā)送出去的有效輸出數(shù)據(jù) 的長度等于預(yù)設(shè)輸出長度。
8.根據(jù)權(quán)利要求7所述的裝置,其特征在于,與第一子塊、第二子塊和第三子塊對(duì)應(yīng)的 第二存儲(chǔ)器均分別包括兩個(gè)子緩存器,這兩個(gè)子緩存器分別用于以乒乓緩存方式接受第一 子塊、第二子塊和第三子塊的偶數(shù)行緩存器中的偶數(shù)行比特?cái)?shù)據(jù)和奇數(shù)行緩存器中的奇數(shù) 行比特?cái)?shù)據(jù)輸入,并分別將偶數(shù)行比特?cái)?shù)據(jù)和奇數(shù)行比特?cái)?shù)據(jù)組成矩陣。
9.根據(jù)權(quán)利要求7所述的裝置,其特征在于,所述地址獲取模塊具體用于根據(jù)如下公 式獲取第一子塊中的數(shù)據(jù)的指定地址 其中,addri(indeXl)為獲取的第一子塊的數(shù)據(jù)的指定地址,化如^是取值為 中的整數(shù),mod表示取模運(yùn)算, 表示 向下取整運(yùn) 算 [4:0]表示計(jì)算后得到的二進(jìn)制數(shù)據(jù)位寬為5比特 表示 [4:0]進(jìn)行相反順序的排列,
10.根據(jù)權(quán)利要求7所述的裝置,其特征在于,所述地址獲取模塊具體用于根據(jù)如下公 式獲取第二子塊的數(shù)據(jù)的指定地址 其中,addr2(indeX2)為第獲取的二子塊的數(shù)據(jù)的指定地址,化(1以2是取值為 中的整數(shù),,mod表示取模運(yùn)算,,K n 等于 表示對(duì) 向下取整運(yùn)算, 表示計(jì)算后得到的二進(jìn)制數(shù)據(jù)位寬為5比特, 表示把 進(jìn)行相反順序的排列<
11.根據(jù)權(quán)利要求7所述的裝置,其特征在于,所述地址獲取模塊具體用于根據(jù)如下公 式獲取第三子塊的數(shù)據(jù)的指定地址 其中,addr3(indeX3)為獲取的第三子塊的數(shù)據(jù)的指定地址,化如知是取值為 中的整數(shù),mod表示取模運(yùn)算,Kn等于及 表示對(duì) 向下取整運(yùn)算, [4:0]表示計(jì)算后得到的二進(jìn)制數(shù)據(jù)位寬為5比特, 表示把 [4:0]進(jìn)行相反順序的排列。
12.根據(jù)權(quán)利要求7-11中任一權(quán)利要求所述的裝置,其特征在于,所述刪除模塊具體 用于對(duì)于選擇出的數(shù)據(jù),每兩個(gè)數(shù)據(jù)列為一組;依照從高位到低位的順序,依次根據(jù)所述地 址獲取模塊獲取的指定地址判斷每組中的數(shù)據(jù)是否是啞元數(shù)據(jù);將每組中的啞元數(shù)據(jù)變?yōu)?0并添加到有效輸出數(shù)據(jù)的最低位,將不是 元數(shù)據(jù)的數(shù)據(jù)添加到有效輸出數(shù)據(jù)的最高位。
全文摘要
本發(fā)明實(shí)施例提供一種速率匹配方法及裝置,方法包括接收輸入的第一子塊、第二子塊和第三子塊的比特?cái)?shù)據(jù),向各個(gè)子塊中的比特?cái)?shù)據(jù)插入啞元數(shù)據(jù),組成各個(gè)子塊的待緩存的矩陣的偶數(shù)行和奇數(shù)行,將偶數(shù)行和奇數(shù)行的比特?cái)?shù)據(jù)存儲(chǔ)到各個(gè)子塊的偶數(shù)行緩存器和奇數(shù)行緩存器中;將各個(gè)子塊的偶數(shù)行緩存器中的偶數(shù)行比特?cái)?shù)據(jù)和奇數(shù)行緩存器中的奇數(shù)行比特?cái)?shù)據(jù)輸入到第二緩存器中,將偶數(shù)行比特?cái)?shù)據(jù)和奇數(shù)行比特?cái)?shù)據(jù)組成矩陣;控制第二緩存器將指定地址的數(shù)據(jù)發(fā)送;對(duì)第二緩存器發(fā)送的數(shù)據(jù)進(jìn)行選擇,刪除選擇出的數(shù)據(jù)中的啞元數(shù)據(jù),獲得有效輸出數(shù)據(jù)。本發(fā)明實(shí)施例提供了一種速率匹配的具體實(shí)現(xiàn)方式,并行速率高,延時(shí)小。
文檔編號(hào)H04L1/00GK101895374SQ20101023488
公開日2010年11月24日 申請(qǐng)日期2010年7月20日 優(yōu)先權(quán)日2010年7月20日
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