專利名稱：發(fā)送接收裝置及其工作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種發(fā)送接收裝置及其工作方法，更具體地，涉及減小半導(dǎo)體芯片面 積，并且降低在接收來自主機的接收信號時再生數(shù)據(jù)和再生時鐘的生成中的誤工作的可能 性的有效技術(shù)。
背景技術(shù)：
一般地，在實現(xiàn)與主機的雙向通信的器件例如半導(dǎo)體集成電路中，用規(guī)格規(guī)定主 機與器件之間的雙向通信信號的頻率，如果通信信號是規(guī)定外的頻率則不能建立通信。因 此，已知有把通信信號調(diào)整成規(guī)定內(nèi)的頻率的技術(shù)。在下述專利文獻(xiàn)1中記載了，將從接收裝置的頻率控制信息處理部輸出的頻率控 制信息向發(fā)送裝置送出，發(fā)送裝置的頻率控制部通過基于頻率控制信息控制發(fā)送裝置的基 本時鐘的頻率，使發(fā)送裝置的基本時鐘的頻率與接收裝置的本地時鐘的頻率同步。另外，在 下述專利文獻(xiàn)2中記載了，為了根據(jù)接收數(shù)據(jù)再生接收時鐘，并且使接收時鐘與發(fā)送時鐘 同步，使用利用了由可變分頻器把電壓控制振蕩器的輸出分頻后得到的輸出與由邊沿檢測 器根據(jù)接收數(shù)據(jù)得到的邊沿檢測時刻的相位差來控制可變分頻器的分頻比的數(shù)字PLL(鎖 相環(huán))電路。而且，在下述專利文獻(xiàn)3中記載了，利用頻率檢測器控制來自主機的接收信號 與到主機的發(fā)送信號的頻率差，使發(fā)送信號的頻率與接收信號的頻率一致。另一方面，在下述非專利文獻(xiàn)1中記載了在光通信系統(tǒng)中使用的數(shù)據(jù)恢復(fù)電路， 該數(shù)據(jù)恢復(fù)電路由相位比較器(PC)、升降確定電路(DC)、循環(huán)時鐘保相器(CPP)、時鐘插補 器(Cl)、時鐘選擇器(CS)構(gòu)成。利用時鐘插補器(Cl)把雙相內(nèi)部時鐘信號變換成多相時 鐘信號，響應(yīng)保相器(CPP)的輸出信號利用時鐘選擇器(CS)從多相時鐘信號中選擇選擇時 鐘信號。把選擇時鐘信號和光通信系統(tǒng)的傳送輸入信號分別供給相位比較器(PC)的三個 觸發(fā)器的觸發(fā)輸入端子和數(shù)據(jù)輸入端子，三個觸發(fā)器的輸出信號供給相位比較器(PC)的 兩個“異”電路的輸入端子。另外，一個“異”電路的輸出信號和另一個“異”電路的輸出信號 分別作為上升請求和下降請求被供給升降確定電路(DC)的輸入端子，升降確定電路(DC) 的上升控制信號和下降控制信號被供給循環(huán)時鐘保相器(CPP)。用該時鐘數(shù)據(jù)恢復(fù)電路控 制成傳送輸入信號的數(shù)據(jù)邊沿的時刻位于選擇時鐘信號的時刻的大致中央，可以以低的位 出錯率進(jìn)行數(shù)據(jù)的恢復(fù)(recovery)。而且，在下述非專利文獻(xiàn)2中記載了，利用小數(shù)PLL電路構(gòu)成串行ATA接口用的擴(kuò) 頻時鐘發(fā)生器(SSCG =Spread Spectrum Clock Generator)，該小數(shù)PLL電路利用Σ Δ調(diào) 制器的輸出箝位在分頻器的兩個分頻比(73/75)之間。另外，在下述非專利文獻(xiàn)2中，利 用Σ Δ調(diào)制器的輸出箝位在多模分頻器(DMD:Dual Modulus Divider)的兩個分頻比之 間。這樣，擴(kuò)頻時鐘發(fā)生器(SSCG)，對時鐘信號進(jìn)行頻率調(diào)制，降低時鐘的基本波和高諧波 的峰值功率，以減少電子設(shè)備中的EMI那樣的不必要的輻射。雖然總能量不變，但由于在時 鐘信號的振幅和信號邊沿的波形保持不變的情況下時鐘信號在寬的頻帶上擴(kuò)散，所以可以 降低峰值能量。在分頻比都是整數(shù)的一般的PLL電路中，由于鎖相環(huán)的頻率分辨率為基準(zhǔn)頻率fKEF，所以精密的頻率分辨率必須是小的基準(zhǔn)頻率fKEF，因此成為小的環(huán)頻帶。由于窄 的環(huán)頻帶的切換時間長，所以不理想，PLL電路的電壓控制振蕩器(VCO)的相位噪聲的抑制 不夠，容易受到來自PLL電路外部的噪聲的影響。與此不同，為了具有比基準(zhǔn)頻率fKEF更精 密的頻率分辨率而開發(fā)了使用小數(shù)PLL電路的小數(shù)合成器，在小數(shù)-N分頻器中分頻比周期 性地從整數(shù)N變成整數(shù)N+1，結(jié)果平均分頻比比N增加了(N+1)分頻的占空比大小。另外， EMI 是 Electromagnetic Interference (電磁干擾)的縮寫，ATA 是 Advanced Technology Attachment (先進(jìn)技術(shù)附設(shè))的縮寫。<專利文獻(xiàn)1>日本特開2001-230750號公報<專利文獻(xiàn)2>日本特開平8-335932號公報<專利文獻(xiàn)3>日本特開2007-135189號公報〈非專利文獻(xiàn)DYoshio Miki 等，"A 50-mff/ch 2. 5-Gb/s/ch Data Recovery Circuit for the SFI-5 Interface with Digital Eye-Tracking，，，IEEE JOURNAL OF SOLID-STATE CIRCUITS, Vol. 39, No. 4, April 2004，第 613-621 頁?！捶菍＠墨I(xiàn) 2>Wei-Ta chen 等，“A Spread Spectrum Clock Generator for SATA-II，，,2005 IEEE International Symposium Circuits and Systems,23-26May 2005, 第 2643-2646 頁。

發(fā)明內(nèi)容
(發(fā)明要解決的問題)在使用HDD (硬盤驅(qū)動器)/⑶(壓縮光盤)/DVD (數(shù)字多用途盤)/BD (藍(lán)光光盤) 等的記錄媒體的半導(dǎo)體集成電路等的器件的開發(fā)中，由于需要通用性，所以要求與各種主 機的可連接性。另外，對于這樣的要求通用性的半導(dǎo)體集成電路，在市場上廉價地供給是必 然的問題。為此，要求以小的芯片面積批量生產(chǎn)半導(dǎo)體集成電路。在完成本發(fā)明之前，本發(fā)明人對使用可與各種主機連接的HDD/⑶/DVD/BD等的記 錄媒體的半導(dǎo)體集成電路等的器件進(jìn)行了研發(fā)。在該器件的研發(fā)中，在與主機的連接中為了減少不必要的輻射，采用利用擴(kuò)頻時 鐘發(fā)生器(SSCG)的串行ATA接口。另外，在該器件的研發(fā)中，為了通過利用擴(kuò)頻時鐘發(fā)生器(SSCG)的串行ATA接口， 在來自主機的接收信號的時鐘信號頻率被擴(kuò)散了的狀態(tài)下高精度地再生擴(kuò)散時鐘和發(fā)送 信號，分析了上述非專利文獻(xiàn)1中記載的時鐘數(shù)據(jù)恢復(fù)電路的采用。圖1是示出在完成本發(fā)明之前，本發(fā)明人分析過的使用記錄媒體的由半導(dǎo)體集成 電路構(gòu)成的器件的構(gòu)成的圖。下面，詳細(xì)說明圖1所示的構(gòu)成器件的半導(dǎo)體集成電路7。一般地，作為用來把光盤裝置、硬盤裝置等的存儲媒體(周邊裝置)與個人計算 機等的計算機連接的接口，有例如標(biāo)準(zhǔn)規(guī)格的串行ATA型接口單元。通過使用串行ATA，各 種存儲媒體可以基土具有互換性的命令、控制軟件與計算機連接。在圖1所示的器件中， 作為存儲媒體采用光盤裝置，該周邊裝置用串行ATAPI與主計算機連接。另外，ATAPI是 Advanced Technology Attachment Peripheral Interface (先進(jìn)技術(shù)附設(shè)夕卜圍接口)的縮 寫。
圖1所示的光盤裝置由光盤5、光拾取器6、半導(dǎo)體集成電路7、晶振子3構(gòu)成，以串 行ATAPI方式與主計算機(HOST) 2連接。光拾取器6向光盤5照射光束，進(jìn)行數(shù)據(jù)的讀出、寫入。半導(dǎo)體集成電路7包含 進(jìn)行光拾取器6的數(shù)據(jù)寫入和數(shù)據(jù)讀出的處理的記錄再生單元(READ/WRITE)8、和用來向 主計算機(H0ST)2輸入輸出記錄再生單元8的數(shù)據(jù)的接口單元(ATAPI)l。接口單元(ATAPI) 1 由串行器(SER) 14、第一 PLL 電路 16、第二 PLL 電路(PLL) 13、 解串器(DSE) 15、時鐘數(shù)據(jù)恢復(fù)電路(CDR)Il構(gòu)成。在從作為周邊裝置的光盤讀出數(shù)據(jù)的處理中，作為并串變換器的串行器(SER) 14， 把來自記錄再生單元8的并行發(fā)送數(shù)據(jù)變換成與從第二 PLL電路(PLL) 13供給的時鐘 同步的串行發(fā)送信號，輸出到主計算機2。即，在光盤5的讀出數(shù)據(jù)的處理中，接口單元 (ATAPI)I的串行器(SER) 14，把來自記錄再生單元8的并行發(fā)送數(shù)據(jù)變換成與從第二 PLL 電路(PLL) 13供給的時鐘CLK2同步的串行發(fā)送信號TX，輸出到主計算機2。此時，由于第 二 PLL電路(PLL) 13構(gòu)成象上述非專利文獻(xiàn)2記載的那樣的由包含Σ Δ調(diào)制器的小數(shù)PLL 電路構(gòu)成的擴(kuò)頻時鐘發(fā)生器(SSCG)，所以可以減少串行發(fā)送信號TX造成的不必要的輻射。另一方面，在向作為周邊裝置的光盤寫入數(shù)據(jù)的處理中，時鐘數(shù)據(jù)恢復(fù)電路 (OTR) 11從主計算機2接收接收信號RX，響應(yīng)從第一 PLL電路16供給的時鐘CLKl，生成串行 再生數(shù)據(jù)DATA和再生時鐘CLK，向解串器(DSE) 15輸出。作為串并變換器的解串器(DSE) 15 根據(jù)串行再生數(shù)據(jù)和再生時鐘生成并行接收數(shù)據(jù)，進(jìn)行向光盤寫入數(shù)據(jù)的處理。即，在向 光盤5寫入數(shù)據(jù)的處理中，接口單元(ATAPI) 1的時鐘數(shù)據(jù)恢復(fù)電路(OTR) 11從主計算機2 接收接收信號RX，響應(yīng)從第一 PLL電路16供給的時鐘CLK1，生成串行再生數(shù)據(jù)DATA和再 生時鐘CLK，向解串器(DSE) 15輸出。解串器(DSE) 15根據(jù)串行再生數(shù)據(jù)DATA和再生時鐘 CLK生成并行接收數(shù)據(jù)，向記錄再生單元8輸出，進(jìn)行向光盤5寫入數(shù)據(jù)的處理。從時鐘數(shù) 據(jù)恢復(fù)電路(CDR) 11再生的再生時鐘CLK作為基準(zhǔn)頻率信號被供給第一 PLL電路16的輸 入端子。其結(jié)果，通過利用擴(kuò)頻的串行ATA接口可以追隨來自主計算機2的接收信號RX的 時鐘信號頻率和再生時鐘CLK的頻率的變化，改變從第一 PLL電路16生成的時鐘CLKl的 頻率。因此，即使在通過利用擴(kuò)頻的串行ATA接口改變時鐘頻率那樣的狀態(tài)下，接口單元 (ATAPI) 1的時鐘數(shù)據(jù)恢復(fù)電路(OTR) 11也可以生成串行再生數(shù)據(jù)DATA和再生時鐘CLK。但是，本發(fā)明人認(rèn)識到，由于圖1所示的半導(dǎo)體集成電路7包含第一PLL電路16和 第二 PLL電路(PLL) 13，所以有半導(dǎo)體芯片面積大的問題。尤其是，由于PLL電路所含的環(huán) 路濾波器(LF)包含芯片占有面積大的電容元件和電阻元件，PLL電路所含的電壓控制振蕩 器(VCO)包含多級CMOS反相器鏈，所以圖1所示的半導(dǎo)體集成電路7的芯片占有面積大。因此，為了減小圖1所示的本發(fā)明人在做出本發(fā)明之前分析的半導(dǎo)體集成電路7 的半導(dǎo)體芯片面積，本發(fā)明人在做出本發(fā)明之前對用單個PLL電路使第一 PLL電路16和第 二 PLL電路(PLL) 13共用化進(jìn)行了分析。在該共用化中，響應(yīng)單個共用化PLL電路產(chǎn)生的時鐘，串行器(SER) 14把來自記錄 再生單元8的并行發(fā)送數(shù)據(jù)變換成串行發(fā)送數(shù)據(jù)TX，輸出到主計算機2。此時，利用器件側(cè) 的擴(kuò)頻確定串行發(fā)送數(shù)據(jù)TX和單個共用化PLL電路產(chǎn)生的時鐘的頻率的變化。另一方面，在該共用化中，響應(yīng)單個共用化PLL電路產(chǎn)生的時鐘，時鐘數(shù)據(jù)恢復(fù)電 路(OTR) 11從主計算機2接收接收信號RX，生成串行再生數(shù)據(jù)DATA和再生時鐘CLK，向解串器(DSE) 15輸出。但是此時，利用主機側(cè)的擴(kuò)頻確定接收信號RX和再生時鐘CLK的頻率 的變化。另一方面，在串行ATA接口中，成為在主機與器件1之間只傳送來自主機的接收信 號RX和來自器件的發(fā)送信號TX，不能傳送其它信號的規(guī)格。因此，器件中的來自主機的接 收信號RX的接收用的接收時鐘與器件中的到主機的發(fā)送信號TX的發(fā)送用的發(fā)送時鐘是不 同步的關(guān)系。其結(jié)果，由于上述那樣的共用化，具有利用器件側(cè)的擴(kuò)頻確定的頻率的串行器 (SER) 14的時鐘的頻率與具有利用主機側(cè)的擴(kuò)頻確定的頻率的時鐘數(shù)據(jù)恢復(fù)電路(CDR) 11 的時鐘的頻率不一致。因此，通過本發(fā)明人的分析發(fā)現(xiàn)了，如果此時的頻率差顯著，則時鐘 數(shù)據(jù)恢復(fù)電路(⑶幻11中的通過從主計算機2接收接收信號RX而生成串行再生數(shù)據(jù)DATA 和再生時鐘CLK的正常工作有困難的問題。本發(fā)明正是基于以上那樣的在做出本發(fā)明之前本發(fā)明人的分析結(jié)果而提出的。因此，本發(fā)明的目的在于，減小構(gòu)成可與主機連接的器件的半導(dǎo)體集成電路的半導(dǎo)體芯片面積，并且降低在接收來自主機的接收信號時再生數(shù)據(jù)和再生時鐘的生成中的誤 工作的可能性。本發(fā)明的上述和其它的目的和新穎特征可以從本發(fā)明的描述和附圖清楚地看出。(用來解決問題的手段)如果簡要地說明本申請中公開的發(fā)明中的代表性方案的概要，則如下所述。S卩，根據(jù)本發(fā)明的代表性實施方式的發(fā)送接收裝置(7)，包括時鐘數(shù)據(jù)恢復(fù)電路 (11)、解串器(15)、串行器(14)、PLL電路(13)以及頻率檢測器(12)。上述時鐘數(shù)據(jù)恢復(fù)電路(11)響應(yīng)接收信號(RX)和從上述PLL電路(13)生成的 時鐘信號(TXCLK)，抽出再生數(shù)據(jù)(DATA)和再生時鐘(CLK)。作為串并變換器的上述解串器(15)根據(jù)上述再生數(shù)據(jù)(DATA)和上述再生時鐘 (CLK)生成并行接收數(shù)據(jù)(DT)。作為并串變換器的上述串行器(14)根據(jù)并行發(fā)送數(shù)據(jù)(DR)和從上述PLL電路 (13)生成的上述時鐘信號(TXCLK)生成串行發(fā)送信號(TX)。上述頻率檢測器(12)通過檢測上述接收信號(RX)的頻率與上述時鐘信號 (TXCLK)的頻率的差，生成向上述PLL電路(13)供給的頻率控制信號(FCS)。響應(yīng)上述頻率控制信號(FCS)，上述PLL電路(13)控制上述時鐘信號(TXCLK)的 周期，以減小上述接收信號(RX)的上述頻率與上述時鐘信號(TXCLK)的上述頻率的上述差 (參照圖2、圖12)。(發(fā)明的效果)如果簡要地說明由本申請中公開的發(fā)明中的代表性方案分別得到的發(fā)明效果，則 如下所述。S卩，根據(jù)本發(fā)明，能夠減小半導(dǎo)體芯片面積，并且降低在接收來自主機的接收信號 時再生數(shù)據(jù)和再生時鐘的生成中的誤工作的可能性。


圖1是示出在完成本發(fā)明之前本發(fā)明人分析過的使用記錄媒體的由半導(dǎo)體集成 電路構(gòu)成的器件的構(gòu)成的圖。
圖2是示出具有根據(jù)本發(fā)明的實施方式1的發(fā)送接收裝置的通信系統(tǒng)的構(gòu)成的 圖。圖3是示出被構(gòu)成為圖2所示的具有收發(fā)功能的發(fā)送接收裝置的器件1中所含的 時鐘數(shù)據(jù)恢復(fù)電路(CDR)Il的構(gòu)成的圖。圖4A是說明圖3所示的時鐘數(shù)據(jù)恢復(fù)電路(CDR)Il的工作的圖，是示出信號間的 時刻關(guān)系的時刻圖。圖4B是說明圖3所示的時鐘數(shù)據(jù)恢復(fù)電路(CDR)Il的工作的圖，是示出選擇時鐘 輸出信號與抖動(jitter)成分的關(guān)系的圖。圖5是示出被構(gòu)成為圖2所示的具有收發(fā)功能的發(fā)送接收裝置的器件1中所含的 頻率檢測器(CNT) 12的構(gòu)成的圖。圖6是示出圖5所示的頻率檢測器(CNT) 12中所含的頻率誤差檢測調(diào)整器 (DDC) 123的構(gòu)成的圖。圖7是示出被構(gòu)成為圖2所示的具有收發(fā)功能的發(fā)送接收裝置的器件1中所含的 PLL電路(PLL) 13的構(gòu)成的圖。圖8是示出圖7所示的PLL電路(PLL) 13中所含的電壓控制振蕩器(VCO) 134的 構(gòu)成的圖。圖9A是示出圖8所示的電壓控制振蕩器(VCO) 134中所含的電壓電流變換器 (VIC) 1341的構(gòu)成的圖。圖9B是示出與圖8所示的電壓控制振蕩器(VCO) 134中所含的四級延遲電路 1342A、1342B、1342C、1342D分別相當(dāng)?shù)难舆t電路1342的構(gòu)成的圖。圖IOA是示出圖7所示的PLL電路(PLL) 13中所含的波形生成器138的構(gòu)成的圖。圖IOB是示出圖7所示的PLL電路(PLL) 13中所含的波形生成器138的工作波形 的圖。圖11是說明具有在從圖2到圖IOB中說明了的根據(jù)本發(fā)明的實施方式1的發(fā)送 接收裝置的通信系統(tǒng)的發(fā)送時鐘TXCLK的頻率控制工作的圖。圖12是示出具有根據(jù)本發(fā)明的實施方式2的發(fā)送接收裝置的通信系統(tǒng)的構(gòu)成的 圖。圖13是示出被構(gòu)成為圖12所示的根據(jù)本發(fā)明的實施方式2的發(fā)送接收裝置的器 件1中所含的PLL電路(PLL) 13的構(gòu)成的圖。圖14是示出被構(gòu)成為圖12所示的根據(jù)本發(fā)明的實施方式2的具有收發(fā)功能的發(fā) 送接收裝置的器件1中所含的頻率檢測器(CNT) 12的構(gòu)成的圖。圖15是示出圖14所示的頻率檢測器(CNT) 12中所含的頻率誤差檢測調(diào)整器 (DDC) 123的構(gòu)成的圖。圖16是說明圖15所示的頻率誤差檢測調(diào)整器(DDC) 123的第一和第二頻率檢測 器(FD) 1231A、1231B要測定的單相發(fā)送時鐘信號TXCLK和接收信號RX的頻率的最大頻率 (UF)、平均頻率(AF)、最小頻率(DF)的圖。圖17A是示出圖13所示的PLL電路(PLL) 13中所含的波形生成器138的構(gòu)成的圖。圖17B是示出圖13所示的PLL電路(PLL) 13中所含的波形生成器138的工作波形的圖，是示出調(diào)制周期調(diào)整信號MN、分頻反饋信號fm與波形信號FWAVE的關(guān)系的圖。圖17C是示出圖13所示的PLL電路(PLL) 13中所含的波形生成器138的工作波 形的圖，是示出調(diào)制度調(diào)整信號MT、分頻反饋信號fm與波形信號FWAVE的關(guān)系的圖。圖18是說明具有在從圖12到圖17C中說明了的根據(jù)本發(fā)明的實施方式2的發(fā)送 接收裝置的通信系統(tǒng)的發(fā)送時鐘TXCLK的頻率控制工作的圖。圖19是示出具有根據(jù)本發(fā)明的實施方式3的由半導(dǎo)體集成電路構(gòu)成的作為發(fā)送 接收裝置的器件的通信系統(tǒng)的構(gòu)成的圖。(附圖標(biāo)記說明)1 器件；11 時鐘數(shù)據(jù)恢復(fù)電路；111 相位比較器1111A、B、C 觸發(fā)器；1112Α、Β “異”電路；112 積分器；113 相位選擇部；114 時鐘選擇部；12 頻率檢測器；121 信號檢 測器；122 序列發(fā)生器；123 頻率誤差檢測調(diào)整器；1231Α、B 頻率檢測器；1232 誤差檢測 電路；13 =PLL電路；131 相位頻率比較器；132 電荷泵；133 環(huán)路濾波器；134 電壓控制 振蕩器；1341 電壓電流變換器；13411、13426、13427 :Ν溝道MOS晶體管；13412,13421 13425 :Ρ溝道MOS晶體管；1342A、B、C、D 延遲電路；135 預(yù)分頻器(prescaler) ；136 可編 程計數(shù)器；137 Σ Δ調(diào)制器；138 波形生成器；1381 分頻器；1382、1383 數(shù)據(jù)輸入寄存 器；1384 選擇器；1385 加法器；1386 波形生成寄存器；14 串行器；15 解串器；2 主機； 3 振子；5 媒體；6 拾取器；7 =LSI ；8 記錄再生部
具體實施例方式1.實施方式的概要首先，針對本申請中公開的發(fā)明中的代表性實施方式說明概要。在針對代表性實 施方式的概要說明中，括號中的要參照的附圖的附圖標(biāo)記不過是其前的構(gòu)成要素的概念中 包含的內(nèi)容的例示?！?〕根據(jù)本發(fā)明的代表性實施方式的發(fā)送接收裝置(7)，包括時鐘數(shù)據(jù)恢復(fù)電路 (11)、解串器(15)、串行器(14)、PLL電路(13)以及頻率檢測器(12)。上述時鐘數(shù)據(jù)恢復(fù)電路(11)，響應(yīng)接收信號(RX)和從上述PLL電路(13)生成的 時鐘信號(TXCLK)，抽出再生數(shù)據(jù)(DATA)和再生時鐘(CLK)。作為串并變換器的上述解串器(15)根據(jù)上述再生數(shù)據(jù)(DATA)和上述再生時鐘 (CLK)生成并行接收數(shù)據(jù)(DT)。作為并串變換器的上述串行器(14)根據(jù)并行發(fā)送數(shù)據(jù)(DR)和從上述PLL電路 (13)生成的上述時鐘信號(TXCLK)生成串行發(fā)送信號(TX)。上述頻率檢測器(12)通過檢測上述接收信號(RX)的頻率與上述時鐘信號 (TXCLK)的頻率的差，生成向上述PLL電路(13)供給的頻率控制信號(FCS)。響應(yīng)上述頻率控制信號(FCS)，上述PLL電路(13)控制上述時鐘信號(TXCLK)的 周期，以減小上述接收信號(RX)的上述頻率與上述時鐘信號(TXCLK)的上述頻率的上述差 (參照圖2、圖12)。根據(jù)上述實施方式，能夠減小半導(dǎo)體芯片面積，并且降低接收來自主機的接收信 號時再生數(shù)據(jù)和再生時鐘的生成中的誤工作的可能性。在根據(jù)優(yōu)選的實施方式的發(fā)送接收裝置(7)中，上述PLL電路(13)包含波形生成器(138)、Σ Δ調(diào)制器(137)以及可變分頻器(136)。通過響應(yīng)從上述波形生成器(138)生成的波形信號(FWAVE)，上述Σ Δ調(diào)制器 (137)把上述可變分頻器(136)的平均分頻數(shù)(N)控制到小數(shù)點以下的值，上述PLL電路 (13)構(gòu)成擴(kuò)頻時鐘發(fā)生器(SSCG)(參照圖7、圖13)。根據(jù)上述優(yōu)選的實施方式，可以在生成串行發(fā)送信號(TX)時減少不必要的輻射。在根據(jù)更優(yōu)選的實施方式的發(fā)送接收裝置(7)中，特征在于通過向上述PLL電 路(13)的上述波形生成器(138)供給從上述頻率檢測器(12)生成的上述頻率控制信號 (FCS)，控制從上述PLL電路(PLL) 13生成的上述時鐘信號(TXCLK)的相位(參照圖10Α、圖 10Β、圖 14、圖 15)。在根據(jù)另一優(yōu)選的實施方式的發(fā)送接收裝置(7)中，上述頻率檢測器(12)通過檢 測上述接收信號(RX)的上述頻率與上述時鐘信號(TXCLK)的上述頻率的上述差，生成向 上述PLL電路(13)供給的調(diào)制周期調(diào)整信號(MN)和調(diào)制度調(diào)整信號(MT)(參照圖14、圖 15)。響應(yīng)上述調(diào)制周期調(diào)整信號(MN)和上述調(diào)制度調(diào)整信號(MT)，上述PLL電路 (13)控制上述時鐘信號(TXCLK)的周期和調(diào)制度，以減小上述接收信號(RX)的上述頻率與 上述時鐘信號(TXCLK)的上述頻率的上述差(參照圖17Α 圖17C)。在根據(jù)具體的實施方式的發(fā)送接收裝置(7)中，上述時鐘數(shù)據(jù)恢復(fù)電路(11)包 含相位比較器(111)、積分器(112)、相位選擇部(113)以及時鐘選擇部(114)。向上述時鐘選擇部(114)供給從上述PLL電路(13)生成的多相的上述時鐘信號 (TXCLK0 7)和從上述相位選擇部(113)生成的指針值(P)，響應(yīng)上述指針值⑵上述時 鐘選擇部(114)根據(jù)上述多相的上述時鐘信號(TXCLK0 7)生成多個選擇時鐘輸出信號 (CLK0 2)。向上述相位比較器(111)供給上述接收信號(RX)和從上述時鐘選擇部(114)生 成的上述多個選擇時鐘輸出信號(CLK0 2)，上述相位比較器(111)響應(yīng)上述接收信號 (RX)的相位與上述多個選擇時鐘輸出信號(CLK0 2)的多個相位的關(guān)系生成相位超前信 號(EARLY)和相位延遲信號(LATE)。向上述積分器(112)供給從上述相位比較器(111)生成的上述相位超前信號 (EARLY)和上述相位延遲信號(LATE)，上述積分器(112)生成上升信號(UP)和下降信號 (DN)。向上述時鐘選擇部(114)供給從上述積分器(112)生成的上述上升信號(UP)和 上述下降信號(DN)，設(shè)定從上述時鐘選擇部(114)生成的上述指針值(P)的值(參照圖4A、 圖 4B)。在根據(jù)另一具體的實施方式的發(fā)送接收裝置(7)中，其特征在于，上述時鐘數(shù)據(jù) 恢復(fù)電路(11)、上述解串器(15)、上述串行器(14)、上述PLL電路(13)以及上述頻率檢測 器(12)構(gòu)成半導(dǎo)體集成電路(1)(參照圖2、圖12)。在根據(jù)最具體的實施方式的發(fā)送接收裝置(7)中，從上述PLL電路(13)的上述 波形生成器(138)生成的上述波形信號(FWAVE)是三角波形信號(參照圖10A、圖10B、圖 17A 圖 17C)。〔2〕根據(jù)本發(fā)明的另一觀點的代表性實施方式是發(fā)送接收裝置(J)的工作方法，該發(fā)送接收裝置(7)包括時鐘數(shù)據(jù)恢復(fù)電路(11)、解串器(15)、串行器(14)、PLL電路 (13)以及頻率檢測器(12)。上述時鐘數(shù)據(jù)恢復(fù)電路(11)響應(yīng)接收信號(RX)和從上述PLL電路(13)生成的 時鐘信號(TXCLK)，抽出再生數(shù)據(jù)(DATA)和再生時鐘(CLK)。作為串并變換器的上述解串器(15)根據(jù)上述再生數(shù)據(jù)(DATA)和上述再生時鐘 (CLK)生成并行接收數(shù)據(jù)(DT)。作為并串變換器的上述串行器(14)根據(jù)并行發(fā)送數(shù)據(jù)(DR)和從上述PLL電路 (13)生成的上述時鐘信號(TXCLK)生成串行發(fā)送信號(TX)。上述頻率檢測器(12)通過檢測上述接收信號(RX)的頻率與上述時鐘信號 (TXCLK)的頻率的差，生成向上述PLL電路(13)供給的頻率控制信號(FCS)。響應(yīng)上述頻率控制信號(FCS)，上述PLL電路(13)控制上述時鐘信號(TXCLK)的 周期，以減小上述接收信號(RX)的上述頻率與上述時鐘信號(TXCLK)的上述頻率的上述差 (參照圖2、圖12)。根據(jù)上述實施方式，能夠減小半導(dǎo)體芯片面積，并且降低在接收來自主機的接收 信號時再生數(shù)據(jù)和再生時鐘的生成中的誤工作的可能性。2.實施方式的細(xì)節(jié)下面，進(jìn)一步詳述實施方式。另外，在用來說明實施發(fā)明的最優(yōu)方式的全部附圖 中，對與上述附圖具有相同功能的部件賦予相同的附圖標(biāo)記，省略其重復(fù)說明。(實施方式1)〈通信系統(tǒng)〉圖2是示出具有根據(jù)本發(fā)明的實施方式1的發(fā)送接收裝置的通信系統(tǒng)的構(gòu)成的 圖。圖2所示的通信系統(tǒng)由器件1和主機2構(gòu)成，器件1被構(gòu)成為具有收發(fā)功能的發(fā) 送接收裝置，而主機2也被構(gòu)成為具有收發(fā)功能的發(fā)送接收裝置，器件1與主機2之間可以 進(jìn)行雙向通信。即，在圖2所示的通信系統(tǒng)中，主機2向器件1輸出接收信號RX，接收來自 器件1的發(fā)送信號TX ；器件1接收來自主機2的接收信號RX，輸出接收數(shù)據(jù)DT，接收發(fā)送 數(shù)據(jù)DR，把發(fā)送信號TX發(fā)送到主機2。圖2所示的通信系統(tǒng)中所含的器件1與圖1所示的接口單元(ATAPI) 1對應(yīng)，來自 器件1的發(fā)送數(shù)據(jù)DR通過圖1所示的記錄再生單元8和拾取器6寫入HDD等的記錄媒體 5。另一方面，通過拾取器6和記錄再生單元8讀出記錄媒體5的寫入數(shù)據(jù)，作為發(fā)送數(shù)據(jù) DR發(fā)送給器件1。另外，器件1與供給基準(zhǔn)信號Fref的基準(zhǔn)信號生成源3連接，圖2中未 示出的主機2也與供給其它基準(zhǔn)信號的其它基準(zhǔn)信號生成源連接。圖2所示的器件1是由半導(dǎo)體集成電路構(gòu)成的發(fā)送接收裝置，與圖1所示的 接口單元(ATAPI)I同樣地，包含時鐘數(shù)據(jù)恢復(fù)電路(⑶R)ll、串行器(SER) 14、解串器 (DSE) 15。圖1所示的接口單元(ATAPI)I所含的第一 PLL電路16和第二 PLL電路(PLL) 13， 在圖2所示的器件1中用單個PLL電路(PLL) 13共用化。另外，在圖2所示的器件1中，還 特別追加了圖1所示的接口單元(ATAPI)I中未包含的頻率檢測器(CNT) 12。時鐘數(shù)據(jù)恢復(fù)電路(CDR) 11與上述非專利文獻(xiàn)1中記載的時鐘數(shù)據(jù)恢復(fù)電路大致 同樣地，響應(yīng)由器件1接收的來自主機2的接收信號RX和從PLL電路(PLL) 13生成的8相的時鐘信號TXCLK，抽出再生數(shù)據(jù)DATA和再生時鐘CLK，輸出到解串器(DSE) 15。這樣的話， 作為串并變換器的解串器(DSE) 15根據(jù)串行再生數(shù)據(jù)5和再生時鐘CLK生成并行接收數(shù)據(jù) DT，進(jìn)行向記錄媒體5寫入數(shù)據(jù)的處理。在從記錄媒體5讀出數(shù)據(jù)的處理中，作為并串變換器的串行器(SER) 14，把來自 記錄再生單元8的并行發(fā)送數(shù)據(jù)DR變換成與從PLL電路(PLL) 13供給的單相的時鐘信號 TXCLK同步的串行發(fā)送信號TX，輸出到主機2。此時，由于PLL電路(PLL) 13構(gòu)成象上述非專 利文獻(xiàn)2記載的那樣的由包含Σ Δ調(diào)制器的小數(shù)PLL電路構(gòu)成的擴(kuò)頻時鐘發(fā)生器(SSCG)， 所以可以減少串行發(fā)送信號TX造成的不必要的輻射。向頻率檢測器(CNT)12供給來自主機2的接收信號RX、來自時鐘數(shù)據(jù)恢復(fù)電路 (OTR) 11的再生數(shù)據(jù)DATA、來自基準(zhǔn)信號生成源3的基準(zhǔn)信號Fref和來自PLL電路(PLL) 13 的單相的發(fā)送時鐘TXCLK。因此，在頻率檢測器(CNT) 12檢測到接收信號RX的頻率與發(fā)送 時鐘TXCLK的頻率的大的差時，頻率檢測器(CNT) 12向PLL電路(PLL) 13輸出頻率控制信 號FCS。這樣的話，PLL電路(PLL)13就響應(yīng)該頻率控制信號FCS，控制向時鐘數(shù)據(jù)恢復(fù)電路 (CDR) 11供給的8相的時鐘信號TXCLK的周期，以縮小接收信號RX的頻率與發(fā)送時鐘TXCLK 的頻率的差的方式工作。下面，說明圖2所示的通信系統(tǒng)中所含的時鐘數(shù)據(jù)恢復(fù)電路(CDR) 11、頻率檢測器 (CNT) 12、PLL電路(PLL) 13等的內(nèi)部電路的構(gòu)成和工作。<時鐘數(shù)據(jù)恢復(fù)電路的構(gòu)成>圖3是示出被構(gòu)成為圖2所示的具有收發(fā)功能的發(fā)送接收裝置的器件1中所含的 時鐘數(shù)據(jù)恢復(fù)電路(CDR)Il的構(gòu)成的圖。圖3所示的時鐘數(shù)據(jù)恢復(fù)電路(CDR)Il的基本構(gòu)成與上述非專利文獻(xiàn)1中記 載的時鐘數(shù)據(jù)恢復(fù)電路類似。圖3所示的時鐘數(shù)據(jù)恢復(fù)電路(CDR) 11包含相位比較器 (PD) 111、積分器(INT_CIR)112、相位選擇部(Phase_Sel) 113、時鐘選擇部(CLK_SEL) 114、 反相器115。向相位比較器(PD) 111的三個觸發(fā)器1111A、111 IB、111IC的數(shù)據(jù)輸入端子共同地 供給從主機2輸出的接收信號RX，向三個觸發(fā)器1111A、1111B、IlllC的觸發(fā)輸入端子分別 供給從時鐘選擇部(CLK_SEL)114輸出的三個選擇時鐘輸出信號CLK0、CLK1、CLK2。向第一 “異”電路1112A的輸入端子供給相位比較器(PD) 111的第一觸發(fā)器IlllA的輸出信號和第 二觸發(fā)器IlllB的輸出信號，向第二“異”電路1112B的輸入端子供給相位比較器(PD) 111 的第二觸發(fā)器IlllB的輸出信號和第三觸發(fā)器IlllC的輸出信號。向積分器(INT_CIR)112的數(shù)據(jù)輸入端子供給相位比較器(PD)Ill的第一 “異” 電路1112A的輸出信號EARLY和第二 “異”電路1112B的輸出信號LATE，向積分器(INT_ CIR) 112的觸發(fā)輸入端子供給反相器115的輸出信號，該反相器115的輸入端子被供給來自 時鐘選擇部(CLK_SEL) 114的第二選擇時鐘輸出信號CLKl。向相位選擇部(PhaSe_Sel) 113的輸入端子供給積分器(INT_CIR) 112的上升輸出 信號UP和下降輸出信號DN，向時鐘選擇部(CLK_SEL) 114的選擇輸入端子供給相位選擇部 (Phase_Sel) 113的指針輸出信號P，向時鐘選擇部(CLK_SEL) 114的8個數(shù)據(jù)輸入端子供 給從 PLL 電路(PLL) 13 生成的 8 相的時鐘信號 TXCLKO、TXCLKU TXCLK2、TXCLK3、TXCLK4、 TXCLK5、TXCLK6、TXCLK7。根據(jù)向時鐘選擇部(CLK_SEL)114的選擇輸入端子供給的指針輸出信號P的值，由時鐘選擇部(CLK_SEL) 114根據(jù)8相的時鐘信號TXCLKO TXCLK7生成三 個時鐘信號作為第一選擇時鐘輸出信號CLK0、第二選擇時鐘輸出信號CLK1、第三選擇時鐘 輸出信號CLK2。在圖3所示的時鐘數(shù)據(jù)恢復(fù)電路(OTR)Il中，從第二觸發(fā)器IlllB的輸出端子生 成的輸出信號作為再生數(shù)據(jù)DATA被輸出到解串器(DSE) 15和頻率檢測器(CNT) 12，從時鐘 選擇部(CLK_SEL) 114生成的第二選擇時鐘輸出信號CLKl作為再生時鐘CLK被輸出到解串 器(DSE)15?！磿r鐘數(shù)據(jù)恢復(fù)電路的工作〉圖4A、圖4B是說明圖3所示的時鐘數(shù)據(jù)恢復(fù)電路(CDR) 11的工作的圖，圖4A是示 出信號間的時刻關(guān)系的時刻圖，圖4B是示出選擇時鐘輸出信號與抖動成分的關(guān)系的圖。圖4A的上部示出向時鐘選擇部(CLK_SEL) 114的8個數(shù)據(jù)輸入端子供給的從PLL 電路(PLL) 13 生成的 8 相的時鐘信號 TXCLKO, TXCLKU TXCLK2、TXCLK3、TXCLK4、TXCLK5、 TXCLK6、TXCLK7。圖4A的中央部示出來自主機2的接收信號RX和由時鐘選擇部(CLK_SEL) 114生 成的第一選擇時鐘輸出信號CLK0、第二選擇時鐘輸出信號CLK1、第三選擇時鐘輸出信號 CLK2。在該例中，從8相的時鐘信號TXCLKO TXCLK7中選擇的第三時鐘信號TXCLK2、第四 時鐘信號TXCLK3、第五時鐘信號TXCLK4分別作為第一選擇時鐘輸出信號CLK0、第二選擇時 鐘輸出信號CLK1、第三選擇時鐘輸出信號CLK2從時鐘選擇部(CLK_SEL)114輸出。另外，在 該例中，來自主機2的接收信號RX的上升沿是第一選擇時鐘輸出信號CLKO的上升沿與第 二選擇時鐘輸出信號CLKl的上升沿之間的時刻。圖4A的下部示出，相位比較器(PD)Ill的三個觸發(fā)器1111A、1111B、IlllC的輸出 信號Ql 111A、Q1111B、Ql 111C、相位比較器(PD)Ill的“異”電路1112AU112B的輸出信號 EX1112A(輸出信號EARLY)、EX1112B (輸出信號LATE)、和作為反相器115的輸出信號的第 二選擇時鐘輸出信號CLKl的反轉(zhuǎn)信號/CLK1。圖3的時鐘數(shù)據(jù)恢復(fù)電路(CDR) 11的積分器 (INT_CIR) 112在反轉(zhuǎn)信號/CLKl的上升沿處依次累加“異”電路1112A、1112B的輸出信號 EXl Il2A (輸出信號EARLY)、EXl 11邪(輸出信號LATE)的電平。圖4A的最下部示出第一 “異”電路1112A的輸出信號EX1112A(輸出信號EARLY) 的累加值EX1112A'的波形、和第二“異”電路1112B的輸出信號EX1112B (輸出信號LATE) 的累加值EX1112B'的波形。在反轉(zhuǎn)信號/CLKl的上升沿的時亥lj，由于第二“異”電路1112B的輸出信號 EX1112B (輸出信號LATE)為低電平(接地電位)，所以第二“異”電路1112B的輸出信號 EX1112B(輸出信號LATE)的累加值EX1112B'也是低電平(接地電位)。與此不同，由于第 一“異”電路1112A的輸出信號EX1112A(輸出信號EARLY)為高電平，所以第一“異”電路 1112A的輸出信號EX1112A(輸出信號EARLY)的累加值EX1112A'，象圖4A的最下部所示 的那樣，階梯狀地增大。圖3所示的時鐘數(shù)據(jù)恢復(fù)電路(OTR) 11的積分器(INT_CIR) 112檢測第一“異”電 路1112A的輸出信號EX1112A(輸出信號EARLY)的累加值EX1112A'的電平與第二“異”電 路1112B的輸出信號EX1112B (輸出信號LATE)的累加值EX1112B'的電平的差。如果累加 值EX1112A'的電平比累加值EX1112B'的電平與預(yù)定值M的相加值還高，則積分器(INT_CIR) 112生成上輸出信號UP。如果累加值EX1112B'的電平比累加值EX1112A'的電平與 預(yù)定值M的相加值還高，則積分器(INT_CIR) 112生成下降輸出信號DN。在圖3所示的時鐘數(shù)據(jù)恢復(fù)電路(OTR) 11中，響應(yīng)從積分器(INT_CIR) 112生成的 上輸出信號UP，相位選擇部(Phase_Sel)113的指針值P增加一個。相位選擇部(Phase_ Sel) 113包含與8相的時鐘信號TXCLKO TXCLK7對應(yīng)的8個指針Φ 0、Φ 1、Φ 2、Φ 3、Φ 4、 Φ5、Φ6、Φ7。指針的初始值任意地設(shè)定為8個指針Φ0 Φ7中的某一個。響應(yīng)上輸出 信號UP，指針的值從初始值沿順時針移動，而響應(yīng)下降輸出信號DN，指針的值從初始值沿 逆時針移動。響應(yīng)相位選擇部(Phase_Sel) 113的指針值P增加一個，從8相的時鐘信號 TXCLKO TXCLK7中選擇的第四時鐘信號TXCLK3、第五時鐘信號TXCLK4、第六時鐘信號 TXCLK5分別作為第一選擇時鐘輸出信號CLK0、第二選擇時鐘輸出信號CLK1、第三選擇時鐘 輸出信號CLK2從時鐘選擇部(CLK_SEL) 114輸出。圖4B的左邊示出積分器(INT_CIR) 112生成上輸出信號UP以前的狀態(tài)case 1， 在該狀態(tài)case 1下可以看出從時鐘選擇部(CLK_SEL)114輸出的第一選擇時鐘輸出信號 CLKO埋沒在左側(cè)的抖動成分中。在這樣的狀態(tài)case 1下，圖3所示的時鐘數(shù)據(jù)恢復(fù)電路 (⑶R) 11不能以低位出錯率恢復(fù)再生數(shù)據(jù)DATA。另外，圖4B的左邊所示的狀態(tài)case 1與 以下狀態(tài)對應(yīng)，即，從8相的時鐘信號TXCLKO TXCLK7中選擇的第三時鐘信號TXCLK2、第 四時鐘信號TXCLK3、第五時鐘信號TXCLK4分別作為第一選擇時鐘輸出信號CLK0、第二選擇 時鐘輸出信號CLKl、第三選擇時鐘輸出信號CLK2從時鐘選擇部(CLK_SEL) 114輸出，來自主 機2的接收信號RX的上升沿是第一選擇時鐘輸出信號CLKO的上升沿與第二選擇時鐘輸出 信號CLKl的上升沿之間的時刻。圖4B的中央示出積分器(INT_CIR) 112生成上輸出信號UP后的狀態(tài)case 2，在該 狀態(tài)case 2下可以看出從時鐘選擇部(CLK_SEL) 114輸出的第一選擇時鐘輸出信號CLKO 和第三選擇時鐘輸出信號CLK2沒有分別埋沒在左側(cè)的抖動成分和右側(cè)的抖動成分中。在 這樣的狀態(tài)case 2下，圖3所示的時鐘數(shù)據(jù)恢復(fù)電路(CDR) 11可以以低位出錯率恢復(fù)再 生數(shù)據(jù)DATA。另外，圖4B的中央所示的狀態(tài)case 2與以下狀態(tài)對應(yīng)，S卩，從8相的時鐘信 號TXCLKO TXCLK7中選擇的第四時鐘信號TXCLK3、第五時鐘信號TXCLK4、第六時鐘信號 TXCLK5分別作為第一選擇時鐘輸出信號CLK0、第二選擇時鐘輸出信號CLK1、第三選擇時鐘 輸出信號CLK2從時鐘選擇部(CLK_SEL) 114輸出，來自主機2的接收信號RX的上升沿是第 一選擇時鐘輸出信號CLKO的上升沿之前的時刻。另外，圖4B的右邊示出積分器(INT_CIR) 112生成下降輸出信號DN以前的狀態(tài) case 3，在該狀態(tài)case 3下可以看出從時鐘選擇部(CLK_SEL) 114輸出的第三選擇時鐘輸 出信號CLK2埋沒在右側(cè)的抖動成分中。另外，在這樣的狀態(tài)case 3下，圖3所示的時鐘 數(shù)據(jù)恢復(fù)電路(CDR) 11不能以低位出錯率恢復(fù)再生數(shù)據(jù)DATA。另外，圖4B的右邊所示的 狀態(tài)case 3與以下狀態(tài)對應(yīng)，即，從8相的時鐘信號TXCLKO TXCLK7中選擇的第六時鐘 信號TXCLK5、第七時鐘信號TXCLK6、第八時鐘信號TXCLK7分別作為第一選擇時鐘輸出信 號CLK0、第二選擇時鐘輸出信號CLK1、第三選擇時鐘輸出信號CLK2從時鐘選擇部(CLK_ SEL) 114輸出，來自主機2的接收信號RX的上升沿是第二選擇時鐘輸出信號CLKl的上升 沿與第三選擇時鐘輸出信號CLK2的上升沿之間的時刻。在該狀態(tài)case 3下，通過積分器(INT_CIR) 112生成下降輸出信號DN過渡到圖4B的中央的狀態(tài)case 2。這樣，圖3所示的時鐘數(shù)據(jù)恢復(fù)電路(OTR) 11，由于無須象模擬濾波器那樣使用引 起半導(dǎo)體面積增大的模擬電路，全部由數(shù)字電路構(gòu)成，所以可以減少芯片占有面積?！搭l率檢測器〉圖5是示出被構(gòu)成為圖2所示的具有收發(fā)功能的發(fā)送接收裝置的器件1中所含的 頻率檢測器(CNT) 12的構(gòu)成的圖。象圖5所示那樣，頻率檢測器(CNT) 12包含信號檢測器(SD) 121、序列發(fā)生器 (SQ) 122、頻率誤差檢測調(diào)整器(DDC) 123。信號檢測器(SD) 121輸入從時鐘數(shù)據(jù)恢復(fù)電路(OTR) 11生成的再生數(shù)據(jù)DATA而 檢測數(shù)據(jù)，并將檢測的數(shù)據(jù)供給序列發(fā)生器(SQ) 122。S卩，序列發(fā)生器(SQ) 122可以根據(jù)來 自信號檢測器(SD) 121的檢測數(shù)據(jù)的狀態(tài)獲知接收信號RX的頻率與發(fā)送時鐘信號TXCLK 的頻率的誤差顯著、圖3所示的時鐘數(shù)據(jù)恢復(fù)電路(⑶R) 11中的串行再生數(shù)據(jù)DATA和再生 時鐘CLK不能正常再生的狀態(tài)。例如，在不能正常再生的狀態(tài)下，來自信號檢測器(SD)121 的檢測數(shù)據(jù)的電平保持一定。如果是這樣的狀態(tài)，則序列發(fā)生器(SQ) 122向頻率誤差檢測 調(diào)整器(DDC) 123輸出指示頻率誤差檢測序列工作的開始的命令即序列信號SQS。這樣的話，響應(yīng)序列信號SQS，頻率誤差檢測調(diào)整器(DDC) 123開始檢測來自主機2 的接收信號RX的頻率與來自PLL電路(PLL) 13的單相發(fā)送時鐘信號TXCLK的頻率的誤差 的工作。如果頻率的誤差比預(yù)定的值大，則從頻率誤差檢測調(diào)整器(DDC) 123生成高電平的 頻率控制信號FCS。另外，在不從序列發(fā)生器(SQ) 122供給序列信號SQS的狀態(tài)下，頻率誤 差檢測調(diào)整器(DDC) 123停止檢測頻率的誤差的工作。<頻率誤差檢測調(diào)整器>圖6是示出圖5所示的頻率檢測器(CNT) 12中所含的頻率誤差檢測調(diào)整器 (DDC) 123的構(gòu)成的圖。象圖6所示那樣，頻率誤差檢測調(diào)整器(DDC) 123包含第一頻率檢測器(FD) 1231A、 第二頻率檢測器(FD)1231B和誤差檢測電路(DD) 1232。利用來自序列發(fā)生器(SQ) 122的序列信號SQS開始頻率誤差檢測調(diào)整器(DDC) 123 的第一頻率檢測器(FD)1231A和第二頻率檢測器(FD)1231B的工作。第一頻率檢測器 (FD) 1231A通過在由從基準(zhǔn)信號生成源3供給的基準(zhǔn)信號Fref確定的計數(shù)時間之間對來自 PLL電路(PLL) 13的單相發(fā)送時鐘信號TXCLK的脈沖進(jìn)行計數(shù)，測定發(fā)送時鐘信號TXCLK的 頻率，生成第一計數(shù)T。另外，第二頻率檢測器(FD) 1231B也通過在由從基準(zhǔn)信號Fref確定 的計數(shù)時間之間對來自主機2的接收信號RX的脈沖進(jìn)行計數(shù)，測定接收信號RX的頻率，生 成第二計數(shù)R。誤差檢測電路(DD) 1232基于從第一頻率檢測器(FD) 1231A供給的第一計數(shù)T與 從第二頻率檢測器(FD) 1231B供給的第二計數(shù)R的差來檢測單相發(fā)送時鐘信號TXCLK的頻 率與接收信號RX的頻率的頻率誤差。如果頻率的誤差比預(yù)定的值大，則從頻率誤差檢測調(diào) 整器(DDC) 123的誤差檢測電路(DD) 1232生成高電平的頻率控制信號FCS，并供給PLL電 路(PLL) 13。另外，由于高電平的頻率控制信號FCS的脈沖寬度和第一計數(shù)T與第二計數(shù) R的差成比例，所以與頻率的誤差的增大成比例，高電平的頻率控制信號FCS的脈沖寬度也 增大。
<PLL 電路〉圖7是示出被構(gòu)成為圖2所示的具有收發(fā)功能的發(fā)送接收裝置的器件1中所含的 PLL電路(PLL) 13的構(gòu)成的圖。象圖7所示那樣，PLL電路(PLL) 13包含相位頻率比較器(PFD) 131、電荷泵 (CP) 132、環(huán)路濾波器(LF) 133、電壓控制振蕩器(VCO) 134、預(yù)分頻器(I3RS) 135、可編程計數(shù) 器(PGC) 136、波形生成器138、Σ Δ調(diào)制器137。具體地，由于響應(yīng)從波形生成器138生成 的波形信號FWAVE，Σ Δ調(diào)制器137把作為可變分頻器構(gòu)成的可編程計數(shù)器(PGC) 136的平 均分頻數(shù)N精密地控制到小數(shù)以下的值，所以圖7所示的PLL電路(PLL) 13與上述非專利 文獻(xiàn)2中記載的同樣地，是小數(shù)PLL電路。相位頻率比較器(PFD) 131比較基準(zhǔn)信號生成源3的基準(zhǔn)信號Fref與來自可編程 計數(shù)器(PGC) 136的反饋信號FB的輸出信號的相位和頻率，向電荷泵(CP) 132供給比較輸 出信號。響應(yīng)相位頻率比較器(PFD) 131的比較輸出信號，電荷泵(CP) 132通過向環(huán)路濾波 器(LF) 133供給充放電電流確定環(huán)路濾波器(LF) 133的輸出電壓。把環(huán)路濾波器(LF) 133 的輸出電壓作為頻率控制電壓供給電壓控制振蕩器(VC0)134。因此，利用環(huán)路濾波器 (LF) 133輸出的頻率控制電壓控制振蕩器(VCO) 134振蕩出的8相的時鐘信號TXCLKO TXCLK7的頻率。電壓控制振蕩器(VCO) 134振蕩出的8相的時鐘信號TXCLKO TXCLK7被 供給圖3所示的時鐘數(shù)據(jù)恢復(fù)電路(CDR)Il的時鐘選擇部(CLK_SEL)114，利用預(yù)分頻器 (PRS) 135和可編程計數(shù)器(PGC) 136把8相的時鐘信號TXCLKO TXCLK7中的一相即單 相發(fā)送時鐘信號TXCLK分頻。由于PLL電路(PLL)13以通過該分頻使來自可編程計數(shù)器 (PGC) 136的反饋信號FB的輸出信號的相位和頻率與基準(zhǔn)信號Fref的相位和頻率一致的方 式工作，所以8相的時鐘信號TXCLKO TXCLK7的頻率是分頻比與基準(zhǔn)信號Fref的積。響應(yīng)從波形生成器138生成的波形信號FWAVE，Σ Δ調(diào)制器137把作為可變分頻 器構(gòu)成的可編程計數(shù)器(PGC) 136的平均分頻數(shù)N精密地控制到小數(shù)以下的值。S卩，波形生 成器138生成作為調(diào)制信號的三角波形信號FWAVE，向Σ Δ調(diào)制器137供給。在波形生成 器138生成三角波形信號FWAVE時，利用從圖5和圖6所示的頻率誤差檢測調(diào)整器(DDC) 123 的誤差檢測電路(DD) 1232生成的頻率控制信號FCS控制三角波形信號FWAVE的相位。〈電壓控制振蕩器〉圖8是示出圖7所示的PLL電路(PLL) 13中所含的電壓控制振蕩器(VCO) 134的 構(gòu)成的圖。象圖8所示那樣，電壓控制振蕩器(VCO) 134由電壓電流變換器(VIC) 1341和四級 延遲電路1342A、1342B、1342C、1342D構(gòu)成。響應(yīng)圖7所示的PLL電路(PLL) 13的環(huán)路濾波 器(LF) 133的頻率控制輸出電壓Vc，電壓電流變換器(VIC) 1341在其內(nèi)部生成變換電流，進(jìn) 而在電壓電流變換器(VIC) 1341內(nèi)部變換電流變換成控制電壓Vp。通過把由電壓控制振蕩 器(VCO) 134生成的控制電壓Vp共同地供給四級延遲電路1342A D，設(shè)定四級延遲電路 1342A D的各延遲電路的延遲時間?？刂齐妷篤p為大電壓時，由于四級延遲電路1342A D的各延遲電路的工作電流大，各延遲電路的延遲時間小，所以電壓控制振蕩器(VCO) 134 振蕩出的8相的時鐘信號TXCLKO TXCLK7振蕩頻率高。相反，控制電壓Vp為小電壓時， 由于四級延遲電路1342A D的各延遲電路的工作電流小，各延遲電路的延遲時間大，所 以電壓控制振蕩器(VCO) 134振蕩出的8相的時鐘信號TXCLKO TXCLK7振蕩頻率低。另外，在圖8所示的電壓控制振蕩器(VCO) 134中，從第一級延遲電路1342A的第一輸出端子 Outl和第二輸出端子0ut2生成第二相時鐘信號TXCLKl和第六相時鐘信號TXCLK5，供給第 二級延遲電路1342B的第二輸入端子In2和第一輸入端子Inl。從第二級延遲電路1342B 的第一輸出端子Outl和第二輸出端子0ut2生成第七相時鐘信號TXCLK6和第三相時鐘信 號TXCLK2，供給第三級延遲電路1342C的第二輸入端子In2和第一輸入端子Inl。從第三 級延遲電路1342C的第一輸出端子Outl和第二輸出端子0ut2生成第四相時鐘信號TXCLK3 和第八相時鐘信號TXCLK7，供給第四級延遲電路1342D的第二輸入端子In2和第一輸入端 子Inl。從第四級延遲電路1342D的第一輸出端子Outl和第二輸出端子0ut2生成第一相 時鐘信號TXCLKO和第五相時鐘信號TXCLK4，供給第一級延遲電路1342A的第二輸入端子 In2和第一輸入端子Inl。圖9A是示出圖8所示的電壓控制振蕩器(VCO) 134中所含的電壓電流變換器 (VIC) 1341的構(gòu)成的圖，圖9B是示出與四級延遲電路1342A、1342B、1342C、1342D分別相當(dāng) 的延遲電路1342的構(gòu)成的圖。象圖9A所示那樣，電壓電流變換器(VIC) 1341包含N溝道MOS晶體管(以下簡 稱NM0S) 13411和P溝道MOS晶體管(以下簡稱PM0S) 13412。通過使NMOS 13411的源極接 地，向NMOS 13411的柵極供給從環(huán)路濾波器(LF) 133生成的頻率控制輸出電壓Ne，向NMOS 13411的漏極流動變換電流。通過把PMOS 13412的漏極與柵極連接，PMOS 13412成為二極 管連接。PMOS 13412的源極與電源電壓Vdd連接，控制電壓Vp作為PMOS 13412的源極-柵 極間電壓降來生成。象圖9B所示那樣，延遲電路1342包含5個PMOS 13421 13425和2個匪OS 13426,13427ο 2 個 NMOS 13426、13427 的源極都連接，NMOS 13426 的柵極和 PMOS 13422 的 柵極與第一輸入端子Inl連接，NMOS 13427的柵極和PMOS 13425的柵極與第二輸入端子 Ιη2連接。NMOS 13426的漏極和PMOS 13422的漏極與第一輸出端子Outl連接，NMOS 13427 的漏極和PMOS 13425的漏極與第二輸出端子0ut2連接。PMOS 13423的柵極和漏極與第二 輸出端子0ut2和第一輸出端子Outl連接，PMOS 13424的柵極和漏極與第一輸出端子Outl 和第二輸出端子0ut2連接。在電源電壓Vdd與4個PM0S13422 13425的源極之間連接 PMOS 13421的源極-漏極電流路徑?？刂齐妷篤p為大電壓時，作為延遲電路1342的工作 電流的PM0S13421的漏極電流大，延遲電路1342的延遲時間小，〈波形生成器〉圖IOA是示出圖7所示的PLL電路(PLL) 13中所含的波形生成器138的構(gòu)成的圖， 圖IOB是示出其工作波形的圖。象圖IOA所示那樣，波形生成器138包含波形生成寄存器(RGS) 1386、加法器 1385、選擇器1384、第一數(shù)據(jù)輸入寄存器1382、第二數(shù)據(jù)輸入寄存器1383、分頻器1381。為了使波形生成器138生成三角波形信號FWAVE，形成三角波形的梯度，在第一數(shù) 據(jù)輸入寄存器1382中保存正梯度數(shù)據(jù)D，在第二數(shù)據(jù)輸入寄存器1383中保存負(fù)梯度數(shù)據(jù) D?？梢愿鶕?jù)從外部供給的外部數(shù)據(jù)D生成該正梯度數(shù)據(jù)D和負(fù)梯度數(shù)據(jù)D。把第一數(shù)據(jù)輸 入寄存器1382的正梯度數(shù)據(jù)D和第二數(shù)據(jù)輸入寄存器1383的負(fù)梯度數(shù)據(jù)D分別供給選擇 器1384的第一輸入端子Inl和第二輸入端子In2。通過利用分頻器1381把從PLL電路(PLL) 13的預(yù)分頻器(I3RS) 135和可編程計數(shù)器(PGC) 136供給的反饋信號FB分頻，生成分頻反饋信號fm，把分頻反饋信號fm供給選擇 器1384的選擇控制端子。在分頻反饋信號fm為高電平時，選擇第一輸入端子Inl的正梯 度數(shù)據(jù)D，從選擇器1384的輸出端子向加法器1385的第一輸入端子供給。在分頻反饋信 號fm為低電平時，選擇第二輸入端子In2的負(fù)梯度數(shù)據(jù)D，從選擇器1384的輸出端子向加 法器1385的第一輸入端子供給。波形生成寄存器(RGS) 1386的保持?jǐn)?shù)據(jù)作為三角波形信 號FWAVE從波形生成器138的輸出端子向Σ Δ調(diào)制器137供給，并向加法器1385的第二 輸入端子供給。另一方面，從頻率誤差檢測調(diào)整器(DDC) 123的誤差檢測電路(DD) 1232生成的頻 率控制信號FCS被供給分頻器1381和波形生成寄存器(RGS) 1386的控制輸入端子。在頻 率控制信號FCS為高電平時，停止分頻器1381的分頻工作，保持波形生成寄存器(RGS) 1386 的保持?jǐn)?shù)據(jù)，而在頻率控制信號FCS為低電平時，執(zhí)行分頻器1381的分頻工作，波形生成寄 存器(RGS) 1386存儲來自加法器1385的更新數(shù)據(jù)。圖IOB是說明圖IOA所示的波形生成器138的工作的波形圖。象圖IOB所示那樣，在分頻反饋信號fm為高電平的期間Τ1、Τ4，利用第一數(shù)據(jù)輸入 寄存器1382的正梯度數(shù)據(jù)D增加三角波形信號FWAVE的電平，而在分頻反饋信號fm為低電 平的期間T3、T5，利用第二數(shù)據(jù)輸入寄存器1383的負(fù)梯度數(shù)據(jù)D減小三角波形信號FWAVE 的電平。另外，在頻率控制信號FCS為高電平的期間T2，保持分頻反饋信號fm的電平，三角 波形信號FWAVE的電平也被保持。這樣，由于響應(yīng)從波形生成器138生成的波形信號FWAVE，Σ Δ調(diào)制器137把可編 程計數(shù)器(PGC) 136的平均分頻數(shù)N精密地控制到小數(shù)以下的值，所以可以控制從電壓控制 振蕩器(VCO) 134振蕩出的8相的時鐘信號TXCLKO TXCLK7的頻率和相位。利用該波形 生成器138的工作可以使從PLL電路(PLL) 13的電壓控制振蕩器(VCO) 134振蕩出的8相 的時鐘信號TXCLKO TXCLK7的頻率和相位與來自主機2的接收信號RX的頻率和相位接 近。<發(fā)送時鐘的頻率控制工作>下面，說明具有在從圖2到圖IOB中說明了的根據(jù)本發(fā)明的實施方式1的發(fā)送接 收裝置的通信系統(tǒng)中的發(fā)送時鐘TXCLK的頻率控制工作。圖11是說明具有在從圖2到圖IOB中說明了的根據(jù)本發(fā)明的實施方式1的發(fā)送 接收裝置的通信系統(tǒng)的發(fā)送時鐘TXCLK的頻率控制工作的圖。圖11的上部示出根據(jù)本發(fā)明的實施方式1的發(fā)送接收裝置接通電源電壓時(通 電序列時)的發(fā)送時鐘TXCLK的頻率控制工作。在通電序列的第一步驟(St印1)中，由于是發(fā)送接收裝置剛剛接通電源電壓，所 以是時鐘數(shù)據(jù)恢復(fù)電路(OTR)Il中的串行再生數(shù)據(jù)DATA和再生時鐘CLK不能正常再生的 狀態(tài)，所以序列發(fā)生器(SQ) 122向頻率誤差檢測調(diào)整器(DDC) 123輸出指示頻率誤差檢測序 列工作的開始的命令即序列信號SQS。如果這樣，頻率檢測器(CNT) 12的頻率誤差檢測調(diào) 整器(DDC) 123的第二頻率檢測器(FD) 1231B開始把來自主機2的接收信號RX的頻率分割 成6個區(qū)間⑴ (6)的測定。第二頻率檢測器(FD)1231B把6個區(qū)間⑴ (6)的測定 結(jié)果中頻率最高的區(qū)間(在圖11的例子中是第三區(qū)間(3))的信息作為第二計數(shù)信息R發(fā) 送給誤差檢測電路(DD) 1232。而在發(fā)送接收裝置剛剛接通電源電壓時，由于還沒有從PLL電路(PLL) 13的電壓控制振蕩器(VCO) 134振蕩出發(fā)送時鐘信號TXCLK，所以第一頻率檢測 器(FD) 123IA把發(fā)送時鐘TXCLK的未振蕩信息作為第一計數(shù)信息T發(fā)送給誤差檢測電路 (DD) 1232。這樣的話，誤差檢測電路(DD) 1232響應(yīng)第一計數(shù)信息T和第二計數(shù)信息R，生成 到頻率最高的區(qū)間的前一個區(qū)間(在圖11的例子中是第二區(qū)間(2))為止為高電平的頻率 控制信號FCS，供給波形生成器138。于是，在通電序列的第二步驟(St印2)中，利用到第二區(qū)間(2)為止為高電平的 頻率控制信號FCS，把波形生成器138的波形生成寄存器(RGS) 1386的數(shù)據(jù)到第二區(qū)間(2) 為止維持最大值，然后，波形生成寄存器(RGS) 1386的數(shù)據(jù)按照第二數(shù)據(jù)輸入寄存器1383 的負(fù)梯度數(shù)據(jù)D減小到最小值。然后，波形生成寄存器(RGS) 1386的數(shù)據(jù)按照第一數(shù)據(jù)輸 入寄存器1382的正梯度數(shù)據(jù)D向最大值增加。結(jié)果，從PLL電路(PLL) 13的電壓控制振蕩 器(VCO) 134生成的發(fā)送時鐘TXCLK的頻率也到第二區(qū)間(2)為止維持最大值，然后，以預(yù) 定的梯度減小。通過這樣，利用發(fā)送接收裝置接通電源電壓時(通電序列時)的發(fā)送時鐘 TXCLK的頻率控制工作，可以減小來自主機2的接收信號RX的頻率與從PLL電路(PLL) 13 生成的發(fā)送時鐘TXCLK的頻率的差。圖11的下部示出根據(jù)本發(fā)明的實施方式1的發(fā)送接收裝置的主機與器件之間的 通信工作時的發(fā)送時鐘TXCLK的頻率控制工作。通過圖11的上部說明過的通電序列時的發(fā)送時鐘TXCLK的頻率控制工作，在剛剛 接通電源電壓時來自主機2的接收信號RX的頻率與從PLL電路(PLL) 13生成的發(fā)送時鐘 TXCLK的頻率的差減小。但是，在之后的發(fā)送接收裝置的主機與器件之間的通信工作期間， 接收信號RX的頻率與發(fā)送時鐘TXCLK的頻率的差有增大的可能性。頻率檢測器(CNT) 12的頻率誤差檢測調(diào)整器(DDC) 123在通信工作期間檢測接收 信號RX的頻率與發(fā)送時鐘TXCLK的頻率的誤差，如果該頻率誤差比預(yù)定值大，則在修正頻 率誤差那樣的脈沖期間生成高電平的頻率控制信號FCS。在通信工作時的第一步驟(St印1)中，頻率檢測器(CNT) 12的頻率誤差檢測調(diào)整 器(DDC) 123進(jìn)行把來自主機2的接收信號RX的頻率和來自PLL電路(PLL) 13的發(fā)送時鐘 TXCLK的頻率分割成6個區(qū)間(1) (6)的測定。如果在該測定期間該頻率誤差比預(yù)定值 大，則頻率誤差檢測調(diào)整器(DDC) 123生成用來修正頻率誤差的頻率控制信號FCS。于是，在通信工作時的第二步驟(St印2)中，從PLL電路(PLL) 13的電壓控制振 蕩器(VCO) 134生成的發(fā)送時鐘TXCLK的頻率到第二區(qū)間(2)結(jié)束為止維持最大值，然后， 以預(yù)定的梯度減小。這樣，通過發(fā)送接收裝置通信工作時的發(fā)送時鐘TXCLK的頻率控制工 作，可以減小來自主機2的接收信號RX的頻率與從PLL電路(PLL) 13生成的發(fā)送時鐘TXCLK 的頻率的差。(實施方式2)〈另一通信系統(tǒng)〉圖12是示出具有根據(jù)本發(fā)明的實施方式2的發(fā)送接收裝置的通信系統(tǒng)的構(gòu)成的 圖。圖12所示的根據(jù)本發(fā)明的實施方式2的通信系統(tǒng)與圖2所示的根據(jù)本發(fā)明的 實施方式1的通信系統(tǒng)的不同之處在于，圖12所示的器件1的頻率檢測器(CNT) 12不僅 生成頻率控制信號FCS，還生成調(diào)制度調(diào)整信號MT和調(diào)制周期調(diào)整信號麗并向PLL電路(PLL) 13 供給?！戳硪活l率檢測器〉圖14是示出被構(gòu)成為圖12所示的根據(jù)本發(fā)明的實施方式2的具有收發(fā)功能的發(fā) 送接收裝置的器件1中所含的頻率檢測器(CNT) 12的構(gòu)成的圖。圖14所示的根據(jù)本發(fā)明的實施方式2的頻率檢測器(CNT) 12與圖5所示的根據(jù) 本發(fā)明的實施方式1的頻率檢測器(CNT) 12的不同之處在于，如果接收信號RX的頻率與發(fā) 送時鐘信號TXCLK的頻率的誤差顯著，響應(yīng)來自序列發(fā)生器(SQ) 122的序列信號SQ，頻率誤 差檢測調(diào)整器(DDC) 123不僅生成頻率控制信號FCS，還檢測接收信號RX的調(diào)制度和發(fā)送時 鐘信號TXCLK的調(diào)制度，生成補償調(diào)制度的誤差的調(diào)制度調(diào)整信號MT，并檢測接收信號RX 的調(diào)制周期和發(fā)送時鐘信號TXCLK的調(diào)制周期，生成補償調(diào)制周期的誤差的調(diào)制周期調(diào)整 信號麗。圖15是示出圖14所示的頻率檢測器(CNT) 12中所含的頻率誤差檢測調(diào)整器 (DDC) 123的構(gòu)成的圖。圖15所示的根據(jù)本發(fā)明的實施方式2的頻率誤差檢測調(diào)整器(DDC) 123與圖6所 示的根據(jù)本發(fā)明的實施方式1的頻率誤差檢測調(diào)整器(DDC) 123的第一個不同之處在于，第 一頻率檢測器(FD) 1231A測定單相發(fā)送時鐘信號TXCLK的頻率的最大頻率(UF)、平均頻率 (AF)、最小頻率(DF)，把它們的測定結(jié)果供給誤差檢測電路(DD) 1232。第二個不同之處在 于，第二頻率檢測器(FD) 1231B測定接收信號RX的頻率的最大頻率(UF)、平均頻率(AF)、 最小頻率(DF)，把它們的測定結(jié)果供給誤差檢測電路(DD) 1232。第三個不同之處在于， 誤差檢測電路(DD) 1232響應(yīng)單相發(fā)送時鐘信號TXCLK的頻率的最大頻率(UF)、平均頻率 (AF)、最小頻率(DF)的測定結(jié)果和接收信號RX的頻率的最大頻率(UF)、平均頻率(AF)、最 小頻率(DF)的測定結(jié)果，生成頻率控制信號FCS以及調(diào)制度調(diào)整信號MT和調(diào)制周期調(diào)整 信號麗。圖16是說明圖15所示的頻率誤差檢測調(diào)整器(DDC) 123的第一和第二頻率檢測 器(FD) 1231A、1231B要測定的單相發(fā)送時鐘信號TXCLK和接收信號RX的頻率的最大頻率 (UF)、平均頻率(AF)、最小頻率(DF)的圖。象圖16所示那樣，最大頻率(UF)是頻率最高的區(qū)間的區(qū)間的頻率，最小頻率(DF) 是頻率最低的區(qū)間的頻率，平均頻率(AF)是長時間測定的頻率的平均值?！戳硪籔LL 電路〉圖13是示出被構(gòu)成為圖12所示的根據(jù)本發(fā)明的實施方式2的發(fā)送接收裝置的器 件1中所含的PLL電路(PLL) 13的構(gòu)成的圖。圖13所示的根據(jù)本發(fā)明的實施方式2的PLL電路(PLL) 13與圖7所示的根據(jù)本 發(fā)明的實施方式1的PLL電路(PLL) 13的不同之處在于，在圖13所示的PLL電路(PLL) 13 中，利用從頻率檢測器(CNT) 12生成的頻率控制信號FCS控制從波形生成器138生成的三 角波形信號FWAVE的相位，而三角波形信號FWAVE的調(diào)制度和調(diào)制周期分別被從頻率檢測 器(CNT) 12生成的調(diào)制度調(diào)整信號MT和調(diào)制周期調(diào)整信號MN控制?！戳硪徊ㄐ紊善鳌祱D17A是示出圖13所示的PLL電路(PLL) 13中所含的波形生成器138的構(gòu)成的圖。
圖17A所示的根據(jù)本發(fā)明的實施方式2的波形生成器138與圖IOA所示的根據(jù)本 發(fā)明的實施方式1的波形生成器138的不同之處在于，在圖17A所示的波形生成器138中， 從頻率檢測器(CNT) 12生成的調(diào)制度調(diào)整信號MT和調(diào)制周期調(diào)整信號MN被分別供給分頻 器1381、第一和第二數(shù)據(jù)輸入寄存器1382、1383。圖17B、圖17C是說明圖17A所示的波形生成器138的工作的波形圖。象圖17B所示那樣，由于利用向分頻器1381供給的調(diào)制周期調(diào)整信號MN的值可 以改變分頻器1381的分頻比，所以從分頻器1381生成的分頻反饋信號fm的調(diào)制周期可以 改變，從波形生成器138生成的波形信號FWAVE的調(diào)制周期可以改變。象圖17C所示那樣，由于利用向第一和第二數(shù)據(jù)輸入寄存器1382、1383供給的調(diào) 制度調(diào)整信號MT的值可以改變第一和第二數(shù)據(jù)輸入寄存器1382、1383的正負(fù)梯度數(shù)據(jù)，所 以從波形生成器138生成的波形信號FWAVE的調(diào)制度(波形振幅)可以改變。<另一發(fā)送時鐘的頻率控制工作>下面，說明具有在從圖12到圖17C中說明了的根據(jù)本發(fā)明的實施方式2的發(fā)送接 收裝置的通信系統(tǒng)的發(fā)送時鐘TXCLK的頻率控制工作。圖18是說明具有在從圖12到圖17C中說明了的根據(jù)本發(fā)明的實施方式2的發(fā)送 接收裝置的通信系統(tǒng)的發(fā)送時鐘TXCLK的頻率控制工作的圖。圖18的上部示出根據(jù)本發(fā)明的實施方式2的發(fā)送接收裝置接通電源電壓時(通 電序列時)的發(fā)送時鐘TXCLK的頻率控制工作。在圖18的通電序列中，與圖11所示的根據(jù)本發(fā)明的實施方式1的通電序列同樣 地，利用到第二區(qū)間(2)為止為高電平的從頻率檢測器(CNT) 12生成的頻率控制信號FCS， 把波形生成器138的波形生成寄存器(RGS) 1386的數(shù)據(jù)到第二區(qū)間(2)為止維持最大值， 然后，按照負(fù)梯度數(shù)據(jù)減小到最小值。然后，波形生成寄存器(RGS) 1386的數(shù)據(jù)按照正梯度 數(shù)據(jù)向最大值增加。結(jié)果，從PLL電路(PLL) 13的電壓控制振蕩器(VCO) 134生成的發(fā)送時 鐘TXCLK的頻率也是到第二區(qū)間(2)為止維持最大值，然后，以預(yù)定的梯度減小。利用該發(fā) 送接收裝置通電序列時的發(fā)送時鐘TXCLK的頻率控制工作，可以減小來自主機2的接收信 號RX的頻率與從PLL電路(PLL) 13生成的發(fā)送時鐘TXCLK的頻率的差。圖18的下部示出根據(jù)本發(fā)明的實施方式2的發(fā)送接收裝置的主機與器件之間的 通信工作時的發(fā)送時鐘TXCLK的頻率控制工作。在圖18的通信工作時，與圖11所示的根據(jù)本發(fā)明的實施方式1的通信工作時同 樣地，頻率檢測器(CNT) 12的頻率誤差檢測調(diào)整器(DDC) 123進(jìn)行把來自主機2的接收信號 RX的頻率和來自PLL電路(PLL) 13的發(fā)送時鐘TXCLK的頻率分割成6個區(qū)間(1) (6)的 測定。如果在通信工作期間接收信號RX的頻率與發(fā)送時鐘TXCLK的頻率的頻率誤差比 預(yù)定值大，則從頻率檢測器(CNT) 12生成調(diào)制度調(diào)整信號MT和調(diào)制周期調(diào)整信號MN以補 償頻率誤差。通過該發(fā)送接收裝置通信工作時的發(fā)送時鐘TXCLK的頻率控制工作，可以減 小來自主機2的接收信號RX的頻率與從PLL電路(PLL) 13生成的發(fā)送時鐘TXCLK的頻率的差。(實施方式3)圖19是示出具有根據(jù)本發(fā)明的實施方式3的由半導(dǎo)體集成電路構(gòu)成的作為發(fā)送接收裝置的器件的通信系統(tǒng)的構(gòu)成的圖。圖19所示的通信系統(tǒng)，與圖1所示的光盤裝置同樣地，由光盤5、光拾取器6、半導(dǎo) 體集成電路7、晶振子3構(gòu)成。與圖1所示的光盤裝置同樣地，圖19所示的通信系統(tǒng)的半導(dǎo) 體集成電路7包含以串行ATAPI方式與主計算機(HOST) 2連接的接口單元(ATAPI)IjP 進(jìn)行光拾取器6的數(shù)據(jù)寫入和數(shù)據(jù)讀出的處理的記錄再生單元(READ/WRITE) 8。圖19所示的半導(dǎo)體集成電路7的接口單元(ATAPI)I包含時鐘數(shù)據(jù)恢復(fù)電路 (CDR) 11、頻率檢測器(CNT) 12,PLL電路(PLL) 13、串行器(SER) 14、解串器(DSE) 15，與根據(jù) 上述的本發(fā)明的實施方式1或?qū)嵤┓绞?的器件1同樣地構(gòu)成。因此，根據(jù)圖19所示的根 據(jù)本發(fā)明的實施方式3的通信系統(tǒng)，可以減小半導(dǎo)體集成電路7的芯片面積，降低接收來自 主機2的接收信號時再生數(shù)據(jù)和再生時鐘的再生中的誤工作的可能性。以上，基于各種實施方式具體說明了本發(fā)明人提出的發(fā)明，但當(dāng)然，本發(fā)明不限于 此，在不脫離本發(fā)明的主要發(fā)明構(gòu)思的前提下，可以做出各種變更。例如，包含Σ Δ調(diào)制器137的小數(shù)PLL電路(PLL) 13，為了構(gòu)成由PLL電路構(gòu)成的 擴(kuò)頻時鐘發(fā)生器(SSCG)，從波形生成器138生成的波形信號FWAVE不限于是三角波形，也可 以使用除此以外的正弦波形等。另外，作為數(shù)據(jù)記錄用的記錄媒體5，不限于是被旋轉(zhuǎn)驅(qū)動的HDD/⑶/DVD/BD等的 盤狀記錄媒體，也可以使用大容量半導(dǎo)體非易失性存儲文件。
權(quán)利要求
1.一種發(fā)送接收裝置，其特征在于包括時鐘數(shù)據(jù)恢復(fù)電路、解串器、串行器、PLL電路以及頻率檢測器； 上述時鐘數(shù)據(jù)恢復(fù)電路響應(yīng)接收信號和從上述PLL電路生成的時鐘信號，抽出再生數(shù) 據(jù)和再生時鐘；作為串并變換器的上述解串器根據(jù)上述再生數(shù)據(jù)和上述再生時鐘生成并行接收數(shù)據(jù)；作為并串變換器的上述串行器根據(jù)并行發(fā)送數(shù)據(jù)和從上述PLL電路生成的上述時鐘 信號生成串行發(fā)送信號；上述頻率檢測器通過檢測上述接收信號的頻率與上述時鐘信號的頻率的差，生成向上 述PLL電路供給的頻率控制信號；響應(yīng)上述頻率控制信號，上述PLL電路控制上述時鐘信號的周期，以減小上述接收信 號的上述頻率與上述時鐘信號的上述頻率的上述差。
2.如權(quán)利要求1所述的發(fā)送接收裝置，其特征在于上述PLL電路包含波形生成器、Σ Δ調(diào)制器以及可變分頻器； 通過由上述Σ Δ調(diào)制器響應(yīng)從上述波形生成器生成的波形信號將上述可變分頻器的 平均分頻數(shù)控制到小數(shù)點以下的值，上述PLL電路構(gòu)成擴(kuò)頻時鐘發(fā)生器。
3.如權(quán)利要求2所述的發(fā)送接收裝置，其特征在于通過向上述PLL電路的上述波形生成器供給從上述頻率檢測器生成的上述頻率控制 信號，控制從上述PLL電路生成的上述時鐘信號的相位。
4.如權(quán)利要求3所述的發(fā)送接收裝置，其特征在于上述頻率檢測器通過檢測上述接收信號的上述頻率與上述時鐘信號的上述頻率的上 述差，生成向上述PLL電路供給的調(diào)制周期調(diào)整信號和調(diào)制度調(diào)整信號；響應(yīng)上述調(diào)制周期調(diào)整信號和上述調(diào)制度調(diào)整信號，上述PLL電路控制上述時鐘信號 的周期和調(diào)制度，以減小上述接收信號的上述頻率與上述時鐘信號的上述頻率的上述差。
5.如權(quán)利要求1所述的發(fā)送接收裝置，其特征在于上述時鐘數(shù)據(jù)恢復(fù)電路包含相位比較器、積分器、相位選擇部以及時鐘選擇部； 向上述時鐘選擇部供給從上述PLL電路生成的多相的上述時鐘信號和從上述相位選 擇部生成的指針值，響應(yīng)上述指針值上述時鐘選擇部根據(jù)上述多相的上述時鐘信號生成多 個選擇時鐘輸出信號；向上述相位比較器供給上述接收信號和從上述時鐘選擇部生成的上述多個選擇時鐘 輸出信號，上述相位比較器響應(yīng)上述接收信號的相位與上述多個選擇時鐘輸出信號的多個 相位的關(guān)系生成相位超前信號和相位延遲信號；向上述積分器供給從上述相位比較器生成的上述相位超前信號和上述相位延遲信號， 上述積分器生成上升信號和下降信號；向上述時鐘選擇部供給從上述積分器生成的上述上升信號和上述下降信號，設(shè)定從上 述時鐘選擇部生成的上述指針值的值。
6.如權(quán)利要求5所述的發(fā)送接收裝置，其特征在于上述時鐘數(shù)據(jù)恢復(fù)電路、上述解串器、上述串行器、上述PLL電路以及上述頻率檢測器 被構(gòu)造成半導(dǎo)體集成電路。
7.如權(quán)利要求5所述的發(fā)送接收裝置，其特征在于從上述PLL電路的上述波形生成器生成的上述波形信號是三角波形信號。
8.—種發(fā)送接收裝置的工作方法，該發(fā)送接收裝置包括時鐘數(shù)據(jù)恢復(fù)電路、解串器、 串行器、PLL電路以及頻率檢測器，其特征在于上述時鐘數(shù)據(jù)恢復(fù)電路響應(yīng)接收信號和從上述PLL電路生成的時鐘信號，抽出再生數(shù) 據(jù)和再生時鐘；作為串并變換器的上述解串器根據(jù)上述再生數(shù)據(jù)和上述再生時鐘生成并行接收數(shù)據(jù)；作為并串變換器的上述串行器根據(jù)并行發(fā)送數(shù)據(jù)和從上述PLL電路生成的上述時鐘 信號生成串行發(fā)送信號；上述頻率檢測器通過檢測上述接收信號的頻率與上述時鐘信號的頻率的差，生成向上 述PLL電路供給的頻率控制信號；響應(yīng)上述頻率控制信號，上述PLL電路控制上述時鐘信號的周期，以減小上述接收信 號的上述頻率與上述時鐘信號的上述頻率的上述差。
9.如權(quán)利要求8所述的發(fā)送接收裝置的工作方法，其特征在于 上述PLL電路包含波形生成器、Σ Δ調(diào)制器以及可變分頻器；通過由上述Σ Δ調(diào)制器響應(yīng)從上述波形生成器生成的波形信號將上述可變分頻器的 平均分頻數(shù)控制到小數(shù)點以下的值，上述PLL電路構(gòu)成擴(kuò)頻時鐘發(fā)生器。
10.如權(quán)利要求9所述的發(fā)送接收裝置的工作方法，其特征在于通過向上述PLL電路的上述波形生成器供給從上述頻率檢測器生成的上述頻率控制 信號，控制從上述PLL電路生成的上述時鐘信號的相位。
11.如權(quán)利要求10所述的發(fā)送接收裝置的工作方法，其特征在于上述頻率檢測器通過檢測上述接收信號的上述頻率與上述時鐘信號的上述頻率的上 述差，生成向上述PLL電路供給的調(diào)制周期調(diào)整信號和調(diào)制度調(diào)整信號；響應(yīng)上述調(diào)制周期調(diào)整信號和上述調(diào)制度調(diào)整信號，上述PLL電路控制上述時鐘信號 的周期和調(diào)制度，以減小上述接收信號的上述頻率與上述時鐘信號的上述頻率的上述差。
12.如權(quán)利要求8所述的發(fā)送接收裝置的工作方法，其特征在于上述時鐘數(shù)據(jù)恢復(fù)電路包含相位比較器、積分器、相位選擇部以及時鐘選擇部； 向上述時鐘選擇部供給從上述PLL電路生成的多相的上述時鐘信號和從上述相位選 擇部生成的指針值，響應(yīng)上述指針值上述時鐘選擇部根據(jù)上述多相的上述時鐘信號生成多 個選擇時鐘輸出信號；向上述相位比較器供給上述接收信號和從上述時鐘選擇部生成的上述多個選擇時鐘 輸出信號，上述相位比較器響應(yīng)上述接收信號的相位與上述多個選擇時鐘輸出信號的多個 相位的關(guān)系生成相位超前信號和相位延遲信號；向上述積分器供給從上述相位比較器生成的上述相位超前信號和上述相位延遲信號， 上述積分器生成上升信號和下降信號；向上述時鐘選擇部供給從上述積分器生成的上述上升信號和上述下降信號，設(shè)定從上 述時鐘選擇部生成的上述指針值的值。
13.如權(quán)利要求12所述的發(fā)送接收裝置的工作方法，其特征在于上述時鐘數(shù)據(jù)恢復(fù)電路、上述解串器、上述串行器、上述PLL電路以及上述頻率檢測器 被構(gòu)造成半導(dǎo)體集成電路。
14.如權(quán)利要求12所述的發(fā)送接收裝置的工作方法，其特征在于 從上述PLL電路的上述波形生成器生成的上述波形信號是三角波形信號。
全文摘要
提供一種發(fā)送接收裝置及其工作方法，可以減小半導(dǎo)體芯片面積，降低再生數(shù)據(jù)和再生時鐘生成的誤工作的可能性。該發(fā)送接收裝置(7)，包括時鐘數(shù)據(jù)恢復(fù)電路(11)、解串器(15)、串行器(14)、PLL電路(13)以及頻率檢測器(12)。時鐘數(shù)據(jù)恢復(fù)電路(11)響應(yīng)接收信號(RX)和從PLL電路生成的時鐘信號(TXCLK)，抽出再生數(shù)據(jù)(DATA)和再生時鐘(CLK)。解串器(15)根據(jù)再生數(shù)據(jù)和再生時鐘生成并行接收數(shù)據(jù)(DT)。串行器(14)根據(jù)并行發(fā)送數(shù)據(jù)(DR)和時鐘信號生成串行發(fā)送信號(TX)。檢測器(12)檢測接收信號與時鐘信號的頻率差，生成頻率控制信號(FCS)。PLL電路響應(yīng)信號(FCS)，控制時鐘信號的周期以減小頻率誤差。
文檔編號H04L7/033GK101997629SQ20101024357
公開日2011年3月30日 申請日期2010年7月30日 優(yōu)先權(quán)日2009年8月17日
發(fā)明者川本高司 申請人:瑞薩電子株式會社