專利名稱：一種通信鏈路中高速數據加/解密模塊的制作方法
技術領域：
本發(fā)明涉及一種通信鏈路中高速數據加/解密模塊，具體涉及基于FPGA實現數據 加/解密功能的信息安全領域。
二、技術背景信息技術的飛速發(fā)展給人們生活帶來便利的同時也帶來了諸多挑戰(zhàn)，如個人隱 私、金融安全以及軍事國防等信息在存儲、處理及傳輸過程中更加注重安全問題，信息安全 不僅要求信息的機密性，同時要求傳輸的信息具備完整性和可用性。密碼技術是現代社會 中用來保證信息安全的重要手段，對于一種具有足夠安全強度的密碼算法，信息的安全性 主要取決于加密密鑰的特性。一種好的加密算法不僅能夠抵御各種形式分析攻擊，在理論 或實際應用中不被攻破，同時也需要在邏輯上盡可能的簡化，具備軟件及硬件上快速實現 的特點。分組密碼通常用來對大量數據進行加密，相對于公鑰加密具有加密速度快、實現簡 單等優(yōu)點，典型的分組密碼如DES、3DES、AES、IDEA等算法，代表了國際上分組密碼的發(fā)展 水平。另一方面，在高速數據通信鏈路中為了更加有效地利用通信資源、配合高速的實 時加/解密信息處理，需要處理的數據量很大，對傳輸性能的要求也越來越高，所選擇的物 理層傳輸接口形式應該具備高速、穩(wěn)定、抗干擾等性能，以確保通信鏈路上信息的高速、準 確傳輸，使信息傳輸速率達Gbps量級。綜上所述，如何在高速通信鏈路中達到信息的實時加/解密處理，而且加/解密碼 算法具備安全性、實現的簡單及高效性等特點，這是密碼算法設計及所采用軟件或硬件實 現架構需要考慮的。另外，如何設計高速數據鏈路傳輸中信號的物理層特性及接口，確保加 /解密模塊同鏈路上、下級之間的信息流匹配也是系統設計需要注意的方面。

發(fā)明內容
1、目的針對高速通信鏈路中信息安全需求以及設計滿足高數據吞吐量要求的物理層接 口等問題，本發(fā)明的目的是提供一種通信鏈路中高速數據加/解密模塊，它是利用FPGA、 DB62接口并且采用LVDS傳輸信號形式，實現了一種通用的高速數據鏈路加/解密模塊。由 于加/解密算法采用通用FPGA處理器硬件實現，具有執(zhí)行速度快、升級和調試靈活度高等 優(yōu)點；同時采用了 LVDS物理層接口信號，所述的加/解密模塊與通信鏈路上、下級間信息可 以實現穩(wěn)定、高速傳輸，速率達Gbps量級，LVDS物理層接口形式同樣簡化了接口電路設計， 提高了模塊集成度。2、技術方案為了實現本發(fā)明的目標，采用下述技術方案進行實現。本發(fā)明一種通信鏈路中高速數據加/解密模塊，它包括DB62輸入端口、FPGA加/ 解密處理模塊、DB62輸出端口、隨機數生成芯片、Flash存儲器芯片、配置和測試電路及電源供給網絡。它們之間的位置連接關系、信號走向是DB62輸入端口與FPGA加/解密處理 模塊相連接，DB62輸出端口與FPGA加/解密處理模塊相連接；DB62輸入端口接收上級鏈 路到達的16對LVDS差分信號，提夠給FPGA加/解密處理模塊，FPGA加/解密處理模塊提 取數據信息并采用分組密碼算法對數據進行加/解密，然后以LVDS差分信號形式輸出被加 /解密數據到DB62輸出端口，流入通信鏈路的下一處理單元；隨機數生成芯片與FPGA加/ 解密處理模塊相連接，隨機數生成芯片產生的理想真隨機序列輸入到FPGA加/解密處理模 塊，用作分組加密算法的初始加密密鑰；Flash存儲器芯片與FPGA加/解密處理模塊相連 接，整個加/解密模塊上電啟動階段FPGA加/解密處理模塊讀取Flash存儲器芯片內部預 存儲的算法程序進行配置；配置和測試電路與FPGA加/解密處理模塊相連接，提供JTAG在 線調試、UART串行數據通信和擴展接口功能；電源供給網絡與整個加/解密處理模塊中各 個模塊相連，為各個部件提供電源支持。
所述DB62輸入端口是標準的62針接口插件，它包括16對LVDS輸入數據信號、1 對LVDS輸入同步信號和1對LVDS輸入時鐘信號，其余為接地隔離信號。它主要完成與通 信鏈路上一級的物理層接口功能。 所述FPGA加/解密處理模塊是核心信息處理單元，它由單片FPGA芯片構成，完成 輸入信息提取、加/解密處理以及信息發(fā)送功能。按照所實現的功能和信號流向，可以把 FPGA芯片內部依次劃分為LVDS信號接收模塊、數據加/解密模塊、LVDS信號發(fā)送模塊三個 部分。其間關系是=LVDS信號接收模塊通過差分導線對以及100 Ω匹配電阻與所述的DB62 輸入端口連接，LVDS信號發(fā)送模塊通過差分導線對與所述的DB62輸出端口連接；LVDS信 號接收模塊和LVDS信號發(fā)送模塊是FPGA芯片內部集成的功能單元，主要完成TTL信號和 LVDS信號之間的轉換。數據加/解密模塊由FPGA內部的運算處理單元和寄存器組成，實 現數據的加/解密處理功能。數據加/解密模塊對信息進行加/解密采用對稱分組密碼技 術，工作模式選擇OFB模式，可以滿足不同長度的數據格式，并且OFB工作模式下無錯誤擴 散現象，可以隨時對明文進行處理，滿目信息處理的實時性要求。對數據加/解密所采用的 分組密碼算法可以是任意具有足夠安全性能、算法結構簡單并且無誤碼擴散現象的加/解 密方法，如AES、DES加密算法等。所述DB62輸出端口是標準的62針接口插件，它包含16對LVDS輸出數據信號、1 對LVDS輸出同步信號和1對LVDS輸出時鐘信號，其余為接地隔離信號。它主要完成與通 信鏈路下一級的物理層接口功能。所述隨機數生成芯片用于產生理想真隨機數并輸入到FPGA加/解密處理模塊為 密碼算法提供初始密鑰。所述Flash存儲器芯片主要用于保存上電配置程序，它是具有在系統編程功能并 且容量滿足配置程序大小需求的非易失性存儲器。所述配置和測試電路由標準JTAG配置接口、UART異步串行接口及擴展接口組 成。JTAG配置接口為標準14針插頭，由電源、地、數據輸入、數據輸出、模式選擇和時鐘引腳 等信號組成，可以通過下載電纜直接和上位機連接實現配置程序的在線下載和調試，完成 FPGA芯片的JTAG配置方式。本發(fā)明最多可選擇8種FPGA上電配置方式，各種配置方式可 以通過3個配置信號編程選擇，JTAG配置在8種方式中具有最高級別，任何時刻可以屏蔽 其他配置方式實現系統在線編程功能。當JTAG配置方式被設置為無效時，系統離線時默認采取主串行配置方式。UART異步串行接口主要完成調試信息返回到上位機終端，它由電平 轉換芯片和DB9接頭構成，電平轉換芯片可以是任意能夠完成TTL電平和RS232電平轉換 功能的器件，如MAX3232芯片。擴展接口主要是連接FPGA芯片GPIO引腳的普通排針，用于 調試階段觀測FPGA內部產生的信號，作為一種輔助調試手段。
所述電源供給網絡主要為本發(fā)明所包含的各部件提供電源支持，它由提供3. 3V、 2. 5V、1. 8V和1. OV等電壓值的調整單元組成。各個調整單元電源芯片的選型應該滿足本發(fā) 明高速數據加/解密模塊的電流驅動和工作電壓要求。其中，FPGA加/解密處理模塊采用的FPGA芯片是Xilinx公司生產的Virtex系 列處理器芯片。其中，隨機數生成芯片是三零嘉微電子生產的WNG7芯片。其中，Flash存儲器芯片是Xilinx公司生產的XCF32P芯片。其中，電源供給網絡中的調整單元電源芯片是TI公司的PTH08T220W、PTH08T240W 電源芯片。本發(fā)明的模塊完成數據加/解密處理的工作流程是先系統上電，電源網絡開始 工作，為系統中的各個模塊提供電源支持；然后，初始化FPGA內部與配置相關的寄存器，通 過采樣配置模式引腳M0，M1，M2的狀態(tài)確定對FPGA的配置方式，完成FPGA加/解密處理模 塊的初始化功能；其次，再由FPGA加/解密處理模塊的LVDS信號接收模塊部分解析16路 LVDS差分信號，提取數據并送入信息加/解密處理單元；再采用對稱分組密碼算法SBEA對 接收數據完成加/解密處理，加密算法選擇OFB工作模式，接收的數據首先進行緩沖，直到 滿足256比特長度后才處理；最后，數據到LVDS差分信號轉換，FPGA加/解密處理后的信 息通過LVDS信號發(fā)送模塊轉化為適于信道傳輸的低壓差分信號；然后返回上述步驟，繼續(xù) 對接收數據進行處理。3、優(yōu)點及功效本發(fā)明一種通信鏈路中高速數據加/解密模塊，取得的有益效果為本發(fā)明采用通用可編程邏輯電路FPGA實現了通信鏈路中高速數據加/解密模塊， 內部硬件邏輯可以進行在線配置和實時更新，便于算法改進和升級；基于硬件的加/解算 法實現顯著提升了信息處理速度，相對于軟件實現具有更好抗破譯能力；基于FPGA的算法 實現形式也利于向芯片級轉化，降低功耗，提升產品集成度。為了保證密碼安全性以及在一些重要領域的應用，本發(fā)明采用具有自主知識產權 的安全分組加密算法(SBEA)，加密算法采用OFB工作模式，避免加/解密處理中錯誤擴散問 題，當時鐘頻率為82MHz時，并行16比特加/解密處理速率達1. 312Gbps，滿足高速數據鏈 路中信息傳輸的Gbps量級需求。本發(fā)明以LVDS差分信號作為通信鏈路信息傳輸載體，低至350mV的電壓擺幅和 1.2V的低偏置電壓使LVDS信號具有很高的電平轉換速度和更低的系統功耗，滿足信息傳 輸速率Gbps量級和高電路集成度需求。另外，由于LVDS信號的差分傳輸屬性，噪聲以共 模方式在差分信號線上耦合，接收端通過相減去除噪聲，提高了信號的抗干擾性?？傊?，以 LVDS差分形式作為本發(fā)明的物理層接口信號可以實現信息的高速率、高安全性以及高可靠 性傳輸。四


圖1本發(fā)明系統硬件結構示意2本發(fā)明數據加/解密處理流程中符號說明如下16路LVDS差分輸入由DB62輸入端口提供給FPGA加/解密處理模塊的差分數
據信號。16路LVDS差分輸出由FPGA加/解密處理模塊提供給DB62輸出端口的差分數
據信號。SYN差分輸入由DB62輸入端口提供給FPGA加/解密處理模塊的差分輸入同步信號。SYN差分輸出由FPGA加/解密處理模塊提供給DB62輸入端口的差分輸出同步信號。CLK差分輸入由DB62輸入端口提供給FPGA加/解密處理模塊的差分輸入時鐘信號。CLK差分輸出由FPGA加/解密處理模塊提供給DB62輸入端口的差分輸出時鐘信號。DIN =FPGA配置階段從Flash芯片輸出的數據信號。OE=Flash芯片輸出使能信號。CCLK =FPGA配置階段輸入到Flash芯片的數據讀時鐘信號。CE :Flash 片選信號。CF=Flash配置啟動脈沖信號。DI JTAG數據輸入信號。MS JTAG配置模式信號。F_CLK :JTAG 時鐘信號。DO JTAG輸出輸出信號。ff_CLK 噪聲源芯片數據輸出時鐘信號。DATA 噪聲源信號隨機數輸出數據信號。UART 通用串行通信接口信號組。201-205 為數據加/解密處理流程的步驟序號。
五具體實施例方式下面根據附圖及具體實施方式
對本發(fā)明進行詳細描述見圖1所示，本發(fā)明一種通信鏈路中高速數據加/解密模塊，由DB62輸入端口、 FPGA加/解密模塊、DB62輸出端口、隨機數生成芯片、Flash存儲器、配置和測試電路以及 電源網絡組成。它們之間的位置連接關系、信號走向是DB62輸入端口與FPGA加/解密處 理模塊相連接，DB62輸出端口與FPGA加/解密處理模塊相連接；DB62輸入端口接收上級鏈 路到達的16對LVDS差分信號，提夠給FPGA加/解密處理模塊，FPGA加/解密處理模塊提 取數據信息并采用分組密碼算法對數據進行加/解密，然后以LVDS差分信號形式輸出被加 /解密數據到DB62輸出端口，流入通信鏈路的下一處理單元；隨機數生成芯片與FPGA加/解密處理模塊相連接，隨機數生成芯片產生的理想真隨機序列輸入到FPGA加/解密處理模 塊，用作分組加密算法的初始加密密鑰；Flash存儲器芯片與FPGA加/解密處理模塊相連 接，整個加/解密模塊上電啟動階段FPGA加/解密處理模塊讀取Flash存儲器芯片內部預 存儲的算法程序進行配置；配置和測試電路與FPGA加/解密處理模塊相連接，提供JTAG在 線調試、UART串行數據通信和擴展接口功能；電源供給網絡與整個加/解密處理模塊中各 個模塊相連，為各個部件提供電源支持所述的DB62輸入端口選擇標準的62針DB62接口連接器，FPGA加/解密模塊采 用Xilinx公司的Virtex-5系列芯片，型號為XC5VFX70T，封裝采用665引腳的BGA形式。 DB62輸出端口選擇標準的62針DB62接口連接器。隨機數生產芯片選擇成都三零嘉微電子 生產的WNG7噪聲源芯片。根據實際配置文件的大小，Flash存儲器采用1片可系統在線編 程PlatformFlash PROM作為程序存儲器，型號為XCF32P，存儲容量為32Mb。配置和測試電 路中JTAG在線調試接口采用標準14針連接器，UART接口選擇標準DB9接口和MAX3232電 平轉換芯片組成，其它擴展口由普通插排與FPGA的GPIO端口連接。電源網絡選擇TI公司 PTH08T220W、PTH08T240W、TPS74401電源芯片和電容濾波網絡組成。上述通信鏈路高速數據加/解密模塊中，DB62輸入端口提供LVDS輸入數據信號 “16路LVDS差分輸入”(圖中左側寬箭頭包含內容，包括D_IN0+/D_IN0- D_IN15+/D_ IN15-等信號)、1對LVDS同步信號“SYN差分輸入”(包括SYN_IN+/SYN_IN_信號)和1 對LVDS時鐘信號“CLK差分輸入”(包括CLK_IN+/CLK_IN-信號)到FPGA加/解密模塊的 LVDS信號接收模塊，“CLK差分輸入”時鐘信號采用高速通信鏈路預先約定的82MHz，LVDS信 號接收模塊提取數據信息并送入FPGA內部的加/解密處理單元，采用自行設計具有自主知 識產權的SBEA算法對信息進行16比特并行加密/解密操作。加密/解密處理后的數據經 FPGA內部的LVDS信號發(fā)送模塊轉化為LVDS輸出數據信號“16路LVDS差分輸出”(圖中右 側寬箭頭包含內容，包括D_0UT0+/D_0UT0- D_0UT15+/D_0UT15-等信號)，結合1對LVDS 輸出同步信號“SYN差分輸出，，(包括SYN_0UT+/SYN_0UT_信號)和1對LVDS輸出時鐘信 號“CLK差分輸出”(包括CLK_0UT+/CLK_0UT_信號)組成物理層接口信號，其中輸出的差 分時鐘信號保持82MHz不變，最后經由DB62輸出端口送入通信鏈路下級信息處理單元。上述通信鏈路高速數據加/解密模塊中，FPGA加/解密處理模塊對數據進行加/ 解密處理所使用的SBEA算法為對稱分組密碼，明文分組長度取256比特，密鑰長度為256 比特，密碼工作模式選擇OFB模式。OFB工作模式可以滿足對不同長度數據格式加/解密處 理需求，并且該模式工作下無加/解密錯誤擴散，可以隨時對明文進行處理，滿足通信鏈路 中信息處理實時性要求。在加/解密效率方面，基于FPGA硬件實現的SBEA算法完成一次 加/解密操作的時間為19. 5ns，在82MHz通信鏈路時鐘頻率下，并行16比特處理的加/解 密吞吐量達到1. 312Gbps。在安全性方面，通過可證明安全邏輯進行驗證表明，SBEA算法可 以有效抵抗線性攻擊、差分攻擊、代數攻擊、插值攻擊以及滲透攻擊等所有攻擊形式，以處 理能力為le+5MIPS的計算機為例，攻破SBEA算法需要的時間大于le+54年。上述通信鏈路高速數據加/解密模塊中，隨機數生成芯片WNG7與FPGA芯片 XC5VFX70T相連接，FPGA芯片通過I0_L4P_GC_4引腳為WNG7芯片的W_CLK引腳提供時鐘信 號，頻率為lMHz，WNG7通過DATA引腳輸出隨機數序列到FPGA的I0_L9P_CC_17引腳。所述 的隨機數生成芯片WNG7由RC振蕩器經過線性反饋移位寄存器處理后產生隨機噪聲，具有理想的真隨機特性，滿足密碼算法對于初始加密密鑰所要求的完全隨機、不可重復和不可 預測等特性，對整個密碼系統的安全性起到了保障作用。另外，由于WNG7為專門的硬件隨 機數生成芯片，確保了密鑰生成環(huán)境是安全的，增加了破譯難度。上述通信鏈路高速數據加/解密模塊中，Flash存儲器芯片通過數據信號DIN、時 鐘信號CCLK、輸出使能信號0E、片選信號CE及配置脈沖信號CF與FPGA芯片相連接。上電 配 置階段，FPGA通過D_IN0引腳從數據信號DIN上接收配置程序，FPGA的CCLK_0引腳則輸 出40MHz到CCLK信號線上，這期間保證使能信號0E、片選信號CE為有效狀態(tài)，且配置脈沖 信號CF為高電平。如果CF信號瞬間被置為低電平，然后回到高電平，那么將導致FPGA重 新啟動配置過程。上述通信鏈路高速數據加/解密模塊中，配置和測試電路的JTAG接口部分通過模 式信號MS、時鐘信號F_CLK、數據輸出信號DO及數據輸入信號DI與所述的FPGA加/解密 模塊和Flash存儲器芯片相連接，其中DI信號由JTAG接口出發(fā)與Flash存儲器芯片TDI 引腳連接，然后從引腳TDO輸出到FPGA芯片的TDI_0引腳，而后從FPGA芯片引腳TD0_0輸 出到JTAG接口的DO引腳。可見，JTAG接口、Flash存儲器芯片以及FPGA芯片三者間形成 一個閉合的數據鏈路，為系統提供在線調試和程序下載功能。配置和測試電路的UART接口 部分通過MAX3232芯片與FPGA芯片相連接，實現串行數據的雙向傳輸功能，MAX3232器件 完成TTL電平和RS232電平轉換功能。上述通信鏈路高速數據加/解密模塊中，電源網絡模塊為本發(fā)明的整個電路提供 電源支持，其中為FPGA芯片提供3. 3V、2. 5V端口電壓以及1. OV內核供電電壓，為Flash存 儲器提供給3. 3V端口電壓及1. 8V內核電壓，為隨機噪聲源芯片及MAX3232提供3. 3V電壓支持。所述高速數據鏈路加/解密模塊中，完成數據加/解密處理流程如圖2所示，其步 驟如下(步驟201)系統上電，電源網絡開始工作，為所述的高速數據鏈路加/解密模塊中 各個模塊提供電源支持。(步驟202)配置FPGA芯片，初始化FPGA內部與配置相關的寄存器，通過采樣配置 模式引腳M0，M1，M2的狀態(tài)確定對FPGA的配置方式，完成FPGA加/解密處理模塊的初始化 功能。(步驟203)LVDS差分信號到數據比特轉換，FPGA加/解密處理模塊的LVDS信號 接收模塊部分解析16路LVDS差分信號，提取數據并送入信息加/解密處理單元。(步驟204)完成信息加/解密處理，采用對稱分組密碼算法SBEA對接收數據完成 加/解密處理，加密算法選擇OFB工作模式，接收的數據首先進行緩沖，直到滿足256比特 長度后才處理，如果數據長度不足256比特，采取一定填充措施令其達到256比特。(步驟205)數據到LVDS差分信號轉換，FPGA加/解密處理后的信息通過LVDS信 號發(fā)送模塊轉化為適于信道傳輸的低壓差分信號。然后返回步驟203，繼續(xù)對接收數據進行 處理。以上給出了本發(fā)明的一個具體實現方式，但是方案實施中芯片選型、加/解密算 法的選擇以及具體的實現方法可以有多種類型，本領域技術人員可以根據實際需求選擇適 當的實施方式?？傊?，本領域技術人員可以對本發(fā)明的高速通信鏈路數據加/解密模塊進行各種改動而 不脫離本發(fā)明的精神和范圍，本發(fā)明也意圖包含這些改動和變型在內。
權利要求
一種通信鏈路中高速數據加/解密模塊，其特征在于它包括DB62輸入端口、FPGA加/解密處理模塊、DB62輸出端口、隨機數生成芯片、Flash存儲器芯片、配置和測試電路及電源供給網絡；它們之間的位置連接關系、信號走向是DB62輸入端口與FPGA加/解密處理模塊相連接，DB62輸出端口與FPGA加/解密處理模塊相連接；DB62輸入端口接收上級鏈路到達的16對LVDS差分信號提夠給FPGA加/解密處理模塊，FPGA加/解密處理模塊提取數據信息并采用分組密碼算法對數據進行加/解密，然后以LVDS差分信號形式輸出被加/解密數據到DB62輸出端口，流入通信鏈路的下一處理單元；隨機數生成芯片與FPGA加/解密處理模塊相連接，隨機數生成芯片產生的理想真隨機序列輸入到FPGA加/解密處理模塊，用作分組加密算法的初始加密密鑰；Flash存儲器芯片與FPGA加/解密處理模塊相連接，整個加/解密模塊上電啟動階段FPGA加/解密處理模塊讀取Flash存儲器芯片內部預存儲的算法程序進行配置；配置和測試電路與FPGA加/解密處理模塊相連接，提供JTAG在線調試、UART串行數據通信和擴展接口功能；電源供給網絡與整個加/解密處理模塊中各個模塊相連，為各個部件提供電源支持；所述DB62輸入端口是標準的62針接口插件，它包括16對LVDS輸入數據信號、1對LVDS輸入同步信號和1對LVDS輸入時鐘信號，其余為接地隔離信號；它主要完成與通信鏈路上一級的物理層接口功能；所述FPGA加/解密處理模塊是核心信息處理單元，它由單片FPGA芯片構成，完成輸入信息提取、加/解密處理以及信息發(fā)送功能；按照所實現的功能和信號流向，該模塊內部依次劃分為LVDS信號接收模塊、數據加/解密模塊、LVDS信號發(fā)送模塊三個部分；其間關系是LVDS信號接收模塊通過差分導線對以及100Ω匹配電阻與所述的DB62輸入端口連接，LVDS信號發(fā)送模塊通過差分導線對與所述的DB62輸出端口連接；LVDS信號接收模塊和LVDS信號發(fā)送模塊是FPGA芯片內部集成的功能單元，主要完成TTL信號和LVDS信號之間的轉換；數據加/解密模塊由FPGA內部的運算處理單元和寄存器組成，實現數據的加/解密處理功能；該數據加/解密模塊對信息進行加/解密采用對稱分組密碼技術，工作模式選擇OFB模式；所述DB62輸出端口是標準的62針接口插件，它包含16對LVDS輸出數據信號、1對LVDS輸出同步信號和1對LVDS輸出時鐘信號，其余為接地隔離信號；它主要完成與通信鏈路下一級的物理層接口功能；所述隨機數生成芯片由于產生理想真隨機數并輸入到FPGA加/解密處理模塊為密碼算法提供初始密鑰；所述Flash存儲器芯片主要用于保存上電配置程序，它是具有可在系統編程功能并且容量滿足配置程序大小需求的非易失性存儲器；所述配置和測試電路由標準JTAG配置接口、UART異步串行接口及擴展接口組成；JTAG配置接口為標準14針插頭，由電源、地、數據輸入、數據輸出、模式選擇和時鐘引腳信號組成，可以通過下載電纜直接和上位機連接實現配置程序的在線下載和調試，完成FPGA芯片的JTAG配置方式；UART異步串行接口主要完成調試信息返回到上位機終端，它由電平轉換芯片和DB9接頭構成，電平轉換芯片是能夠完成TTL電平和RS232電平轉換功能的ADM3202芯片；擴展接口主要是連接FPGA芯片GPIO引腳的普通排針，用于調試階段觀測FPGA內部產生的信號；所述電源供給網絡主要各部件提供電源支持，它由提供3.3V、2.5V、1.8V和1.0V電壓值的調整單元組成，各個調整單元電源芯片的選型應該滿足高速數據加/解密模塊的電流驅動和工作電壓要求。
2.根據權利要求1所述的一種通信鏈路中高速數據加/解密模塊，其特征在于該 FPGA加/解密處理模塊采用的FPGA芯片是Xilinx公司生產的Virtex系列處理器芯片。
3.根據權利要求1所述的一種通信鏈路中高速數據加/解密模塊，其特征在于該隨 機數生成芯片是三零嘉微電子生產的WNG7芯片。
4.根據權利要求1所述的一種通信鏈路中高速數據加/解密模塊，其特征在于該 Flash存儲器芯片是Xilinx公司生產的XCF32P芯片。
5.根據權利要求1所述的一種通信鏈路中高速數據加/解密模塊，其特征在于該電 源供給網絡中的調整單元電源芯片是TI公司的PTH08T220W、PTH08T240W電源芯片。
全文摘要
一種通信鏈路中高速數據加/解密模塊，它包括DB62輸入端口、FPGA加/解密處理模塊、DB62輸出端口、隨機數生成芯片、Flash存儲器芯片、配置和測試電路及電源供給網絡。其間關系是DB62輸入、輸出端口分別與FPGA加/解密處理模塊相連接；DB62輸入端口接收上級鏈路的差分信號給FPGA加/解密處理模塊，FPGA加/解密處理模塊提取數據信息并對數據進行加/解密，然后以LVDS差分信號形式輸出被加/解密數據到DB62輸出端口；隨機數生成芯片與FPGA加/解密處理模塊相連接，Flash存儲器芯片與FPGA加/解密處理模塊相連接，配置和測試電路與FPGA加/解密處理模塊相連接；電源供給網絡與整個加/解密處理模塊中各個模塊相連。本發(fā)明在高速數據通信和信息安全領域里具有廣闊的應用前景。
文檔編號H04L9/06GK101958789SQ201010286059
公開日2011年1月26日 申請日期2010年9月17日 優(yōu)先權日2010年9月17日
發(fā)明者修春娣, 劉建偉, 尚濤, 張其善, 楊友福, 毛劍 申請人:北京航空航天大學