專(zhuān)利名稱(chēng)：寬帶無(wú)線(xiàn)電中頻收發(fā)信機(jī)的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型屬于無(wú)線(xiàn)移動(dòng)通信信號(hào)處理技術(shù)領(lǐng)域，尤其是涉及一種寬帶無(wú)線(xiàn)電中 頻收發(fā)信機(jī)。
背景技術(shù)：
隨著信息技術(shù)的發(fā)展，無(wú)線(xiàn)電技術(shù)獲得了廣泛的應(yīng)用，軟件無(wú)線(xiàn)電技術(shù)使得無(wú)線(xiàn) 電信號(hào)處理已經(jīng)進(jìn)入數(shù)字信號(hào)處理的階段。從目前國(guó)內(nèi)、國(guó)外市場(chǎng)看，缺乏一種小型、低功 耗、通用型且能進(jìn)行可疊加擴(kuò)展的無(wú)線(xiàn)電中頻模/數(shù)混合信號(hào)處理硬件平臺(tái)?，F(xiàn)有的國(guó)外 產(chǎn)品價(jià)格昂貴(例如英國(guó)Sundance)，大多采用中頻直接數(shù)字化的高成本技術(shù)方案；而國(guó)內(nèi) 產(chǎn)品大多是為某一應(yīng)用領(lǐng)域?qū)ｉT(mén)設(shè)計(jì)的信號(hào)處理設(shè)備，因而不是一種通用的硬件平臺(tái)。另外，現(xiàn)有國(guó)內(nèi)、國(guó)外同類(lèi)產(chǎn)品都提供了從基帶到射頻的整體結(jié)構(gòu)，因而限制了產(chǎn) 品的應(yīng)用范圍。現(xiàn)如今，更多應(yīng)用領(lǐng)域需要一種寬帶無(wú)線(xiàn)電中頻信號(hào)處理機(jī)，以提供中頻以 下的通用硬件處理平臺(tái)，在這個(gè)通用硬件處理平臺(tái)平臺(tái)上，用戶(hù)可以開(kāi)發(fā)、驗(yàn)證自己的無(wú)線(xiàn) 電數(shù)字信號(hào)處理算法，包括調(diào)制解調(diào)、同步、糾錯(cuò)和數(shù)據(jù)復(fù)分接，用戶(hù)也可以購(gòu)買(mǎi)第三方的 知識(shí)產(chǎn)權(quán)核(IP)來(lái)快速構(gòu)建其應(yīng)用；對(duì)這樣的通用硬件平臺(tái)同時(shí)要求具有豐富的外部擴(kuò) 展連接接口，以方便和計(jì)算機(jī)、控制主機(jī)、信源(視頻、音頻、以太網(wǎng)絡(luò)等)等外部信號(hào)處理 設(shè)備進(jìn)行連接?？傮w來(lái)看，現(xiàn)有國(guó)內(nèi)外同類(lèi)產(chǎn)品存在以下缺點(diǎn)1)采用直接中頻數(shù)字化(需要昂 貴的模/數(shù)轉(zhuǎn)換芯片ADC、高速數(shù)字直接下變頻芯片DDC和大容量、高速現(xiàn)場(chǎng)可編程門(mén)陣列 芯片F(xiàn)PGA)的技術(shù)方案導(dǎo)致產(chǎn)品成本昂貴；實(shí)際上，高速ADC產(chǎn)生的高速、大量數(shù)字化數(shù)據(jù) 對(duì)于當(dāng)前國(guó)際上現(xiàn)有的FPGA很難直接處理，因此，還需要DDC處理芯片來(lái)完成信號(hào)的下采 樣抽取以減少信號(hào)數(shù)據(jù)量，這樣的硬件結(jié)構(gòu)雖然滿(mǎn)足了軟件無(wú)線(xiàn)電的概念要求，但缺乏應(yīng) 用的通用性和可復(fù)制性；2)現(xiàn)有同類(lèi)產(chǎn)品所提出的數(shù)字正交上、下變頻方案具有對(duì)FPGA資 源占用過(guò)高、信號(hào)處理帶寬有限等缺點(diǎn)，在該方案下留給調(diào)制、解調(diào)、同步、糾錯(cuò)等更為關(guān)鍵 的信號(hào)處理模塊的資源很有限，限制了產(chǎn)品的應(yīng)用范圍；3)現(xiàn)有產(chǎn)品采用數(shù)字化下變頻和 帶通欠采樣技術(shù)對(duì)前端濾波器提出了更高要求，也將損失一定的信噪比，在一些需要高靈 敏度的接收機(jī)應(yīng)用中并不適用；4)現(xiàn)有產(chǎn)品在體積、功耗、工程實(shí)用性等方面均存在不足。

實(shí)用新型內(nèi)容本實(shí)用新型所要解決的技術(shù)問(wèn)題在于針對(duì)上述現(xiàn)有技術(shù)中的不足，提供一種寬帶 無(wú)線(xiàn)電中頻收發(fā)信機(jī)，其體積小、功耗低且適用范圍廣、工作性能可靠、信號(hào)處理效果好，能 有效解決現(xiàn)有國(guó)內(nèi)外同類(lèi)產(chǎn)品所存在的成本昂貴、缺乏應(yīng)用的通用性和可復(fù)制性、應(yīng)用范 圍窄、功耗高、工程實(shí)用性差等多種缺陷和不足。為解決上述技術(shù)問(wèn)題，本實(shí)用新型采用的技術(shù)方案是一種寬帶無(wú)線(xiàn)電中頻收發(fā) 信機(jī)，其特征在于包括與射頻設(shè)備相接的寬帶中頻模擬前端、與寬帶中頻模擬前端相接的 模擬/數(shù)字混合信號(hào)處理器、與模擬/數(shù)字混合信號(hào)處理器相接且用于與外部信號(hào)處理設(shè)備進(jìn)行通信的外部連接接口以及分別與寬帶中頻模擬前端、模擬/數(shù)字混合信號(hào)處理器和 外部連接接口相接的時(shí)鐘分配系統(tǒng)；所述寬帶中頻模擬前端包括發(fā)射通道、接收通道以及 分別與發(fā)射通道和接收通道相接的中頻本振；所述模擬/數(shù)字混合信號(hào)處理器包括模/數(shù) 轉(zhuǎn)換器ADC、數(shù)/模轉(zhuǎn)換器DAC以及分別與模/數(shù)轉(zhuǎn)換器ADC和數(shù)/模轉(zhuǎn)換器DAC相接的數(shù) 字信號(hào)處理單元，數(shù)字信號(hào)處理單元與外部連接接口相接；所述射頻設(shè)備所接收的信號(hào)經(jīng) 接收通道輸送至模/數(shù)轉(zhuǎn)換器ADC進(jìn)行模/數(shù)轉(zhuǎn)換后，再送至數(shù)字信號(hào)處理單元進(jìn)行處理； 數(shù)字信號(hào)處理單元處理后需發(fā)送的信號(hào)經(jīng)數(shù)/模轉(zhuǎn)換器DAC進(jìn)行數(shù)/模轉(zhuǎn)換后，再通過(guò)發(fā) 射通道送至射頻設(shè)備進(jìn)行發(fā)送。所述接收通道包括依次連接的中頻接收前級(jí)濾波器、中頻數(shù)字自動(dòng)增益控制器、 中頻接收后級(jí)濾波器、適用于寬頻段范圍的正交解調(diào)器和基帶接收濾波器，中頻接收前級(jí) 濾波器與射頻設(shè)備相接，基帶接收濾波器與模/數(shù)轉(zhuǎn)換器ADC相接，所述中頻數(shù)字自動(dòng)增益 控制器；所述發(fā)射通道包括依次連接的基帶發(fā)射濾波器、能適用于寬頻段范圍的正交調(diào)制 器、中頻發(fā)射前級(jí)濾波器、中頻預(yù)增益放大器和中頻發(fā)射末級(jí)濾波器，基帶發(fā)射濾波器與數(shù) /模轉(zhuǎn)換器DAC相接，中頻發(fā)射末級(jí)濾波器與射頻設(shè)備相接；所述正交解調(diào)器和正交調(diào)制器 均與中頻本振相接。所述中頻本振包括依次連接的參考頻率源、壓控振蕩器、本振輸出濾波器、本振輸 出驅(qū)動(dòng)器和本振輸出功分器以及與壓控振蕩器相接的環(huán)路濾波器；所述環(huán)路濾波器的兩端 分別與壓控振蕩器的輸入端和輸出端相接，所述本振輸出功分器的兩個(gè)輸出端分別與正交 解調(diào)器和正交調(diào)制器相接。所述數(shù)字信號(hào)處理單元包括FPGA現(xiàn)場(chǎng)可編程門(mén)陣列處理模塊、與FPGA現(xiàn)場(chǎng)可編 程門(mén)陣列處理模塊相接的DSP數(shù)字信號(hào)處理器和FPGA現(xiàn)場(chǎng)可編程門(mén)陣列處理模塊的配置 電路，所述配置電路分別與FPGA現(xiàn)場(chǎng)可編程門(mén)陣列處理模塊和DSP數(shù)字信號(hào)處理器相接， 所述FPGA現(xiàn)場(chǎng)可編程門(mén)陣列處理模塊和DSP數(shù)字信號(hào)處理器分別與外部連接接口相接。所述配置電路包括動(dòng)態(tài)配置控制電路以及分別與動(dòng)態(tài)配置控制電路相接的非易 失Flash存儲(chǔ)芯片一、非易失Flash存儲(chǔ)芯片二和非易失Flash存儲(chǔ)芯片三，動(dòng)態(tài)配置控制 電路分別與FPGA現(xiàn)場(chǎng)可編程門(mén)陣列處理模塊和DSP數(shù)字信號(hào)處理器相接。所述外部連接接口包括與FPGA現(xiàn)場(chǎng)可編程門(mén)陣列處理模塊相接的以太網(wǎng)接口、 RS 422/485/232接口和TTL電平收發(fā)緩沖接口以及與DSP數(shù)字信號(hào)處理器相接的多通道緩 沖串行接口。所述FPGA現(xiàn)場(chǎng)可編程門(mén)陣列處理模塊和DSP數(shù)字信號(hào)處理器間通過(guò)外部存儲(chǔ)單 元進(jìn)行雙向通信，所述外部存儲(chǔ)單元分別與FPGA現(xiàn)場(chǎng)可編程門(mén)陣列處理模塊和DSP數(shù)字信 號(hào)處理器相接。本實(shí)用新型與現(xiàn)有技術(shù)相比具有以下優(yōu)點(diǎn)1、通用性好、適用范圍廣本實(shí)用新型的設(shè)計(jì)充分考慮了無(wú)線(xiàn)通信、導(dǎo)航、雷達(dá)、無(wú) 線(xiàn)電測(cè)控/測(cè)量等多種應(yīng)用場(chǎng)合對(duì)中頻數(shù)字信號(hào)處理機(jī)的要求，具有很強(qiáng)的可伸縮性。首 先，中頻范圍寬(50MHz-500MHz)，可以適應(yīng)大多無(wú)線(xiàn)電中頻信號(hào)處理的要求；其次，本實(shí)用 新型可以通過(guò)網(wǎng)口、TTL電平、RS422/485進(jìn)行疊加擴(kuò)展，當(dāng)采用網(wǎng)口擴(kuò)展時(shí)可以和計(jì)算機(jī) 服務(wù)器無(wú)縫連接，由計(jì)算機(jī)服務(wù)器完成后續(xù)的信號(hào)處理、顯示、控制等任務(wù)；再次，本實(shí)用新 型提供寬達(dá)90dB的AGC控制范圍，精度達(dá)到1. 5dB,提供豐富外接接口，可以適應(yīng)更多的應(yīng)用環(huán)境。2、系統(tǒng)硬件結(jié)構(gòu)模塊化、結(jié)構(gòu)化設(shè)計(jì)，硬件結(jié)構(gòu)設(shè)計(jì)簡(jiǎn)單，易于系統(tǒng)功能調(diào)整和維 護(hù)本實(shí)用新型設(shè)計(jì)有動(dòng)態(tài)配置電路C0NF，用來(lái)實(shí)現(xiàn)對(duì)FPGA的動(dòng)態(tài)配置。C0NF采用三片配 置芯片設(shè)計(jì)結(jié)構(gòu)，可以動(dòng)態(tài)切換三種FPGA硬件配置工程，真正實(shí)現(xiàn)軟件無(wú)線(xiàn)電的動(dòng)態(tài)配置 能力。3、由于采用模擬正交下變頻，信號(hào)直接搬移到基帶處理，這樣就可徹底解決前述 的目前產(chǎn)品存在的缺點(diǎn)，從而達(dá)到不用帶通欠采樣，不用數(shù)字正交上、下變頻而占用大量 FPGA資源，不必采用高速數(shù)字直接下變頻芯片DDC和大容量、高速現(xiàn)場(chǎng)可編程門(mén)陣列芯片 FPGA，從而也達(dá)到了小型、低功耗、通用型、可疊加擴(kuò)展的產(chǎn)品性能。4、設(shè)計(jì)合理，功能完備，寬帶中頻模擬前端完成中頻模擬信號(hào)的放大、濾波、增益 控制、上下變頻等功能，其中發(fā)射通道完成中頻濾波和信號(hào)增益預(yù)放大，對(duì)于使用非恒包絡(luò) 的調(diào)制方案，為了使射頻功放發(fā)揮最大效率，中頻信號(hào)必須滿(mǎn)足一定的電平要求，因此中頻 發(fā)射通道的信號(hào)預(yù)增益放大就是非常必要的；對(duì)于接收通道是完成中頻濾波和自動(dòng)增益控 制，現(xiàn)代寬帶無(wú)線(xiàn)通信系統(tǒng)往往要求大的動(dòng)態(tài)范圍，本實(shí)用新型的中頻自動(dòng)增益采用兩級(jí) 級(jí)聯(lián)，可以提供90dB的增益控制范圍，控制精度小于1. 5dB。經(jīng)上述寬帶中頻模擬前端調(diào) 理后的信號(hào)經(jīng)正交調(diào)制器和正交解調(diào)器以及低通模擬濾波器后連接到數(shù)/模轉(zhuǎn)換器(DAC) 和模/數(shù)轉(zhuǎn)換器(ADC)，完成模擬-數(shù)字信號(hào)的轉(zhuǎn)換，基帶信號(hào)的處理采用數(shù)字信號(hào)處理算 法，由FPGA和DSP聯(lián)合協(xié)作完成。其中，F(xiàn)PGA現(xiàn)場(chǎng)可編程門(mén)陣列處理模塊可以完成數(shù)字低 通濾波、載波同步、信號(hào)幀同步、樣值(采用)同步和碼元同步等功能，DSP數(shù)字信號(hào)處理器 可以完成信息數(shù)據(jù)的組幀、拆幀處理、FEC編解碼等功能。采用這樣的處理結(jié)構(gòu)可以降低對(duì) DSP數(shù)字信號(hào)處理器的性能要求，節(jié)省成本，提高系統(tǒng)的數(shù)據(jù)吞吐量。另外，本實(shí)用新型采 用的是開(kāi)放的體系結(jié)構(gòu)，實(shí)際開(kāi)發(fā)者可以根據(jù)所應(yīng)用環(huán)境的要求靈活地加以調(diào)整。綜上，本 實(shí)用新型可以連接從50MHz至500MH的中頻模擬(50歐)信號(hào)，并提供正交I\Q兩路60MHz 的基帶信號(hào)處理帶寬，同時(shí)提供有以太網(wǎng)口、RS422/485/232接口等豐富的外部擴(kuò)展接口。綜上所述，本實(shí)用新型體積小、功耗低且適用范圍廣、工作性能可靠、信號(hào)處理效 果好，能有效解決現(xiàn)有國(guó)內(nèi)外同類(lèi)產(chǎn)品所存在的成本昂貴、缺乏應(yīng)用的通用性和可復(fù)制性、 應(yīng)用范圍窄、對(duì)前端濾波器要求高、體積大、功耗高、工程實(shí)用性差等多種缺陷和不足，其提 供了一種小型、低功耗且通用的無(wú)線(xiàn)電中頻模/數(shù)混合信號(hào)處理硬件平臺(tái)，提供從低中頻 (50MHz)至高中頻(500MHz)的直接50歐接口及其數(shù)字信號(hào)處理部件和外部連接接口部件， 可廣泛應(yīng)用在無(wú)線(xiàn)電通信、導(dǎo)航、雷達(dá)數(shù)字信號(hào)處理、無(wú)線(xiàn)電測(cè)控測(cè)量、無(wú)線(xiàn)電頻譜分析監(jiān) 控等領(lǐng)域。下面通過(guò)附圖和實(shí)施例，對(duì)本實(shí)用新型的技術(shù)方案做進(jìn)一步的詳細(xì)描述。
圖1為本實(shí)用新型的電路框圖。圖2為本實(shí)用新型寬帶中頻模擬前端的電路原理及外部接線(xiàn)圖。圖3為本實(shí)用新型模擬/數(shù)字混合信號(hào)處理器與外部連接接口的電路原理及外部 接線(xiàn)圖。圖4為本實(shí)用新型FPGA現(xiàn)場(chǎng)可編程門(mén)陣列處理模塊配置電路的電路原理及外部接線(xiàn)圖。[0024]附圖標(biāo)記說(shuō)明[0025]1-寬帶中頻模擬前端；1-1-接收通道；1-11-中頻接收前級(jí)濾[0026]波器；[0027]1-12-中頻數(shù)字自動(dòng)增1-13-中頻接收后級(jí)1-14-正交解調(diào)器；[0028]益控制器；濾波器；[0029]1-15-基帶接收濾波器；1-2-中頻本振；1-21-參考頻率源；[0030]1-22-壓控振蕩器；1-23-環(huán)路濾波器；1-24-本振輸出濾波器；[0031]1-25-本振輸出驅(qū)動(dòng)器；1-26-本振輸出功分1-3-發(fā)射通道；[0032]器；[0033]1-31-基帶發(fā)射濾波器；1-32-正交調(diào)制器；1-33-中頻發(fā)射前級(jí)濾[0034]波器；[0035]1-34-中頻預(yù)增益放大1-35-中頻發(fā)射末級(jí)2_模擬/數(shù)字混合信號(hào)[0036]器；濾波器；處理器；[0037]2-1-模/數(shù)轉(zhuǎn)換器ADC；2-2-數(shù)/模轉(zhuǎn)換器2-3-數(shù)字信號(hào)處理單[0038]DAC ；元；[0039]2-31-FPGA現(xiàn)場(chǎng)可編程2-32-外部存儲(chǔ)單2-33-DSP數(shù)字信號(hào)處[0040]門(mén)陣列處理模塊；元；理器；[0041]2-34-動(dòng)態(tài)配置控制電2-35-配置電路；2-36-非易失Flash存[0042]路；儲(chǔ)芯片一；[0043]2-37-非易失Flash存儲(chǔ)f 2-38-非易失 Flash3-外部連接接口 ；[0044]-H-* LL ~ 心片一；存儲(chǔ)芯片三；[0045]3-1-以太網(wǎng)接口 ；3-2-RS 422/485/2323-3-TTL電平收發(fā)緩沖[0046]接口 ；接口 ；[0047]3-4-多通道緩沖串行接4-時(shí)鐘分配系統(tǒng)；5_射頻設(shè)備。[0048]n ；
具體實(shí)施方式
如圖1所示，本實(shí)用新型包括與射頻設(shè)備5相接的寬帶中頻模擬前端1、與寬帶中 頻模擬前端1相接的模擬/數(shù)字混合信號(hào)處理器2、與模擬/數(shù)字混合信號(hào)處理器2相接且 用于與外部信號(hào)處理設(shè)備進(jìn)行通信的外部連接接口 3以及分別與寬帶中頻模擬前端1、模 擬/數(shù)字混合信號(hào)處理器2和外部連接接口 3相接的時(shí)鐘分配系統(tǒng)4。結(jié)合圖2，所述寬帶中頻模擬前端1包括發(fā)射通道1-3、接收通道1-1以及分別與 發(fā)射通道1-3和接收通道1-1相接的中頻本振1-2。所述模擬/數(shù)字混合信號(hào)處理器2包 括模/數(shù)轉(zhuǎn)換器ADC2-1、數(shù)/模轉(zhuǎn)換器DAC2-2以及分別與模/數(shù)轉(zhuǎn)換器ADC2-1和數(shù)/模 轉(zhuǎn)換器DAC2-2相接的數(shù)字信號(hào)處理單元2-3，數(shù)字信號(hào)處理單元2-3與外部連接接口 3相 接。所述射頻設(shè)備5所接收的信號(hào)經(jīng)接收通道1-1輸送至模/數(shù)轉(zhuǎn)換器ADC2-1進(jìn)行模/ 數(shù)轉(zhuǎn)換后，再送至數(shù)字信號(hào)處理單元2-3進(jìn)行處理。所述數(shù)字信號(hào)處理單元2-3處理后需 發(fā)送的信號(hào)經(jīng)數(shù)/模轉(zhuǎn)換器DAC2-2進(jìn)行數(shù)/模轉(zhuǎn)換后，再通過(guò)發(fā)射通道1-3送至射頻設(shè)備5進(jìn)行發(fā)送。所述模/數(shù)轉(zhuǎn)換器ADC2-1、數(shù)/模轉(zhuǎn)換器DAC2-2和數(shù)字信號(hào)處理單元2_3均 與時(shí)鐘分配系統(tǒng)4相接。本實(shí)施例中，所述接收通道1-1包括依次連接的中頻接收前級(jí)濾波器1-11、中頻 數(shù)字自動(dòng)增益控制器1-12、中頻接收后級(jí)濾波器1-13、適用于寬頻段范圍的正交解調(diào)器 1-14和基帶接收濾波器1-15，中頻接收前級(jí)濾波器1-11與射頻設(shè)備5相接，基帶接收濾波 器1-15與模/數(shù)轉(zhuǎn)換器ADC2-1相接，所述中頻數(shù)字自動(dòng)增益控制器1-12。所述發(fā)射通道
1-3包括依次連接的基帶發(fā)射濾波器1-31、能適用于寬頻段范圍的正交調(diào)制器1-32、中頻 發(fā)射前級(jí)濾波器1-33、中頻預(yù)增益放大器1-34和中頻發(fā)射末級(jí)濾波器1-35，基帶發(fā)射濾波 器1-31與數(shù)/模轉(zhuǎn)換器DAC2-2相接，中頻發(fā)射末級(jí)濾波器1-35與射頻設(shè)備5相接。所述 正交解調(diào)器1-14和正交調(diào)制器1-32均與中頻本振1-2相接。所述中頻本振1-2包括依次連接的參考頻率源1-21、壓控振蕩器1-22、本振輸出 濾波器1-24、本振輸出驅(qū)動(dòng)器1-25和本振輸出功分器1-26以及與壓控振蕩器1-22相接的 環(huán)路濾波器1-23。所述環(huán)路濾波器1-23的兩端分別與壓控振蕩器1-22的輸入端和輸出端 相接，所述本振輸出功分器1-26的兩個(gè)輸出端分別與正交解調(diào)器1-14和正交調(diào)制器1-32 相接。如圖3所示，所述數(shù)字信號(hào)處理單元2-3包括FPGA現(xiàn)場(chǎng)可編程門(mén)陣列處理模塊
2-31、與FPGA現(xiàn)場(chǎng)可編程門(mén)陣列處理模塊2-31相接的DSP數(shù)字信號(hào)處理器2_33和FPGA 現(xiàn)場(chǎng)可編程門(mén)陣列處理模塊2-31的配置電路2-35，所述配置電路2-35分別與FPGA現(xiàn)場(chǎng)可 編程門(mén)陣列處理模塊2-31和DSP數(shù)字信號(hào)處理器2-33相接，所述FPGA現(xiàn)場(chǎng)可編程門(mén)陣列 處理模塊2-31和DSP數(shù)字信號(hào)處理器2-33分別與外部連接接口 3相接。結(jié)合圖4，所述配置電路2-35包括動(dòng)態(tài)配置控制電路2_34以及分別與動(dòng)態(tài)配置 控制電路2-34相接的非易失Flash存儲(chǔ)芯片一 2_36、非易失Flash存儲(chǔ)芯片二 2_37和非 易失Flash存儲(chǔ)芯片三2-38，動(dòng)態(tài)配置控制電路2_34分別與FPGA現(xiàn)場(chǎng)可編程門(mén)陣列處理 模塊2-31和DSP數(shù)字信號(hào)處理器2-33相接。所述FPGA現(xiàn)場(chǎng)可編程門(mén)陣列處理模塊2_31 和DSP數(shù)字信號(hào)處理器2-33間通過(guò)外部存儲(chǔ)單元2-32進(jìn)行雙向通信，所述外部存儲(chǔ)單元 2-32分別與FPGA現(xiàn)場(chǎng)可編程門(mén)陣列處理模塊2-31和DSP數(shù)字信號(hào)處理器2_33相接。所述外部連接接口 3包括與FPGA現(xiàn)場(chǎng)可編程門(mén)陣列處理模塊2-31相接的以太網(wǎng) 接口 3-l、RS422/485/232接口 3_2和TTL電平收發(fā)緩沖接口 3_3以及與DSP數(shù)字信號(hào)處理 器2-33相接的多通道緩沖串行接口 3-4。本實(shí)用新型的工作過(guò)程是所述射頻設(shè)備5接收到中頻模擬信號(hào)后，先將中頻模 擬信號(hào)發(fā)送至接收通道1-1，而上述中頻模擬信號(hào)進(jìn)入接收通道1-1后，先經(jīng)中頻接收前 級(jí)濾波器1-11選擇出有用信號(hào)，再將所選擇出的有用信號(hào)送入中頻數(shù)字自動(dòng)增益控制器 1-12進(jìn)行增益控制調(diào)整，所述中頻數(shù)字自動(dòng)增益控制器1-12可以提供90dB的增益控制范 圍，并且其控制精度小于1.5dB，因而其能起到調(diào)整后級(jí)電路即中頻接收后級(jí)濾波器1-13 輸入信號(hào)動(dòng)態(tài)范圍的作用，使得整個(gè)系統(tǒng)在高動(dòng)態(tài)范圍下也能正常工作；隨后，經(jīng)過(guò)中頻數(shù) 字自動(dòng)增益控制器1-12進(jìn)行自動(dòng)增益控制后獲得的高頻信號(hào)進(jìn)一步通過(guò)中頻接收后級(jí)濾 波器1-13后，在正交解調(diào)器1-14中與本振輸出功分器1-26產(chǎn)生的中頻本振信號(hào)進(jìn)行混頻 并進(jìn)行中頻信號(hào)到基帶信號(hào)的下變頻正交解調(diào)后，相應(yīng)形成I、Q兩路正交基帶信號(hào)，且將 所獲得的I、Q兩路正交基帶信號(hào)送至基帶接收濾波器1-15進(jìn)行濾波處理(濾除正交解調(diào)后所產(chǎn)生的高頻鏡像分量)并相應(yīng)產(chǎn)生解調(diào)基帶信號(hào)；之后，再通過(guò)模/數(shù)轉(zhuǎn)換器ADC2-1 將所產(chǎn)生的解調(diào)基帶信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)后，再送入數(shù)字信號(hào)處理單元2-3進(jìn)行分析處理 (包括解調(diào)、解擴(kuò)、FFT分析等)并得到諸如視頻、音頻等信源碼流；最后通過(guò)外部連接接口 3將處理后得到的信源碼流送至外部信號(hào)處理設(shè)備進(jìn)行進(jìn)一步地后續(xù)處理及應(yīng)用。實(shí)際使 用時(shí)，對(duì)所述中頻數(shù)字自動(dòng)增益控制器1-12的控制采用數(shù)字控制方式，具體是采用FPGA現(xiàn) 場(chǎng)可編程門(mén)陣列處理模塊2-31進(jìn)行控制，F(xiàn)PGA現(xiàn)場(chǎng)可編程門(mén)陣列處理模塊2-31采用如平 方率檢波、偽碼相關(guān)峰值等參量對(duì)外部數(shù)控的中頻數(shù)字自動(dòng)增益控制器1-12進(jìn)行電平調(diào) 整，電平的調(diào)整理論上不會(huì)對(duì)接收機(jī)的信噪比有所改善。采用正交解調(diào)器1-14進(jìn)行正交解調(diào)的優(yōu)勢(shì)在于不僅能降低后級(jí)模/數(shù)轉(zhuǎn)換器 ADC2-1對(duì)采樣時(shí)鐘頻率的要求，同時(shí)能有效降低基帶接收濾波器1-15的使用要求。具體 原因如下采用正交解調(diào)器1-14進(jìn)行正交解調(diào)時(shí)，正交下變頻所產(chǎn)生的I Q兩路基帶信號(hào) 實(shí)際上是一個(gè)模擬信號(hào)的希爾伯特變換過(guò)程，將實(shí)信號(hào)變換為其解析形式。而實(shí)信號(hào)的解 析形式表達(dá)了信號(hào)的全部信息，因此可以實(shí)現(xiàn)模/數(shù)轉(zhuǎn)換器ADC2-1采樣頻率下的全頻帶分 析，而不是耐奎斯特原理的采樣頻率一半的半頻帶分析，同時(shí)，正交解調(diào)能夠有效抑制解調(diào) 后的高頻鏡像分量，從而降低對(duì)基帶濾波器的要求。相反地，經(jīng)過(guò)數(shù)字信號(hào)處理單元2-3分析處理后所產(chǎn)生的數(shù)字基帶信號(hào)首先通過(guò) 數(shù)/模轉(zhuǎn)換器DAC2-2轉(zhuǎn)換為基帶模擬信號(hào)，并且在此數(shù)/模轉(zhuǎn)換過(guò)程中會(huì)產(chǎn)生基帶的高頻 鏡像分量，為了抑制高頻鏡像分量，經(jīng)數(shù)/模轉(zhuǎn)換器DAC2-2轉(zhuǎn)換所產(chǎn)生的基帶模擬信號(hào)要 通過(guò)基帶發(fā)射濾波器1-31濾除高頻鏡像分量，然后再送入正交調(diào)制器1-32進(jìn)行基帶信號(hào) 到中頻信號(hào)的上變頻正交調(diào)制變換；按照本實(shí)用新型，采用正交調(diào)制方式同樣也有效抑制 了調(diào)制后的鏡像分量，降低了對(duì)中頻發(fā)射前級(jí)濾波器1-33和中頻發(fā)射末級(jí)濾波器1-35的 要求，在很多應(yīng)用場(chǎng)合，與本實(shí)用新型連接的射頻設(shè)備5對(duì)輸入其內(nèi)部中頻信號(hào)的電平有 要求，為了提高本實(shí)用新型的適用范圍，還增加了一級(jí)可調(diào)增益的中頻預(yù)增益放大器1-34， 通過(guò)中頻預(yù)增益放大器1-34進(jìn)行可調(diào)的增益控制，可以保證將射頻部分即射頻設(shè)備5的功 放工作在一個(gè)最佳線(xiàn)性工作點(diǎn)，充分提高射頻功放的效率，這對(duì)于非恒包絡(luò)調(diào)制，如0FDM 調(diào)制方式非常有利。同時(shí)，由于采用數(shù)控可調(diào)增益即中頻預(yù)增益放大器1-34，可以避免傳統(tǒng) 設(shè)計(jì)中必須進(jìn)行的模擬電路增益模塊調(diào)試的繁瑣工作。另外，由于無(wú)線(xiàn)電信號(hào)大多采用成 幀發(fā)送，具有不同的幀設(shè)計(jì)結(jié)構(gòu)，有些情況要求對(duì)幀內(nèi)某些信號(hào)進(jìn)行功率控制，如幀的前導(dǎo) 功率控制，采用數(shù)控增益模塊即中頻預(yù)增益放大器1-34可以靈活地控制幀內(nèi)不同信號(hào)分 量的功率，因而能有效提高信號(hào)的使用效率。所述中頻本振1-2中，壓控振蕩器1-22內(nèi)部集成有鑒相器，所述鑒相器輸出壓控 振蕩器1-22中的壓控振蕩器VC0分頻后的振蕩輸出頻率和參考頻率源1-21的相位差并產(chǎn) 生鑒相脈沖，所產(chǎn)生的鑒相脈沖經(jīng)過(guò)環(huán)路濾波器1-23的低通平滑后產(chǎn)生控制壓控振蕩器 VC0的控制電壓，該控制電壓控制壓控振蕩器VC0在某個(gè)波段內(nèi)的振蕩頻率，并且使得壓控 振蕩器VC0的輸出頻率是參考頻率源1-21的某個(gè)數(shù)值的倍數(shù)，這個(gè)數(shù)值可以是小數(shù)倍，也 可以是整數(shù)倍。壓控振蕩器VC0輸出的振蕩頻率源經(jīng)過(guò)本振輸出濾波器1-24即本振帶通 濾波器濾除帶外分量后送入本振輸出驅(qū)動(dòng)器1-25，本振輸出驅(qū)動(dòng)器1-25保證其輸出一個(gè) 0-5dBm電平的正弦波源，之后再經(jīng)過(guò)本振輸出功分器1-26分別輸出到接收通道1_1和發(fā)射 通道1-3的正交解調(diào)器1-14和正交調(diào)制器1-32。[0060]所述數(shù)字信號(hào)處理單元2-3中，F(xiàn)PGA現(xiàn)場(chǎng)可編程門(mén)陣列處理模塊2_31完成所有 信號(hào)的物理和邏輯連接，同時(shí)FPGA現(xiàn)場(chǎng)可編程門(mén)陣列處理模塊2-31通過(guò)SDRAM、SRAM等易 失性存儲(chǔ)器件(即外部存儲(chǔ)單元2-32)與DSP數(shù)字信號(hào)處理器2-33交聯(lián)，其中所述外部存 儲(chǔ)單元2-32作為外部擴(kuò)展存儲(chǔ)器設(shè)備，由FPGA現(xiàn)場(chǎng)可編程門(mén)陣列處理模塊2-31和DSP數(shù) 字信號(hào)處理器2-33共享數(shù)據(jù)地址空間，實(shí)現(xiàn)兩者的數(shù)據(jù)交換。實(shí)際使用過(guò)程中，以太網(wǎng)接口 3-1與FPGA現(xiàn)場(chǎng)可編程門(mén)陣列處理模塊2_31之間 通過(guò)標(biāo)準(zhǔn)的MI I接口實(shí)現(xiàn)數(shù)據(jù)交換，由FPGA現(xiàn)場(chǎng)可編程門(mén)陣列處理模塊2-31和DSP數(shù)字 信號(hào)處理器2-33共同處理媒體接入層MAC的協(xié)議控制。所述RS422/485/232接口 3_2的 通信協(xié)議由FPGA現(xiàn)場(chǎng)可編程門(mén)陣列處理模塊2-31實(shí)現(xiàn)，可以實(shí)現(xiàn)異步與同步串行數(shù)據(jù)的 傳輸鏈路。所述FPGA現(xiàn)場(chǎng)可編程門(mén)陣列處理模塊2-31的配置電路2-35用來(lái)實(shí)現(xiàn)對(duì)FPGA 現(xiàn)場(chǎng)可編程門(mén)陣列處理模塊2-31進(jìn)行動(dòng)態(tài)配置。所述配置電路2-35中，非易失Flash存儲(chǔ)芯片一 2-36、非易失Flash存儲(chǔ)芯片二 2-37和非易失Flash存儲(chǔ)芯片三2_38為三片非易失Flash存儲(chǔ)芯片，分別存儲(chǔ)三種不同 的配置工程文件，實(shí)際使用時(shí)由動(dòng)態(tài)配置控制電路2-34對(duì)上述三片非易失Flash存儲(chǔ)芯片 進(jìn)行讀數(shù)以完成對(duì)FPGA現(xiàn)場(chǎng)可編程門(mén)陣列處理模塊2-31的動(dòng)態(tài)配置過(guò)程。同時(shí)，動(dòng)態(tài)配 置控制電路2-34與FPGA現(xiàn)場(chǎng)可編程門(mén)陣列處理模塊2-31的的配置單元相接，用以產(chǎn)生 FPGA現(xiàn)場(chǎng)可編程門(mén)陣列處理模塊2-31配置的控制時(shí)序和配置狀態(tài)命令指示信號(hào)。所述動(dòng) 態(tài)配置控制電路2-34還與DSP數(shù)字信號(hào)處理器2-33相接，用于接收外DSP數(shù)字信號(hào)處理 器2-33下達(dá)的動(dòng)態(tài)配置指令。工作過(guò)程中，DSP數(shù)字信號(hào)處理器2-33根據(jù)當(dāng)前系統(tǒng)狀態(tài) 可以通過(guò)動(dòng)態(tài)配置控制電路2-34動(dòng)態(tài)切換FPGA現(xiàn)場(chǎng)可編程門(mén)陣列處理模塊2-31的配置 工程，真正實(shí)現(xiàn)軟件無(wú)線(xiàn)電的動(dòng)態(tài)配置能力。以上所述，僅是本實(shí)用新型的較佳實(shí)施例，并非對(duì)本實(shí)用新型作任何限制，凡是根 據(jù)本實(shí)用新型技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所作的任何簡(jiǎn)單修改、變更以及等效結(jié)構(gòu)變化，均仍 屬于本實(shí)用新型技術(shù)方案的保護(hù)范圍內(nèi)。
權(quán)利要求一種寬帶無(wú)線(xiàn)電中頻收發(fā)信機(jī)，其特征在于包括與射頻設(shè)備(5)相接的寬帶中頻模擬前端(1)、與寬帶中頻模擬前端(1)相接的模擬/數(shù)字混合信號(hào)處理器(2)、與模擬/數(shù)字混合信號(hào)處理器(2)相接且用于與外部信號(hào)處理設(shè)備進(jìn)行通信的外部連接接口(3)以及分別與寬帶中頻模擬前端(1)、模擬/數(shù)字混合信號(hào)處理器(2)和外部連接接口(3)相接的時(shí)鐘分配系統(tǒng)(4)；所述寬帶中頻模擬前端(1)包括發(fā)射通道(1-3)、接收通道(1-1)以及分別與發(fā)射通道(1-3)和接收通道(1-1)相接的中頻本振(1-2)；所述模擬/數(shù)字混合信號(hào)處理器(2)包括模/數(shù)轉(zhuǎn)換器ADC(2-1)、數(shù)/模轉(zhuǎn)換器DAC(2-2)以及分別與模/數(shù)轉(zhuǎn)換器ADC(2-1)和數(shù)/模轉(zhuǎn)換器DAC(2-2)相接的數(shù)字信號(hào)處理單(2-3)，數(shù)字信號(hào)處理單元(2-3)與外部連接接口(3)相接；所述射頻設(shè)備(5)所接收的信號(hào)經(jīng)接收通道(1-1)輸送至模/數(shù)轉(zhuǎn)換器ADC(2-1)進(jìn)行模/數(shù)轉(zhuǎn)換后，再送至數(shù)字信號(hào)處理單元(2-3)進(jìn)行處理；數(shù)字信號(hào)處理單元(2-3)處理后需發(fā)送的信號(hào)經(jīng)數(shù)/模轉(zhuǎn)換器DAC(2-2)進(jìn)行數(shù)/模轉(zhuǎn)換后，再通過(guò)發(fā)射通道(1-3)送至射頻設(shè)備(5)進(jìn)行發(fā)送。
2.按照權(quán)利要求1所述的寬帶無(wú)線(xiàn)電中頻收發(fā)信機(jī)，其特征在于所述接收通道(1-1) 包括依次連接的中頻接收前級(jí)濾波器(1-11)、中頻數(shù)字自動(dòng)增益控制器(1-12)、中頻接收 后級(jí)濾波器(1-13)、適用于寬頻段范圍的正交解調(diào)器(1-14)和基帶接收濾波器(1-15)， 中頻接收前級(jí)濾波器(1-11)與射頻設(shè)備(5)相接，基帶接收濾波器(1-15)與模/數(shù)轉(zhuǎn)換 器ADC(2-1)相接，所述中頻數(shù)字自動(dòng)增益控制器(1-12)；所述發(fā)射通道(1-3)包括依次連 接的基帶發(fā)射濾波器(1-31)、能適用于寬頻段范圍的正交調(diào)制器(1-32)、中頻發(fā)射前級(jí)濾 波器(1-33)、中頻預(yù)增益放大器(1-34)和中頻發(fā)射末級(jí)濾波器(1-35)，基帶發(fā)射濾波器 (1-31)與數(shù)/模轉(zhuǎn)換器DAC (2-2)相接，中頻發(fā)射末級(jí)濾波器(1-35)與射頻設(shè)備(5)相接； 所述正交解調(diào)器(1-14)和正交調(diào)制器(1-32)均與中頻本振(1-2)相接。
3.按照權(quán)利要求2所述的寬帶無(wú)線(xiàn)電中頻收發(fā)信機(jī)，其特征在于所述中頻本振(1-2) 包括依次連接的參考頻率源(1-21)、壓控振蕩器(1-22)、本振輸出濾波器(1-24)、本振輸 出驅(qū)動(dòng)器(1-25)和本振輸出功分器(1-26)以及與壓控振蕩器(1-22)相接的環(huán)路濾波器 (1-23)；所述環(huán)路濾波器(1-23)的兩端分別與壓控振蕩器(1-22)的輸入端和輸出端相接， 所述本振輸出功分器(1-26)的兩個(gè)輸出端分別與正交解調(diào)器(1-14)和正交調(diào)制器(1-32) 相接。
4.按照權(quán)利要求1、2或3所述的寬帶無(wú)線(xiàn)電中頻收發(fā)信機(jī)，其特征在于所述數(shù)字信 號(hào)處理單元(2-3)包括FPGA現(xiàn)場(chǎng)可編程門(mén)陣列處理模塊(2-31)、與FPGA現(xiàn)場(chǎng)可編程門(mén)陣 列處理模塊(2-31)相接的DSP數(shù)字信號(hào)處理器(2-33)和FPGA現(xiàn)場(chǎng)可編程門(mén)陣列處理模塊 (2-31)的配置電路(2-35)，所述配置電路(2-35)分別與FPGA現(xiàn)場(chǎng)可編程門(mén)陣列處理模塊 (2-31)和DSP數(shù)字信號(hào)處理器(2-33)相接，所述FPGA現(xiàn)場(chǎng)可編程門(mén)陣列處理模塊(2_31) 和DSP數(shù)字信號(hào)處理器(2-33)分別與外部連接接口(3)相接。
5.按照權(quán)利要求4所述的寬帶無(wú)線(xiàn)電中頻收發(fā)信機(jī)，其特征在于所述配置電路 (2-35)包括動(dòng)態(tài)配置控制電路(2-34)以及分別與動(dòng)態(tài)配置控制電路(2-34)相接的非易 失Flash存儲(chǔ)芯片一(2-36)、非易失Flash存儲(chǔ)芯片二(2_37)和非易失Flash存儲(chǔ)芯片三 (2-38)，動(dòng)態(tài)配置控制電路(2-34)分別與FPGA現(xiàn)場(chǎng)可編程門(mén)陣列處理模塊(2_31)和DSP 數(shù)字信號(hào)處理器(2-33)相接。
6.按照權(quán)利要求4所述的寬帶無(wú)線(xiàn)電中頻收發(fā)信機(jī)，其特征在于所述外部連接接口(3)包括與FPGA現(xiàn)場(chǎng)可編程門(mén)陣列處理模塊(2-31)相接的以太網(wǎng)接口(3_1)、 RS422/485/232接口(3_2)和TTL電平收發(fā)緩沖接口(3_3)以及與DSP數(shù)字信號(hào)處理器 (2-33)相接的多通道緩沖串行接口(3-4)。
7.按照權(quán)利要求4所述的寬帶無(wú)線(xiàn)電中頻收發(fā)信機(jī)，其特征在于所述FPGA現(xiàn)場(chǎng)可編 程門(mén)陣列處理模塊(2-31)和DSP數(shù)字信號(hào)處理器(2-33)間通過(guò)外部存儲(chǔ)單元(2_32)進(jìn) 行雙向通信，所述外部存儲(chǔ)單元(2-32)分別與FPGA現(xiàn)場(chǎng)可編程門(mén)陣列處理模塊(2-31)和 DSP數(shù)字信號(hào)處理器(2-33)相接。
專(zhuān)利摘要本實(shí)用新型公開(kāi)了一種寬帶無(wú)線(xiàn)電中頻收發(fā)信機(jī)，包括與射頻設(shè)備相接的寬帶中頻模擬前端、與寬帶中頻模擬前端相接的模擬/數(shù)字混合信號(hào)處理器、與模擬/數(shù)字混合信號(hào)處理器相接的外部連接接口以及時(shí)鐘分配系統(tǒng)；寬帶中頻模擬前端包括發(fā)射通道、接收通道和中頻本振；模擬/數(shù)字混合信號(hào)處理器包括ADC、DAC和數(shù)字信號(hào)處理單元；射頻設(shè)備所接收的信號(hào)經(jīng)接收通道輸送至ADC進(jìn)行模/數(shù)轉(zhuǎn)換后送至數(shù)字信號(hào)處理單元進(jìn)行處理；數(shù)字信號(hào)處理單元處理后需發(fā)送的信號(hào)經(jīng)數(shù)/模轉(zhuǎn)換后通過(guò)發(fā)射通道送至射頻設(shè)備進(jìn)行發(fā)送。本實(shí)用新型體積小、功耗低且適用范圍廣、工作性能可靠、信號(hào)處理效果好，能有效解決現(xiàn)有國(guó)內(nèi)外同類(lèi)產(chǎn)品存在的多種缺陷和不足。
文檔編號(hào)H04B1/40GK201571052SQ20102001966
公開(kāi)日2010年9月1日 申請(qǐng)日期2010年1月12日 優(yōu)先權(quán)日2010年1月12日
發(fā)明者楊軍 申請(qǐng)人:陜西龍騰通訊科技有限責(zé)任公司