專利名稱：基于fpga的智能天線抗干擾片上系統(tǒng)及方法
技術(shù)領(lǐng)域：
本發(fā)明涉及移動通信技術(shù)領(lǐng)域，更進一步涉及一種基于現(xiàn)場可編程門陣列 (FieldProgrammable Gate Array, FPGA)的智能天線抗干擾片上系統(tǒng)，以及智能天線抗干擾的實現(xiàn)方法，用于解決移動通信中用戶信號彼此干擾的問題，提高頻譜利用率和系統(tǒng)容量。
背景技術(shù)：
目前，智能天線抗干擾系統(tǒng)方法基于的系統(tǒng)平臺多采用Advanced RISC Machines 芯片(ARM)和數(shù)字信號處理(Digital Signal Processing, DSP)芯片。在該系統(tǒng)平臺上， 由于協(xié)方差矩陣求逆(SMI)算法實現(xiàn)簡單，設(shè)計成本較低而被廣為使用于移動通信技術(shù)領(lǐng)域。任磊、王永良、陳建文、陳風(fēng)波等人在“基于DSP的協(xié)方差矩陣求逆的數(shù)值問題研究”(《現(xiàn)代雷達》2009年第31卷第03期)中公開了一種基于DSP平臺的空時自適應(yīng)(STAP) 處理系統(tǒng)及方法。該系統(tǒng)基于高性能DSP平臺，采用SMI算法，其大數(shù)值動態(tài)范圍和高浮點精度可以降低有效字長效應(yīng)對結(jié)果數(shù)值精度的影響，但對于系統(tǒng)實時性要求高的智能天線系統(tǒng)，基于DSP平臺的SMI算法并不能滿足實時處理的要求。由此導(dǎo)致基于DSP平臺的智能天線抗干擾系統(tǒng)在高速實時處理的場合難以廣泛應(yīng)用。

發(fā)明內(nèi)容
本發(fā)明的目的在于克服已有技術(shù)的不足，解決基于DSP平臺的智能天線抗干擾系統(tǒng)實時處理速度不高以及無法并行問題，提出一種基于FPGA的智能天線抗干擾片上系統(tǒng)， 并采用流水線結(jié)構(gòu)方式實現(xiàn)迭代求逆優(yōu)化的方法，實現(xiàn)對采樣數(shù)據(jù)的快速、高精度處理。本發(fā)明基于FPGA的智能天線抗干擾片上系統(tǒng)包括接收天線、多通道接收機、A/D 轉(zhuǎn)換器、數(shù)字正交插值模塊、協(xié)方差矩陣模塊、復(fù)正定厄米矩陣轉(zhuǎn)實對稱矩陣模塊和協(xié)方差矩陣求逆模塊。接收天線通過同軸電纜與多通道接收機相連，多通道接收機通過模擬下變頻器與 A/D轉(zhuǎn)換器相連，A/D轉(zhuǎn)換器輸出端與數(shù)字正交插值模塊相連，數(shù)字正交插值模塊通過數(shù)據(jù)總線與協(xié)方差矩陣模塊相連，協(xié)方差矩陣模塊通過數(shù)據(jù)總線與復(fù)正定厄米矩陣轉(zhuǎn)實對稱矩陣模塊相連，復(fù)正定厄米矩陣轉(zhuǎn)實對稱矩陣模塊通過數(shù)據(jù)總線與協(xié)方差矩陣求逆模塊相連。接收天線為多陣元陣列天線，其陣元個數(shù)由系統(tǒng)要求的接收機輸出增益確定。系統(tǒng)中的數(shù)字正交插值模塊、協(xié)方差矩陣模塊、復(fù)正定厄米矩陣轉(zhuǎn)實對稱矩陣模塊、協(xié)方差矩陣求逆模塊由一片F(xiàn)PGA芯片實現(xiàn)。本發(fā)明基于FPGA的智能天線實現(xiàn)抗干擾方法的具體步驟如下(1)接收數(shù)據(jù)多通道接收機將接收天線接收的射頻信號，通過模擬下變頻器變?yōu)槎嗦分蓄l模擬實信號，并傳輸給A/D轉(zhuǎn)換器，A/D轉(zhuǎn)換器對數(shù)據(jù)進行采樣得到中頻數(shù)字實信號。
(2)數(shù)字正交插值A(chǔ)/D轉(zhuǎn)換器的輸出端口將中頻數(shù)字實信號傳輸給數(shù)字正交插值模塊，數(shù)字正交插值模塊在FPGA芯片的系統(tǒng)時鐘控制下，將每一路中頻數(shù)字實信號分別與FPGA芯片產(chǎn)生的兩路正交數(shù)字本振相乘后下變頻到基帶，通過低通濾波器取出基帶內(nèi)頻譜，采用1/2抽取方法對基帶頻譜進行處理后得到兩路正交基帶數(shù)字復(fù)信號。(3)協(xié)方差矩陣數(shù)據(jù)計算3a)分別存儲數(shù)據(jù)實、虛部數(shù)字正交插值模塊將基帶數(shù)字復(fù)信號通過數(shù)據(jù)總線傳輸給協(xié)方差矩陣模塊，協(xié)方差矩陣模塊在FPGA芯片的系統(tǒng)時鐘控制下，將基帶數(shù)字復(fù)信號分實、虛部以原始矩陣形式存儲在FPGA芯片內(nèi)部的隨機存儲器中。3b)數(shù)據(jù)共軛協(xié)方差矩陣模塊中的數(shù)據(jù)共軛模塊接收隨機存儲器的數(shù)據(jù)，將數(shù)據(jù)的實部乘以1， 虛部乘以-1實時輸出，得到共軛矩陣數(shù)據(jù)。3c)協(xié)方差矩陣數(shù)據(jù)求取及存儲協(xié)方差矩陣模塊中的復(fù)數(shù)乘法器將步驟3a)中的原始矩陣行數(shù)據(jù)與3b)中的共軛矩陣列數(shù)據(jù)復(fù)數(shù)相乘，結(jié)果通過數(shù)據(jù)線傳輸給協(xié)方差矩陣模塊內(nèi)相應(yīng)的累加器進行數(shù)據(jù)累加，將累加結(jié)果分實、虛部存放在兩個隨機存儲器中，得到復(fù)正定厄米矩陣數(shù)據(jù)。(4)復(fù)正定厄米矩陣轉(zhuǎn)實對稱矩陣協(xié)方差矩陣模塊將復(fù)正定厄米矩陣數(shù)據(jù)通過數(shù)據(jù)總線傳輸給復(fù)正定厄米矩陣轉(zhuǎn)實對稱矩陣模塊，復(fù)正定厄米矩陣轉(zhuǎn)實對稱矩陣模塊在FPGA芯片的系統(tǒng)時鐘控制下，取出由復(fù)正定厄米矩陣實、虛部數(shù)據(jù)組成的下三角矩陣中的數(shù)據(jù)，以行為單位依次存儲在一個隨機存儲器中。(5)協(xié)方差矩陣求逆復(fù)正定厄米矩陣轉(zhuǎn)實對稱矩陣模塊將存儲在隨機存儲器中的數(shù)據(jù)通過數(shù)據(jù)總線傳輸?shù)絽f(xié)方差矩陣求逆模塊，在FPGA芯片的系統(tǒng)時鐘控制下，協(xié)方差矩陣求逆模塊按照流程分為門限不同、功能相同的多個控制單元，采用流水線的工作方式，控制單元從前端隨機存儲器依次取數(shù)據(jù)進行迭代運算，將迭代結(jié)果暫存在后端的隨機存儲器中，經(jīng)過所有的控制單元之后，將暫存在后端隨機存儲器中的數(shù)據(jù)恢復(fù)為復(fù)數(shù)矩陣逆矩陣的實部和虛部，并以列為單位分別將實、虛部存儲在兩個隨機存儲器中。本發(fā)明與現(xiàn)有技術(shù)相比具有以下特點第一，由于本發(fā)明采用FPGA芯片實現(xiàn)整個智能天線抗干擾片上系統(tǒng)，克服了現(xiàn)有技術(shù)基于DSP的智能天線抗干擾系統(tǒng)的硬件成本高、硬件集成度低以及無法并行處理獲得數(shù)據(jù)的缺陷。第二，由于本發(fā)明在協(xié)方差矩陣求逆模塊中采用流水線的工作方式，相比現(xiàn)有技術(shù)基于DSP的智能天線抗干擾系統(tǒng)，提高了數(shù)據(jù)處理速度。第三，由于本發(fā)明采用的迭代優(yōu)化求逆方法中使用同步時序方式，相比現(xiàn)有技術(shù)基于DSP的設(shè)計方式，提高了程序的穩(wěn)定性和可調(diào)整性。


圖1為本發(fā)明系統(tǒng)方框圖；圖2為本發(fā)明系統(tǒng)中協(xié)方差矩陣模塊方框圖；圖3為本發(fā)明系統(tǒng)中協(xié)方差矩陣求逆模塊方框圖。
具體實施例方式下面結(jié)合附圖對本發(fā)明的系統(tǒng)做進一步的描述。如圖1所示，本發(fā)明的系統(tǒng)包括接收天線、多通道接收機、A/D轉(zhuǎn)換器、數(shù)字正交插值模塊、協(xié)方差矩陣模塊、復(fù)正定厄米矩陣轉(zhuǎn)實對稱矩陣模塊和協(xié)方差矩陣求逆模塊。接收天線為多陣元陣列天線，接收空間射頻信號，其陣元個數(shù)由系統(tǒng)要求的接收機輸出增益確定，本實施例中選取陣元個數(shù)N為4。接收天線通過同軸電纜與多通道接收機相連，多通道接收機將天線陣列接收的射頻信號，通過模擬下變頻器變?yōu)橹蓄l模擬實信號傳輸給A/D轉(zhuǎn)換器，A/D轉(zhuǎn)換器對數(shù)據(jù)進行采樣得到中頻數(shù)字實信號。FPGA芯片接收A/D轉(zhuǎn)換器輸出端的中頻數(shù)字實信號，實現(xiàn)數(shù)字正交插值模塊、協(xié)方差矩陣模塊、復(fù)正定厄米矩陣轉(zhuǎn)實對稱矩陣模塊和協(xié)方差矩陣求逆模塊。選擇FPGA芯片類型由天線陣元個數(shù)和數(shù)據(jù)精度確定，由于本實施例中天線陣元個數(shù)為4，數(shù)據(jù)精度確定為定點數(shù)32位(為了數(shù)據(jù)處理方便，數(shù)據(jù)精度一般選擇為2的整數(shù)倍)，因此FPGA芯片選用MratixIII系列芯片中的EP3SE110。下面結(jié)合圖2、圖3對本發(fā)明基于FPGA的智能天線抗干擾實現(xiàn)的具體方法做進一步描述，其步驟如下步驟1.數(shù)字正交插值經(jīng)A/D轉(zhuǎn)換器采樣的數(shù)字實信號分為兩路分別與FPGA芯片產(chǎn)生的正交數(shù)字本振相乘下變頻到基帶，并通過低通濾波器取出基帶內(nèi)頻譜，采用1/2抽取方法對基帶頻譜進行處理后得到I路和Q路兩路正交基帶數(shù)字復(fù)信號。當Ftl = 3Fs/4(其中Ftl為數(shù)字信號中頻頻率，F(xiàn)s為采樣頻率)時，中頻信號經(jīng)采樣后的表達式為x(tn) = a(t^cosYlnFjtn + Φ( )]= a(tn) οοφπη / 2 + Φ( )]= X1 (tn) cos(m 12)-xQ (tn) sm{7m / 2)
權(quán)利要求
1.一種基于FPGA的智能天線抗干擾片上系統(tǒng)，包括接收天線、多通道接收機、A/D轉(zhuǎn)換器，其特征在于，所述的接收天線通過同軸電纜與多通道接收機相連，多通道接收機通過模擬下變頻器與A/D轉(zhuǎn)換器相連，A/D轉(zhuǎn)換器輸出端與數(shù)字正交插值模塊相連，數(shù)字正交插值模塊通過數(shù)據(jù)總線與協(xié)方差矩陣模塊相連，協(xié)方差矩陣模塊通過數(shù)據(jù)總線與復(fù)正定厄米矩陣轉(zhuǎn)實對稱矩陣模塊相連，復(fù)正定厄米矩陣轉(zhuǎn)實對稱矩陣模塊通過數(shù)據(jù)總線與協(xié)方差矩陣求逆模塊相連。
2.根據(jù)權(quán)利要求1所述的一種基于FPGA的智能天線抗干擾片上系統(tǒng)，其特征在于，所述的接收天線為多陣元陣列天線。
3.根據(jù)權(quán)利要求1所述的一種基于FPGA的智能天線抗干擾片上系統(tǒng)，其特征在于，所述系統(tǒng)中的數(shù)字正交插值模塊、協(xié)方差矩陣模塊、復(fù)正定厄米矩陣轉(zhuǎn)實對稱矩陣模塊、協(xié)方差矩陣求逆模塊由一片F(xiàn)PGA芯片實現(xiàn)。
4 根據(jù)權(quán)利要求1所述的一種基于FPGA的智能天線抗干擾片上系統(tǒng)，其特征在于，所述的FPGA芯片類型由天線陣元個數(shù)和數(shù)據(jù)精度確定，其陣元個數(shù)由系統(tǒng)要求的接收機輸出增益確定，數(shù)據(jù)精度一般選擇為2的整數(shù)倍。
5.一種基于FPGA的智能天線抗干擾方法，包括如下步驟(1)接收數(shù)據(jù)多通道接收機將接收天線接收的射頻信號，通過模擬下變頻器變?yōu)槎嗦分蓄l模擬實信號，并傳輸給A/D轉(zhuǎn)換器，A/D轉(zhuǎn)換器對數(shù)據(jù)進行采樣得到中頻數(shù)字實信號；(2)數(shù)字正交插值A(chǔ)/D轉(zhuǎn)換器的輸出端口將中頻數(shù)字實信號傳輸給數(shù)字正交插值模塊，數(shù)字正交插值模塊在FPGA芯片的系統(tǒng)時鐘控制下，將每一路中頻數(shù)字實信號分別與FPGA芯片產(chǎn)生的兩路正交數(shù)字本振相乘后下變頻到基帶，通過低通濾波器取出基帶內(nèi)頻譜，采用1/2抽取方法對基帶頻譜進行處理后得到兩路正交基帶數(shù)字復(fù)信號；(3)協(xié)方差矩陣數(shù)據(jù)計算3a)分別存儲數(shù)據(jù)實、虛部數(shù)字正交插值模塊將基帶數(shù)字復(fù)信號通過數(shù)據(jù)總線傳輸給協(xié)方差矩陣模塊，協(xié)方差矩陣模塊在FPGA芯片的系統(tǒng)時鐘控制下，將基帶數(shù)字復(fù)信號分實、虛部以原始矩陣形式存儲在FPGA芯片內(nèi)部的隨機存儲器中；3b)數(shù)據(jù)共軛協(xié)方差矩陣模塊中的數(shù)據(jù)共軛模塊接收隨機存儲器的數(shù)據(jù)，將數(shù)據(jù)的實部乘以1，虛部乘以-ι實時輸出，得到共軛矩陣數(shù)據(jù)；3c)協(xié)方差矩陣數(shù)據(jù)求取及存儲協(xié)方差矩陣模塊中的復(fù)數(shù)乘法器將步驟3a)中的原始矩陣行數(shù)據(jù)與3b)中的共軛矩陣列數(shù)據(jù)復(fù)數(shù)相乘，結(jié)果通過數(shù)據(jù)線傳輸給協(xié)方差矩陣模塊內(nèi)相應(yīng)的累加器進行數(shù)據(jù)累加， 將累加結(jié)果分實、虛部存放在兩個隨機存儲器中，得到復(fù)正定厄米矩陣數(shù)據(jù)；(4)復(fù)正定厄米矩陣轉(zhuǎn)實對稱矩陣協(xié)方差矩陣模塊將復(fù)正定厄米矩陣數(shù)據(jù)通過數(shù)據(jù)總線傳輸給復(fù)正定厄米矩陣轉(zhuǎn)實對稱矩陣模塊，復(fù)正定厄米矩陣轉(zhuǎn)實對稱矩陣模塊在FPGA芯片的系統(tǒng)時鐘控制下，取出由復(fù)正定厄米矩陣實、虛部數(shù)據(jù)組成的下三角矩陣中的數(shù)據(jù)，以行為單位依次存儲在一個隨機存儲器中；(5)協(xié)方差矩陣求逆復(fù)正定厄米矩陣轉(zhuǎn)實對稱矩陣模塊將存儲在隨機存儲器中的數(shù)據(jù)通過數(shù)據(jù)總線傳輸?shù)絽f(xié)方差矩陣求逆模塊，在FPGA芯片的系統(tǒng)時鐘控制下，協(xié)方差矩陣求逆模塊按照流程分為門限不同、功能相同的多個控制單元，控制單元從前端隨機存儲器依次取數(shù)據(jù)進行迭代運算，將迭代結(jié)果暫存在后端的隨機存儲器中，經(jīng)過所有的控制單元之后，將暫存在后端隨機存儲器中的數(shù)據(jù)恢復(fù)為復(fù)數(shù)矩陣逆矩陣的實部和虛部，并以列為單位分別將實、虛部存儲在兩個隨機存儲器中。
6.根據(jù)權(quán)利要求5所述的基于FPGA的智能天線抗干擾方法，其特征在于，所述步驟 (4)中的復(fù)正定厄米矩陣轉(zhuǎn)實對稱矩陣具體步驟如下 4a)存取下三角矩陣的前N行數(shù)據(jù)復(fù)正定厄米矩陣轉(zhuǎn)實對稱矩陣模塊依次取出復(fù)正定厄米矩陣的實部矩陣數(shù)據(jù)并存儲， 第i行數(shù)據(jù)循環(huán)存取i次(i = 1，2，...，N)，每一行中相鄰元素在前端實部的隨機存儲器中的地址相差N，將前N行數(shù)據(jù)依次存入隨機存儲器的同時，同步將數(shù)據(jù)依次存入寄存器中； 4b)存取下三角矩陣的后N行數(shù)據(jù)復(fù)正定厄米矩陣轉(zhuǎn)實對稱矩陣模塊先從存儲虛部陣的隨機存儲器中循環(huán)取N2個數(shù)據(jù)， 然后從寄存器中循環(huán)取i-N個數(shù)據(jù)(i =N+l，N+2，. . .，2N)，依次存入后端的隨機存儲器中， 每次存放下一個數(shù)據(jù)之前要將存儲地址進行加1修正。
全文摘要
一種基于FPGA的智能天線抗干擾片上系統(tǒng)及方法?；诂F(xiàn)場可編程門陣列(FPGA)的智能天線抗干擾片上系統(tǒng)，包括接收天線、多通道接收機、A/D轉(zhuǎn)換器、數(shù)字正交插值模塊、協(xié)方差矩陣模塊、復(fù)正定厄米矩陣轉(zhuǎn)實對稱矩陣模塊和協(xié)方差矩陣求逆模塊。本發(fā)明基于FPGA的智能天線抗干擾方法的具體步驟為1、接收數(shù)據(jù)；2、數(shù)字正交插值；3、協(xié)方差矩陣數(shù)據(jù)計算；4、復(fù)正定厄米矩陣轉(zhuǎn)實對稱矩陣；5、協(xié)方差矩陣求逆。本發(fā)明能在通信信道存在干擾的情況下，實現(xiàn)智能天線的實時、快速抗干擾，解決了基于DSP的智能天線抗干擾系統(tǒng)實時性差、硬件成本高、集成度低以及無法并行處理的問題。
文檔編號H04B7/02GK102170302SQ20111007159
公開日2011年8月31日 申請日期2011年3月23日 優(yōu)先權(quán)日2011年3月23日
發(fā)明者劉影, 周游, 廖桂生, 曾操, 王青, 蘇磊, 計茹, 陶海紅 申請人:西安電子科技大學(xué)