專利名稱：一種視頻圖像處理器的制作方法
技術(shù)領域：
本發(fā)明涉及數(shù)字家庭技術(shù)領域，尤其涉及一種視頻圖像處理器。
背景技術(shù)：
數(shù)字圖像處理的研究源于兩個主要應用領域其一是為了便于人們分析而對圖像信息進行改進；其二是為使機器自動理解而對圖像數(shù)據(jù)進行儲存、傳輸及顯示。從20世紀 60年代至今，數(shù)字圖像處理領域已經(jīng)取得了極大的發(fā)展。早期的圖像處理的目的是改善圖像的質(zhì)量，它以人為對象，以改善人的視覺效果為目的。圖像處理中，輸入的是質(zhì)量低的圖像，輸出的是改善質(zhì)量后的圖像，常用的圖像處理方法有圖像增強、復原、編碼、壓縮等。從上世紀70年代開始，計算機視覺發(fā)展迅速，人們通常將其分為兩個層次低層的圖像處理和高層的圖像理解。低層計算機視覺技術(shù)與數(shù)字圖像處理完全重合，其處理步驟通常為圖像由一個傳感器(例如TV攝像機)獲取并將其數(shù)字化，然后進行噪聲抑制，接著進行圖像增強，以增強與圖像理解有關的物體特征。圖像分割是接下來的步驟，計算機嘗試將物體從背景中分離出來，并且使它們彼此互相區(qū)分開。高層的計算機視覺取決于知識、目標以及如何達到這些目標的計劃。高層計算機視覺試圖模仿人類的認知和根據(jù)包含在圖像中的信息進行決策的能力。高層視覺從某種形式的形式化世界模型開始，然后將通過數(shù)字化圖像感知的“真實”與該模型進行比較，試圖找出匹配。當差別顯現(xiàn)出來的時候就尋找部分匹配(或子目標)來克服錯配；計算機轉(zhuǎn)向低層圖像處理，尋找用于更新模型的信息。這個過程反復進行，因此“理解”圖像變?yōu)橐粋€在自頂向下和自底向上兩個過程之間的協(xié)作。引入一個反饋回路，從高層的部分結(jié)果為低層的圖像處理提出任務，而反復的圖像理解過程應該最終收斂于全局的目標。圖像增強屬于計算機視覺的低層部分，指按特定的需要突出圖像中的某些信息，同時削弱或去除某些不需要的信息的處理方法。其主要目的是使處理后的圖像對某種特定的應用來說，比原始圖像更適用。因此，圖像增強是為了某種應用目的而去改善圖像質(zhì)量的，處理的結(jié)果使圖像更加適合于人的視覺特性或機器的識別系統(tǒng)。圖像增強效果的好壞，直接影響圖像分割的效果以及高層圖像理解的結(jié)果。在視頻圖像處理系統(tǒng)中，諸如圖像相減等操作，處理的數(shù)據(jù)量很大，對處理速度的要求很高，但算法結(jié)構(gòu)相對簡單，適合用FPGA進行硬件實現(xiàn)。本發(fā)明采用在FPGA上進行圖像視頻處理。由于FPGA的開發(fā)具有很強的靈活性，因此，可以利用FPGA的資源，在芯片上實現(xiàn)視頻圖像處理的串口通信功能，從而簡化了電路，縮小了體積，提高了可靠性，并且在使用上有很大的靈活性。

發(fā)明內(nèi)容
本發(fā)明的目的在于克服現(xiàn)有技術(shù)的不足，提供了一種視頻圖像處理器，可以利用 FPGA的資源，在芯片上實現(xiàn)視頻圖像處理的串口通信功能，從而簡化了電路，縮小了體積，提高了可靠性，并且在使用上有很大的靈活性。一種視頻圖像處理器，包括雙接口 RAM接收器、波特率發(fā)生器、雙口 RAM發(fā)送器；該視頻圖像處理器在FPGA上實現(xiàn)視頻圖像處理器分系統(tǒng)與系統(tǒng)之間的數(shù)據(jù)串行通信，采用 UART串行數(shù)據(jù)傳輸協(xié)議，通信的傳輸波特率、FPGA系統(tǒng)時鐘頻率均采用參數(shù)化設計，可滿足不同系統(tǒng)主頻和傳輸波特率要求。優(yōu)選地，分系統(tǒng)發(fā)送接收有幀頭、幀尾，用來判斷數(shù)據(jù)接收的正確性；數(shù)據(jù)格式為一個起始位低電平0，8個數(shù)據(jù)位數(shù)，一個停止位高電平1，一個數(shù)據(jù)串為10位。優(yōu)選地，為解決串口與視頻圖像部分的異步通信問題，采用了在FPGA上產(chǎn)生雙口 RAM實現(xiàn)串口與視頻圖像處理部分的對接；雙口 RAM就是存儲數(shù)據(jù)共享的存儲器，配備兩套獨立的地址、數(shù)據(jù)和控制線，允許兩個獨立的CPU或控制器同時異步地訪問存儲單元，特別適合異步處理器之間的異步高速通信；雙口 RAM的存儲空間大小和數(shù)據(jù)地址位數(shù)均采用參數(shù)化設計，使得雙口 RAM的存儲空間大小可根據(jù)實際應用需要進行調(diào)整，增加了串口使用的靈活性和通用性。優(yōu)選地，串口在接收數(shù)據(jù)時，理想的采樣點是在數(shù)據(jù)位的中間；為了對串行數(shù)據(jù)位進行精確采樣，可對數(shù)據(jù)位時間進行分段，分段數(shù)越大，則采樣點越靠近中間點，但同時也增加了系統(tǒng)的開銷；本設計中采用了 16倍時間分段。優(yōu)選地，串口發(fā)送器采用雙口 RAM與視頻圖像處理部分對接，視頻圖像處理部分將并行數(shù)據(jù)發(fā)送到雙口 RAM中然后，在發(fā)送控制信號即視頻場同步信號的控制下，由串口發(fā)送器將雙口 RAM中的并行數(shù)據(jù)讀出來，并轉(zhuǎn)為串行數(shù)據(jù)發(fā)送出去。優(yōu)選地，串口接收器采用雙口 RAM與視頻圖像處理部分對接，接收器將接收到的串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)并將其存儲到雙口 RAM中。視頻圖像處理部分在進行數(shù)據(jù)處理時則可根據(jù)雙口 RAM的控制端口將并行數(shù)據(jù)讀出并進行處理，其讀出數(shù)據(jù)過程與在發(fā)送器中寫數(shù)據(jù)過程類似。本發(fā)明的有益效果1)通過對處理的視頻數(shù)據(jù)轉(zhuǎn)換能夠在傳輸過程中保證數(shù)據(jù)傳輸?shù)目煽啃裕赏獠康拇袀鬏斵D(zhuǎn)換到系統(tǒng)內(nèi)部的并行傳輸，有效提高了視頻數(shù)據(jù)的處理速度；2)在此設計中把要發(fā)送的數(shù)據(jù)和接受的數(shù)據(jù)分開處理并用雙口 RAM有效縮短了處理器處理數(shù)據(jù)的時間，提高了處理器處理視頻數(shù)據(jù)的速度，從而保證了實時性傳輸?shù)囊蟆?br>

為了更清楚地說明本發(fā)明實施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實施例，對于本領域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其它的附圖。圖1是本發(fā)明的視頻圖像處理器的總體結(jié)構(gòu)圖；圖2是本發(fā)明的視頻圖像處理器中波特率發(fā)生器模塊的結(jié)構(gòu)圖；圖3是本發(fā)明的視頻圖像處理器中帶雙口 RAM的發(fā)送器模塊的結(jié)構(gòu)圖；圖4是本發(fā)明的視頻圖像處理器中帶雙口 RAM接收器模塊的結(jié)構(gòu)圖。
具體實施例方式下面將結(jié)合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術(shù)方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例?；诒景l(fā)明中的實施例，本領域普通技術(shù)人員在沒有作出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。本發(fā)明的目的是在FPGA上實現(xiàn)視頻圖像處理器分系統(tǒng)與系統(tǒng)之間的數(shù)據(jù)串行通信設計，基于一種視頻圖像處理器，通過改變信號傳輸方式和設計參數(shù)，實現(xiàn)視頻圖形處理的實時性要求，提供給用戶更加可靠的系統(tǒng)通信。一種視頻圖像處理器，總體結(jié)構(gòu)如圖1所示，包括雙接口 RAM接收器、波特率發(fā)生器、雙口 RAM發(fā)送器。該視頻圖像處理器在FPGA上實現(xiàn)視頻圖像處理器分系統(tǒng)與系統(tǒng)之間的數(shù)據(jù)串行通信，采用UART串行數(shù)據(jù)傳輸協(xié)議，通信的傳輸波特率、FPGA系統(tǒng)時鐘頻率均采用參數(shù)化設計，可滿足不同系統(tǒng)主頻和傳輸波特率要求。分系統(tǒng)發(fā)送接收有幀頭、幀尾， 用來判斷數(shù)據(jù)接收的正確性。數(shù)據(jù)格式為一個起始位低電平0，8個數(shù)據(jù)位數(shù)，一個停止位高電平1，一個數(shù)據(jù)串為10位。為解決串口與視頻圖像部分的異步通信問題，采用了在FPGA上產(chǎn)生雙口 RAM實現(xiàn)串口與視頻圖像處理部分的對接。雙口 RAM就是存儲數(shù)據(jù)共享的存儲器，配備兩套獨立的地址、數(shù)據(jù)和控制線，允許兩個獨立的CPU或控制器同時異步地訪問存儲單元，特別適合異步處理器之間的異步高速通信。雙口 RAM的存儲空間大小和數(shù)據(jù)地址位數(shù)均采用參數(shù)化設計，使得雙口 RAM的存儲空間大小可根據(jù)實際應用需要進行調(diào)整，增加了串口使用的靈活性和通用性。在視頻圖像處理中，為滿足實時性要求，一次圖像處理在一場圖像時間中完成， 故可用視頻場同步信號作為串口發(fā)送器發(fā)送控制信號。PAL電視制式規(guī)定，場掃描頻率為 50Hz，一幀圖像分為奇數(shù)場和偶數(shù)場。波特率發(fā)生器設計如圖2所示rst_n 系統(tǒng)復位信號elk 系統(tǒng)時鐘頻率clk_16x 輸出波特率(傳輸波特率時鐘頻率的16倍)串口在接收數(shù)據(jù)時，理想的采樣點是在數(shù)據(jù)位的中間。為了對串行數(shù)據(jù)位進行精確采樣，可對數(shù)據(jù)位時間進行分段，分段數(shù)越大，則采樣點越靠近中間點，但同時也增加了系統(tǒng)的開銷。在設計應用中，采用了 16倍時間分段。串口的接收和發(fā)送是按照相同的波特率進行的，波特率發(fā)生器產(chǎn)生的時鐘頻率不是波特率時鐘頻率，而是波特率時鐘頻率的16倍(即一個傳輸位的寬度為16個clk_16x 時鐘周期)?？梢愿鶕?jù)給定的系統(tǒng)時鐘頻率和要求的波特率算出波特率計數(shù)值。假設系統(tǒng)時鐘頻率為40MHz，要求的傳輸波特率為115 200b/s，則可產(chǎn)生Counter = (Clk_fequency/ (2*16*Baud_rate)) _1，即對elk計數(shù)到Counter時對clk_16x進行翻轉(zhuǎn)一次。在程序設計中，采用參數(shù)化設計，可根據(jù)應用要求改變波特率大小。parameter Clk_frequency = 40000000，// 系統(tǒng)時鐘頻率 40MHzBaud_rate = 115200，// 要求傳輸波特率值 115 200b/s
Counter = (Clk_frequency/(2*16*Baud_rate))_1， Width = 7 ;// 能夠存儲 Counter值的二進制形式所需的位數(shù)。帶雙口 RAM的發(fā)送器模塊如圖3所示Data_out 串行輸出Vs 發(fā)送控制信號(視頻場同步信號)Cs 雙口 RAM的片選信號Wren 雙口 RAM的寫使能信號Addr 雙口 RAM的地址線Data 雙口 RAM的數(shù)據(jù)線串口發(fā)送器采用雙口 RAM與視頻圖像處理部分對接，視頻圖像處理部分將并行數(shù)據(jù)發(fā)送到雙口 RAM中然后，在發(fā)送控制信號(視頻場同步信號)的控制下，由串口發(fā)送器將雙口 RAM中的并行數(shù)據(jù)讀出來，并轉(zhuǎn)為串行數(shù)據(jù)發(fā)送出去。為簡化串口發(fā)送器對雙口 RAM的控制，采用了將雙口 RAM和發(fā)送器做到一個模塊中的方式。因此，對發(fā)送器而言，雙口 RAM就相當于一個內(nèi)部存儲器，可以直接對其進行讀寫操作，而不需要額外的存儲器控制端口和數(shù)據(jù)傳輸接口。發(fā)送器從發(fā)送控制信號(場同步信號)Vs到來開始，隔16個clk_16x周期輸出1 位數(shù)據(jù)，順序為1位起始位，8位數(shù)據(jù)位和1位停止位，數(shù)據(jù)位為從低位到高位發(fā)送形式。發(fā)送器采用狀態(tài)機風格進行描述，共分為5個狀態(tài)空閑狀態(tài)SO、開始狀態(tài)Si、等待狀態(tài)S2、 移位狀態(tài)S3、停止狀態(tài)S4。在狀態(tài)機轉(zhuǎn)換過程中，需要一位寄存器變量來判斷要發(fā)送的數(shù)據(jù)是否已發(fā)送完， 以確保一個場同步信號只對雙口 RAM中的number字節(jié)數(shù)據(jù)發(fā)送一遍。系統(tǒng)一旦復位，發(fā)送器就進入SO狀態(tài)，同時對一位寬寄存器型變量num置0?？臻e狀態(tài)SO 在此狀態(tài)完成初始化工作，即對所要用到的寄存器賦初值(包括雙口 RAM的數(shù)據(jù)讀出地址addr_Cnt清0)，且將串行輸出Data_0ut置為高電平。當Vs有效 (場同步期間)且num== 0成立時，進入Sl狀態(tài)。在Vs無效期間，將num置0，且繼續(xù)在 SO狀態(tài)。開始狀態(tài)Sl 給出起始位低電平0，即將Data_0ut置0，同時將當前addr_Cnt地址的數(shù)據(jù)從雙口 RAM中讀出并存入發(fā)送移位寄存器Shift_reg，系統(tǒng)進入S2狀態(tài)。等待狀態(tài)S2:在此狀態(tài)，每次等待16個clk_16x，即保證每位的寬度位16個 clk_16x時鐘周期，包括起始位等待在內(nèi)，要等待9次，其中，數(shù)據(jù)位等待為8次。若等待次數(shù)在9次以內(nèi)，則轉(zhuǎn)入S3狀態(tài)，否則，轉(zhuǎn)入S4狀態(tài)。移位狀態(tài)S3 將shift_reg
賦給Data_0ut，同時實現(xiàn)從高位到低位移位。進入 S2狀態(tài)。停止狀態(tài)S4 給出停止位高電平1，即將Data_0ut置為高電平，且計滿16個 clk_16x。然后，判斷是否已將memory [number-l:0]中的number個字節(jié)的數(shù)據(jù)都輸出，若沒有，就轉(zhuǎn)入Sl狀態(tài)繼續(xù)輸出，否則，就進入SO空閑狀態(tài)，同時將num置1。 帶雙口 RAM的接收器模塊如圖4所示Data_in 串行輸入Cs_rd雙口 RAM的片選信號
Rd雙口 RAM的讀使能信號addr_rd 雙口 RAM 的地址線Data_rd 雙口 RAM 的數(shù)據(jù)線串口接收器采用雙口 RAM與視頻圖像處理部分對接，接收器將接收到的串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)并將其存儲到雙口 RAM中。視頻圖像處理部分在進行數(shù)據(jù)處理時則可根據(jù)雙口 RAM的控制端口將并行數(shù)據(jù)讀出并進行處理，其讀出數(shù)據(jù)過程與在發(fā)送器中寫數(shù)據(jù)過程類似。在接收一個串行數(shù)據(jù)幀的起始位時，是由邏輯轉(zhuǎn)為邏輯0來判斷的。為了避免毛刺(周期很短)的影響，能夠得到正確的起始位信號，必須要求接收到的起始位至少有1/4 都是屬于邏輯0才可認定接收到的是起始位。因為波特率發(fā)生器產(chǎn)生的時鐘頻率為接收串行數(shù)據(jù)波特率的16倍，所以計數(shù)4次就可以去除毛刺的影響。接收器采用狀態(tài)機風格進行描述，共分為5個狀態(tài)開始狀態(tài)SO、延遲狀態(tài)Si、等待狀態(tài)S2、移位狀態(tài)S3、停止狀態(tài)S4。系統(tǒng)復位后，對所要用到的寄存器初始化，進入SO狀態(tài)。開始狀態(tài)SO 如果串口輸入Datajn為0且維持4個clk_16x，就判斷起始位信號 (低電平)到來，進入Sl狀態(tài)。延遲狀態(tài)Sl 計數(shù)4次clk_16x，再加上SO狀態(tài)已經(jīng)計數(shù)的4次，共8次。因為接收器采用的時鐘clk_16x為波特率的16倍，所以一個串行位有16個clk_16x時鐘周期，則計數(shù)8次可以保證采樣點在起始位電平的中間。進入S2狀態(tài)。等待狀態(tài)S2 計數(shù)16次clk_16x，即采樣點在下一個串行位的中間。然后，判斷是否已經(jīng)移位了 8次，若沒有，則轉(zhuǎn)入S3狀態(tài)；否則，轉(zhuǎn)入S4狀態(tài)。移位狀態(tài)S3 將串行輸入Datajn賦給內(nèi)部移位寄存器的最高位shift_regl [7]，同時實現(xiàn)shift_regl從高位向低位移位一次。進入S2狀態(tài)。停止狀態(tài)S4 將shift_reg存到雙口 RAM中。判斷是否已將需要接收的數(shù)據(jù)個數(shù)接收完，若沒有，則在雙口 RAM中的存儲地址自動累加，否則，雙口 RAM 中的存儲地址清0。進入SO狀態(tài)。在本發(fā)明中還可以通過在處理器系統(tǒng)中加入雙處理器分開對傳送來的數(shù)據(jù)進行處理，處理后的數(shù)據(jù)送入緩存進行下一步處理，從而加快了對視頻數(shù)據(jù)的處理速度。以上對本發(fā)明實施例所提供的一種視頻圖像處理器進行了詳細介紹，本文中應用了具體個例對本發(fā)明的原理及實施方式進行了闡述，以上實施例的說明只是用于幫助理解本發(fā)明的方法及其核心思想；同時，對于本領域的一般技術(shù)人員，依據(jù)本發(fā)明的思想，在具體實施方式
及應用范圍上均會有改變之處，綜上所述，本說明書內(nèi)容不應理解為對本發(fā)明的限制。
權(quán)利要求
1.一種視頻圖像處理器，其特征在于，包括雙接口 RAM接收器、波特率發(fā)生器、雙口 RAM 發(fā)送器；該視頻圖像處理器在FPGA上實現(xiàn)視頻圖像處理器分系統(tǒng)與系統(tǒng)之間的數(shù)據(jù)串行通信，采用UART串行數(shù)據(jù)傳輸協(xié)議，通信的傳輸波特率、FPGA系統(tǒng)時鐘頻率均采用參數(shù)化設計，可滿足不同系統(tǒng)主頻和傳輸波特率要求。
2.如權(quán)利要求1所述的視頻圖像處理器，其特征在于，分系統(tǒng)發(fā)送接收有幀頭、幀尾， 用來判斷數(shù)據(jù)接收的正確性；數(shù)據(jù)格式為一個起始位低電平0，8個數(shù)據(jù)位數(shù)，一個停止位高電平1，一個數(shù)據(jù)串為10位。
3.如權(quán)利要求1所述的視頻圖像處理器，其特征在于，為解決串口與視頻圖像部分的異步通信問題，采用了在FPGA上產(chǎn)生雙口 RAM實現(xiàn)串口與視頻圖像處理部分的對接；雙口 RAM就是存儲數(shù)據(jù)共享的存儲器，配備兩套獨立的地址、數(shù)據(jù)和控制線，允許兩個獨立的 CPU或控制器同時異步地訪問存儲單元，特別適合異步處理器之間的異步高速通信；雙口 RAM的存儲空間大小和數(shù)據(jù)地址位數(shù)均采用參數(shù)化設計，使得雙口 RAM的存儲空間大小可根據(jù)實際應用需要進行調(diào)整，增加了串口使用的靈活性和通用性。
4.如權(quán)利要求1所述的視頻圖像處理器，其特征在于，串口在接收數(shù)據(jù)時，理想的采樣點是在數(shù)據(jù)位的中間；為了對串行數(shù)據(jù)位進行精確采樣，可對數(shù)據(jù)位時間進行分段，分段數(shù)越大，則采樣點越靠近中間點，但同時也增加了系統(tǒng)的開銷；本設計中采用了 16倍時間分段。
5.如權(quán)利要求1所述的視頻圖像處理器，其特征在于，串口發(fā)送器采用雙口RAM與視頻圖像處理部分對接，視頻圖像處理部分將并行數(shù)據(jù)發(fā)送到雙口 RAM中然后，在發(fā)送控制信號即視頻場同步信號的控制下，由串口發(fā)送器將雙口 RAM中的并行數(shù)據(jù)讀出來，并轉(zhuǎn)為串行數(shù)據(jù)發(fā)送出去。
6.如權(quán)利要求1所述的視頻圖像處理器，其特征在于，串口接收器采用雙口RAM與視頻圖像處理部分對接，接收器將接收到的串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)并將其存儲到雙口 RAM 中。視頻圖像處理部分在進行數(shù)據(jù)處理時則可根據(jù)雙口 RAM的控制端口將并行數(shù)據(jù)讀出并進行處理，其讀出數(shù)據(jù)過程與在發(fā)送器中寫數(shù)據(jù)過程類似。
全文摘要
本發(fā)明實施例公開了一種視頻圖像處理器，包括雙接口RAM接收器、波特率發(fā)生器、雙口RAM發(fā)送器。該視頻圖像處理器在FPGA上實現(xiàn)視頻圖像處理器分系統(tǒng)與系統(tǒng)之間的數(shù)據(jù)串行通信，采用UART串行數(shù)據(jù)傳輸協(xié)議，通信的傳輸波特率、FPGA系統(tǒng)時鐘頻率均采用參數(shù)化設計，可滿足不同系統(tǒng)主頻和傳輸波特率要求。采用本發(fā)明中把要發(fā)送的數(shù)據(jù)和接受的數(shù)據(jù)分開處理并用雙口RAM有效縮短了處理器處理數(shù)據(jù)的時間，提高了處理器處理視頻數(shù)據(jù)的速度，從而保證了實時性傳輸?shù)囊蟆?br> 文檔編號H04N5/14GK102263884SQ20111021175
公開日2011年11月30日 申請日期2011年7月27日 優(yōu)先權(quán)日2011年7月27日
發(fā)明者王佳, 王若梅, 陳湘萍 申請人:中山大學