專利名稱：一種本地總線橋接和數(shù)據(jù)傳輸?shù)姆椒?br> 技術(shù)領(lǐng)域：
本發(fā)明涉及通訊設(shè)備的總線橋接和數(shù)據(jù)傳輸技術(shù)，特別涉及一種本地總線橋接和數(shù)據(jù)傳輸?shù)姆椒ê脱b置。
背景技術(shù)：
隨著技術(shù)的發(fā)展，并行接口已經(jīng)被高速串行鏈接或 SerDes (krializer-Deserializer，串行器-解串器)取代，越來越多的可編程邏輯器件帶有義勸⑶，SerDes由負(fù)責(zé)串行信號傳輸?shù)碾姎鈮K以及時(shí)鐘的發(fā)生/恢復(fù)的物理介質(zhì)相關(guān)子層、負(fù)責(zé)串化/解串化的物理媒介附加子層、負(fù)責(zé)數(shù)據(jù)流的編碼/解碼的物理編碼子層組成，是一種時(shí)分多路復(fù)用、點(diǎn)對點(diǎn)的串行通信技術(shù)，即在發(fā)送端多路并行信號被編碼轉(zhuǎn)換成高速串行信號，經(jīng)過光纜或銅線等傳輸介質(zhì)，最后在接收端高速串行信號重新解碼轉(zhuǎn)換成并行信號。^rDes的高速串行接口采用差分信號傳輸，具有抗干擾能力；同時(shí)采用時(shí)鐘和數(shù)據(jù)恢復(fù)技術(shù)代替同時(shí)傳輸數(shù)據(jù)和時(shí)鐘，使用^rDes能有效地提高系統(tǒng)傳輸帶寬，同時(shí)也顯著地減少所需的傳輸信道和器件引腳數(shù)目，降低了 PCB布線難度。然而，在某類系統(tǒng)設(shè)備中，主控板含有CPU (Central Processing Unit，中央處理單元)，通過本地總線對整個(gè)系統(tǒng)進(jìn)行管理配置，接口板不含有CPU單元，主要由外圍設(shè)備組成，當(dāng)CPU通過本地總線對接口板的外圍設(shè)備進(jìn)行訪問時(shí)，主控板先對本地總線信號譯碼，再將譯碼后的信息傳送給接口板，完成對外圍設(shè)備的監(jiān)控，也可以將本地總線直接跨接在兩板之間進(jìn)行傳輸。當(dāng)接口板的外圍器件數(shù)目多、接口電平和傳輸速率各不相同時(shí)，主控板和接口板之間采用連接器的管腳數(shù)量就需要很多，這些信號之間容易互相干擾，這就增加了整個(gè)系統(tǒng)設(shè)計(jì)的復(fù)雜度，也增加了硬件成本。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種本地總線橋接和數(shù)據(jù)傳輸?shù)姆椒ê脱b置，用于解決主控板與接口板的高速連接問題。根據(jù)本發(fā)明的一個(gè)方面，提供了一種本地總線橋接和數(shù)據(jù)傳輸?shù)姆椒ǎㄒ韵虏襟E主控板的CPU通過本地總線把訪問信息發(fā)送至主控板的第一可編程邏輯單元；第一可編程邏輯單元對本地總線進(jìn)行下行VLB (Virtual Local Bus Frame，虛擬總線幀)的組幀、編碼和并串轉(zhuǎn)換得到下行數(shù)據(jù)，并通過主控板的第一端口把下行數(shù)據(jù)發(fā)送至接口板；接口板的第二可編程邏輯單元通過接口板的第二端口接收下行數(shù)據(jù)；第二可編程邏輯單元對下行數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換、解碼和拆幀后恢復(fù)出本地總線， 通過擴(kuò)展總線對外圍設(shè)備進(jìn)行訪問，并對訪問結(jié)果進(jìn)行上行VLB組幀返回給主控板。優(yōu)選的，第一可編程邏輯單元對本地總線進(jìn)行下行VLB組幀、編碼和并串轉(zhuǎn)換得到下行數(shù)據(jù)，包括
第一可編程邏輯單元的下行組幀模塊對本地總線的地址、數(shù)據(jù)以及控制信號進(jìn)行下行VLB組幀，得到下行VLB幀數(shù)據(jù)；第一可編程邏輯單元的第一串行器-解串器對所述下行VLB幀數(shù)據(jù)進(jìn)行編碼和并串轉(zhuǎn)換，得到下行數(shù)據(jù)。優(yōu)選的，第二可編程邏輯單元對下行數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換、解碼和拆幀后恢復(fù)出本地總線的地址、數(shù)據(jù)以及控制信號，通過擴(kuò)展總線對外圍設(shè)備進(jìn)行訪問，包括第二可編程邏輯單元的第二串行器-解串器對下行數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換和解碼后再輸入給第二可編程邏輯單元的下行拆幀模塊進(jìn)行拆幀，恢復(fù)出本地總線的地址、數(shù)據(jù)以及控制信號；下行拆幀模塊根據(jù)本地總線的地址、數(shù)據(jù)以及控制信號通過擴(kuò)展總線對外圍設(shè)備進(jìn)行相應(yīng)訪問。優(yōu)選的，對訪問結(jié)果進(jìn)行上行VLB組幀返回給主控板，包括接口板的第二可編程邏輯單元對訪問結(jié)果進(jìn)行上行VLB組幀、編碼和并串轉(zhuǎn)換， 得到上行數(shù)據(jù)，并通過接口板的第二端口把上行數(shù)據(jù)發(fā)送至主控板；主控板的第一可編程邏輯單元通過主控板的第一端口接收上行數(shù)據(jù)；第一可編程邏輯單元對上行數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換、解碼和拆幀后恢復(fù)出訪問結(jié)果， 并通過本地總線通知CPU讀取訪問結(jié)果。優(yōu)選的，第二可編程邏輯單元對訪問結(jié)果進(jìn)行上行VLB組幀、編碼和并串轉(zhuǎn)換，得到上行數(shù)據(jù)，包括第二可編程邏輯單元的上行組幀模塊對訪問結(jié)果進(jìn)行上行VLB組幀，得到上行 VLB幀數(shù)據(jù)；第二可編程邏輯單元的第二串行器-解串器對上行VLB幀數(shù)據(jù)進(jìn)行編碼和并串轉(zhuǎn)換，得到上行數(shù)據(jù)。優(yōu)選的，第一可編程邏輯單元對上行數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換、解碼和拆幀后恢復(fù)出訪問結(jié)果，并通過本地總線通知CPU讀取訪問結(jié)果，包括第一可編程邏輯單元的第一串行器-解串器對上行數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換和解碼后再輸入給第一可編程邏輯單元的上行拆幀模塊進(jìn)行拆幀，恢復(fù)出訪問結(jié)果；上行拆幀模塊通過本地總線通知CPU讀取訪問結(jié)果。根據(jù)本發(fā)明的另一方面，提供了一種本地總線橋接和數(shù)據(jù)傳輸?shù)难b置，包括中央處理單元，通過本地總線發(fā)送訪問信息；第一可編程邏輯單元，通過本地總線與中央處理單元CPU相連，用于對本地總線進(jìn)行下行VLB組幀、編碼和并串轉(zhuǎn)換，得到下行數(shù)據(jù)；第一端口，與第一可編程邏輯單元相連，用于把下行數(shù)據(jù)發(fā)送至接口板；第二端口，用于接收下行數(shù)據(jù)；第二可編程邏輯單元，與第二端口相連，用于對下行數(shù)據(jù)進(jìn)行拆幀，再通過擴(kuò)展總線對外圍設(shè)備進(jìn)行訪問，并對訪問結(jié)果進(jìn)行上行VLB組幀返回給主控板；外圍設(shè)備，通過擴(kuò)展總線與第二可編程邏輯單元相連。優(yōu)選的，第二可編程邏輯單元還用于對訪問結(jié)果進(jìn)行上行VLB組幀、編碼和并串轉(zhuǎn)換，得到上行數(shù)據(jù)；第二端口還用于把上行數(shù)據(jù)發(fā)送至主用板；第一端口還用于接收上行數(shù)據(jù)并發(fā)送至所述第一可編程邏輯單元；第一可編程邏輯單元還用于對上行數(shù)據(jù)進(jìn)行并串轉(zhuǎn)換、解碼和拆幀并恢復(fù)出訪問結(jié)果，并通過本地總線通知CPU讀取。優(yōu)選的，第一可編程邏輯單元包括下行組幀模塊，通過本地總線與CPU相連，用于對本地總線的地址、數(shù)據(jù)以及控制信號進(jìn)行下行VLB組幀，得到下行VLB幀數(shù)據(jù)；第一串行器-解串器，與下行組幀模塊和第一端口相連，用于對下行VLB幀數(shù)據(jù)進(jìn)行編碼和并串轉(zhuǎn)換，得到下行數(shù)據(jù)，還用于對所述上行數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換和解碼；上行拆幀模塊，與第一串行器-解串器相連，并通過本地總線與CPU相連，用于對第一串行器-解串器發(fā)出的解碼后的上行數(shù)據(jù)進(jìn)行拆幀。優(yōu)選的，第二可編程邏輯單元包括第二串行器-解串器，與第二端口相連，用于對下行數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換和解碼；下行拆幀模塊，與第二串行器-解串器相連，并通過擴(kuò)展總線與外圍設(shè)備相連，用于對解碼后的下行數(shù)據(jù)進(jìn)行拆幀，恢復(fù)出本地總線的地址、數(shù)據(jù)以及控制信號，通過擴(kuò)展總線對外圍設(shè)備進(jìn)行訪問；上行組幀模塊，與第二串行器-解串器相連，并通過擴(kuò)展總線與外圍設(shè)備相連，用于對訪問結(jié)果進(jìn)行上行VLB組幀，得到上行VLB幀數(shù)據(jù)；其中，第二串行器-解串器還用于對上行VLB幀數(shù)據(jù)進(jìn)行編碼和并串轉(zhuǎn)換。與現(xiàn)有技術(shù)相比較，本發(fā)明的有益效果在于本發(fā)明把本地總線的地址、數(shù)據(jù)以及控制信號通過串行器-解串器傳輸，實(shí)現(xiàn)了主控板與接口板的高速連接。


圖1是本發(fā)明提供的本地總線橋接和數(shù)據(jù)傳輸?shù)姆椒鞒淌疽鈭D；圖2是本發(fā)明提供的本地總線橋接和數(shù)據(jù)傳輸?shù)难b置結(jié)構(gòu)示意圖；圖3是本發(fā)明實(shí)施例提供的組幀結(jié)構(gòu)圖。
具體實(shí)施例方式以下結(jié)合附圖對本發(fā)明的優(yōu)選實(shí)施例進(jìn)行詳細(xì)說明，應(yīng)當(dāng)理解，以下所說明的優(yōu)選實(shí)施例僅用于說明和解釋本發(fā)明，并不用于限定本發(fā)明。圖1顯示了本發(fā)明提供的本地總線橋接和數(shù)據(jù)傳輸?shù)姆椒鞒淌疽?，如圖1所示步驟S101，主控板的CPU通過本地總線把訪問信息發(fā)送至主控板的第一可編程邏
輯單元。步驟S102，第一可編程邏輯單元對本地總線進(jìn)行下行VLB組幀、編碼和并串轉(zhuǎn)換， 得到下行數(shù)據(jù)，并通過主控板的第一端口把下行數(shù)據(jù)發(fā)送至接口板。其中，第一可編程邏輯單元的下行組幀模塊對本地總線的地址、數(shù)據(jù)以及控制信號進(jìn)行下行VLB組幀，得到下行VLB幀數(shù)據(jù)，第一可編程邏輯單元的第一串行器-解串器對下行VLB幀數(shù)據(jù)進(jìn)行編碼和并串轉(zhuǎn)換，得到下行數(shù)據(jù)。步驟S103，接口板的第二可編程邏輯單元通過接口板的第二端口接收下行數(shù)據(jù)；步驟S104，第二可編程邏輯單元對下行數(shù)據(jù)進(jìn)行拆幀后恢復(fù)出本地總線，通過擴(kuò)展總線對外圍設(shè)備進(jìn)行訪問，并對訪問結(jié)果進(jìn)行VLB上行組幀返回給主控板。其中，第二可編程邏輯單元的第二串行器-解串器對下行數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換和解碼后再輸入給第二可編程邏輯單元的下行拆幀模塊進(jìn)行拆幀，恢復(fù)出本地總線的地址、數(shù)據(jù)以及控制信號，下行拆幀模塊根據(jù)本地總線的地址、數(shù)據(jù)以及控制信號通過擴(kuò)展總線對外圍設(shè)備進(jìn)行訪問。第二可編程邏輯單元對訪問結(jié)果進(jìn)行上行VLB組幀、編碼和并串轉(zhuǎn)換，得到上行數(shù)據(jù)，并通過接口板的第二端口把上行數(shù)據(jù)發(fā)送至主控板；主控板的第一可編程邏輯單元通過主控板的第一端口接收上行數(shù)據(jù)；第一可編程邏輯單元對上行數(shù)據(jù)進(jìn)行拆幀后恢復(fù)出訪問結(jié)果，并通過本地總線通知CPU讀取訪問結(jié)果。其中，第二可編程邏輯單元的對訪問結(jié)果進(jìn)行上行VLB組幀，得到上行VLB幀數(shù)據(jù)，第二可編程邏輯單元的第二串行器-解串器對上行VLB幀數(shù)據(jù)進(jìn)行編碼和并串轉(zhuǎn)換，得到上行數(shù)據(jù)。第一可編程邏輯單元的第一串行器-解串器對上行數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換和解碼后再輸入給第一可編程邏輯單元的上行拆幀模塊進(jìn)行拆幀，恢復(fù)出訪問結(jié)果，上行拆幀模塊通過本地總線通知CPU讀取訪問結(jié)果。圖2顯示了本發(fā)明提供的本地總線橋接和數(shù)據(jù)傳輸?shù)难b置結(jié)構(gòu)示意，如圖2所示， 主控板包括中央處理單元CPU、第一可編程邏輯單元和第一端口，接口板包括第二端口、第二可編程邏輯單元和外圍器件。第一可編程邏輯單元包括下行組幀模塊、上行拆幀模塊和第一串行器-解串器^rDes模塊，第二可編程邏輯單元包括第二 krDes模塊、下行拆幀模塊和上行組幀模塊。其中，第一可編程邏輯單元通過本地總線與CPU相連，第一端口與第一可編程邏輯單元相連，第二可編程邏輯單元通過擴(kuò)展總線與外圍器件相連，第二端口與第二可編程邏輯單元相連。第一可編程邏輯單元的下行組幀模塊和上行拆幀模塊通過本地總線與CPU相連并連接至第一可編程邏輯單元的第一 krDes模塊，第一端口與第一可編程邏輯單元的第一 krDes模塊相連。第二可編程邏輯單元的下行拆幀模塊和上行組幀模塊通過擴(kuò)展總線與外圍器件相連并連接至第二可編程邏輯單元的第二 ^rDes模塊，第二端口與第二可編程邏輯單元的第二 ^rDes模塊相連。采用本發(fā)明本地總線橋接和數(shù)據(jù)傳輸?shù)难b置，主控板的CPU對接口板的外圍設(shè)備進(jìn)行寫操作數(shù)據(jù)傳輸方法如下CPU把本地總線的訪問信息送入第一可編程邏輯單元，第一可編程邏輯單元的下行組幀模塊對本地總線的地址、數(shù)據(jù)以及控制信號進(jìn)行下行VLB組幀，得到下行VLB幀數(shù)據(jù)，第一 krDes模塊對下行VLB幀數(shù)據(jù)進(jìn)行編碼和并串轉(zhuǎn)換，得到下行數(shù)據(jù)并發(fā)送至第一端口，第一端口把下行數(shù)據(jù)通過傳輸介質(zhì)發(fā)送至接口板。接口板的第二端口接收下行數(shù)據(jù)并送入第二可編程邏輯單元，第二可編程邏輯單元的第模塊對下行數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換和解碼，輸出并行的下行VLB幀數(shù)據(jù)至下行拆幀模塊，下行拆幀模塊對解碼后并行的下行VLB幀數(shù)據(jù)進(jìn)行拆幀，恢復(fù)出本地總線的地址、數(shù)據(jù)以及控制信號，把得到的本地總線的地址、數(shù)據(jù)以及控制信號轉(zhuǎn)換到擴(kuò)展總線上，實(shí)現(xiàn)對外圍設(shè)備的訪問。采用本發(fā)明本地總線橋接和數(shù)據(jù)傳輸?shù)难b置，主控板的CPU對接口板的外圍設(shè)備進(jìn)行讀操作數(shù)據(jù)或?qū)懖僮鲾?shù)據(jù)的反饋結(jié)果的傳輸方法如下主控板通過主控板的CPU對接口板的外圍設(shè)備進(jìn)行寫操作數(shù)據(jù)傳輸方法把讀操作的命令和地址發(fā)送給外圍設(shè)備，在第二可編程邏輯單元的下行拆幀模塊處理讀操作時(shí)，得知主控板需要對外圍設(shè)備進(jìn)行讀操作，則把地址保存下來，外圍設(shè)備把需要傳輸給主控板的讀數(shù)據(jù)傳送到擴(kuò)展總線上并發(fā)送至第二可編程邏輯單元，第二可編程邏輯單元的上行組幀模塊對讀數(shù)據(jù)和保存的地址進(jìn)行VLB組幀，若為寫操作，則第二可編程邏輯單元直接把主控板傳送的數(shù)據(jù)和地址進(jìn)行組幀。VLB組幀后，得到上行VLB幀數(shù)據(jù)并發(fā)送至第二可編程邏輯單元的第二 ^rDes模塊，第二 krDes模塊對上行VLB幀數(shù)據(jù)進(jìn)行編碼和并串轉(zhuǎn)換得到上行數(shù)據(jù)并發(fā)送至第二端口，第二端口把上行數(shù)據(jù)通過傳輸介質(zhì)發(fā)送至主控板，主控板的第一端口接收上行數(shù)據(jù)并送入第一可編程邏輯單元，第一可編程邏輯單元的第一 SerDes模塊對上行數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換和解碼，輸出解碼后并行的上行VLB幀數(shù)據(jù)至下行拆幀模塊，下行拆幀模塊對解碼后并行的VLB幀數(shù)據(jù)進(jìn)行拆幀后，通知CPU讀取數(shù)據(jù)。其中，VLB幀不僅可以傳輸本地總線，也可以同時(shí)傳輸其他數(shù)據(jù)，例如DIO ((Direct hput/Output，直接輸入/輸出)數(shù)據(jù)，VLB幀的傳輸速率根據(jù)傳輸內(nèi)容的總流量來確定。圖3顯示了本發(fā)明實(shí)施例提供的組幀結(jié)構(gòu)，如圖3所示，VLB幀結(jié)構(gòu)包括幀頭segl 字段、訪問方式seg2字段、總線地址seg3字段、總線數(shù)據(jù)seg4字段、DIO數(shù)據(jù)seg5字段和 CRC(Cyclic Redundancy Check，循環(huán)冗余校驗(yàn)碼)校驗(yàn)seg6字段共六個(gè)字段。其中，segl 字段用來幀同步，seg3和seg4分別是本地總線的總線地址和總線數(shù)據(jù)，seg2字段由Sbit 有效位組成，根據(jù)CPU訪問方式將seg2字段定義如下十六進(jìn)制00為寫操作、十六進(jìn)制01 為讀操作、其他數(shù)值表示為空閑地址idle addresss操作，當(dāng)seg2字段為idle address操作時(shí)，擴(kuò)展總線不響應(yīng)讀寫操作，DIO字段的操作不受idle address約束，seg5字段用來傳送DIO數(shù)據(jù)，seg6字段對VLB幀進(jìn)行校驗(yàn)，校驗(yàn)不通過的表示該VLB幀為無效幀。下面通過一個(gè)具體實(shí)施例，對本發(fā)明本地總線橋接和數(shù)據(jù)傳輸?shù)姆椒ㄟM(jìn)行詳細(xì)說明。本實(shí)施例中的第一 krDes模塊和第二 krDes模塊按照8B/10B編碼進(jìn)行轉(zhuǎn)換，要求輸入數(shù)據(jù)位寬為8bit，輸出數(shù)據(jù)位寬為lObit，因此VLB幀的每個(gè)字段數(shù)據(jù)以字節(jié)為單位，不足8bit，需要進(jìn)行填補(bǔ)。當(dāng)主控板對接口板的外圍設(shè)備進(jìn)行讀寫操作時(shí)，CPU通過本地總線將讀寫操作的目的地址和數(shù)據(jù)發(fā)送給下行組幀模塊進(jìn)行處理，在上行組幀模塊和下行組幀模塊中，都包含有兩個(gè)緩存響應(yīng)緩存和組幀緩存。下行組幀模塊的處理流程為將下行組幀模塊的響應(yīng)緩存清空后，將幀頭、訪問方式、本地總線的地址和數(shù)據(jù)、DIO數(shù)據(jù)按照VLB幀結(jié)構(gòu)依次填入響應(yīng)緩存，同時(shí)進(jìn)行CRC校驗(yàn)，最后將CRC校驗(yàn)結(jié)果寫入響應(yīng)緩存中。其中，如果主控板的本地總線不訪問接口板時(shí)， 則將seg2字段填充為idle address.當(dāng)響應(yīng)緩存中的VLB幀各字段都填充完成后，將響應(yīng)緩存中的數(shù)據(jù)存入組幀緩存中等待發(fā)送。當(dāng)上一幀VLB數(shù)據(jù)傳送完成時(shí)，第一可編程邏輯單元的第一 krDes模塊從下行組幀模塊的組幀緩存中取數(shù)據(jù)進(jìn)行8B/10B編碼和并串轉(zhuǎn)換，轉(zhuǎn)換后的高速串行的下行VLB幀數(shù)據(jù)經(jīng)過第一端口和第二端口，發(fā)送給接口板第二可編程邏輯單元的第二 ^rDes模塊。第二 krDes模塊對下行VLB幀數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換和10B/8B解碼，輸出并行數(shù)據(jù)給下行拆幀模塊，再根據(jù)幀頭位置同步到下行拆幀模塊，對解碼后的下行VLB幀數(shù)據(jù)進(jìn)行拆幀，同時(shí)進(jìn)行CRC校驗(yàn)，校驗(yàn)不通過時(shí)直接丟棄VLB幀，否則DIO數(shù)據(jù)發(fā)送到DIO端口操作；并根據(jù)seg2字段的訪問方式將地址總線和數(shù)據(jù)總線傳到擴(kuò)展總線上，對外圍設(shè)備的寄存器進(jìn)行讀寫操作，同時(shí)，在上行組幀模塊中進(jìn)行上行VLB組幀。上行組幀模塊對各個(gè)訪問操作的對應(yīng)的組幀流程如下a)當(dāng)主控板對接口板進(jìn)行寫操作時(shí)，寫入寄存器同時(shí)將訪問方式、地址總線和數(shù)據(jù)總線填入上行組幀模塊的響應(yīng)緩存；b)當(dāng)主控板對接口板進(jìn)行讀操作時(shí)，將讀地址和擴(kuò)展總線返回的讀數(shù)據(jù)填入上行組幀模塊的響應(yīng)緩存；c)當(dāng)為 idle address 操作時(shí)，將 seg2 字段置為 idle address, seg3 和 seg4 字段的所有bit置為1，填入上行組幀模塊的響應(yīng)緩存。同時(shí)，將幀頭、DIO數(shù)據(jù)按照VLB幀結(jié)構(gòu)也寫入相應(yīng)的緩存位置，并進(jìn)行CRC校驗(yàn)， 將CRC校驗(yàn)結(jié)果寫入響應(yīng)緩存，當(dāng)響應(yīng)緩存中VLB幀的各字段都填充完成后，將響應(yīng)緩存的數(shù)據(jù)存入組幀緩存。當(dāng)上一幀上行VLB幀數(shù)據(jù)傳送完成時(shí)，第二 krDes模塊從上行組幀模塊的組幀緩存中讀取數(shù)據(jù)進(jìn)行8B/10B編碼和并串轉(zhuǎn)換。轉(zhuǎn)換后的高速串行的上行VLB幀數(shù)據(jù)經(jīng)第二端口和第一端口，發(fā)送給主控板第一可編程邏輯單元的第一 ^rDes模塊。第一 krDes模塊將高速串行的上行VLB幀數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換和10B/8B解碼，再根據(jù)幀頭位置同步到上行拆幀模塊，對上行VLB幀數(shù)據(jù)進(jìn)行拆幀，同時(shí)進(jìn)行CRC校驗(yàn)，校驗(yàn)不通過時(shí)直接丟棄VLB幀，否則將讀取到有效的地址和數(shù)據(jù)寫入上行拆幀模塊的緩存中， 等待CPU的接收，DIO數(shù)據(jù)發(fā)送到DIO端口操作。CPU判斷響應(yīng)緩存的地址寄存器不為idle address時(shí)，從上行拆幀模塊的緩存中讀取數(shù)據(jù)，完成寫過程校驗(yàn)或者讀過程。綜上所述，本發(fā)明具有以下技術(shù)效果本發(fā)明提供了一種通過本地總線橋接的方法實(shí)現(xiàn)主控板與接口板之間的數(shù)據(jù)傳輸，通過可編程邏輯器件對本地總線的地址、數(shù)據(jù)和控制信號進(jìn)行組幀，并利用兩個(gè)可編程器件的^rDes高速串行接口實(shí)現(xiàn)板間幀數(shù)據(jù)的傳輸，從而實(shí)現(xiàn)主控板對接口板外圍器件的控制，有效地解決了主控板與接口板之間接口連線繁多、PCB布線困難的問題，達(dá)到了降低硬件成本、提高系統(tǒng)運(yùn)行速度的效果。盡管上文對本發(fā)明進(jìn)行了詳細(xì)說明，但是本發(fā)明不限于此，本領(lǐng)域技術(shù)人員可以根據(jù)本發(fā)明的原理進(jìn)行各種修改。因此，凡按照本發(fā)明原理所作的修改，都應(yīng)當(dāng)理解為落入本發(fā)明的保護(hù)范圍。
權(quán)利要求
1.一種本地總線橋接和數(shù)據(jù)傳輸?shù)姆椒?，其特征在于，包括以下步驟主控板的中央處理單元CPU通過本地總線把訪問信息發(fā)送至主控板的第一可編程邏輯單元；所述第一可編程邏輯單元對所述本地總線進(jìn)行下行虛擬總線幀VLB組幀、編碼和并串轉(zhuǎn)換得到下行數(shù)據(jù)，并通過主控板的第一端口把所述下行數(shù)據(jù)發(fā)送至接口板；所述接口板的第二可編程邏輯單元通過接口板的第二端口接收所述下行數(shù)據(jù)；以及所述第二可編程邏輯單元對所述下行數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換、解碼和拆幀后恢復(fù)出本地總線，通過擴(kuò)展總線對外圍設(shè)備進(jìn)行訪問，并對訪問結(jié)果進(jìn)行上行VLB組幀返回給主控板。
2.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述第一可編程邏輯單元對所述本地總線進(jìn)行下行VLB組幀、編碼和并串轉(zhuǎn)換得到下行數(shù)據(jù)，包括所述第一可編程邏輯單元的下行組幀模塊對所述本地總線的地址、數(shù)據(jù)以及控制信號進(jìn)行下行VLB組幀，得到下行VLB幀數(shù)據(jù)；以及所述第一可編程邏輯單元的第一串行器-解串器對所述下行VLB幀數(shù)據(jù)進(jìn)行編碼和并串轉(zhuǎn)換，得到所述下行數(shù)據(jù)。
3.根據(jù)權(quán)利要求2所述的方法，其特征在于，所述第二可編程邏輯單元對所述下行數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換、解碼和拆幀后恢復(fù)出本地總線，通過擴(kuò)展總線對外圍設(shè)備進(jìn)行訪問，包括所述第二可編程邏輯單元的第二串行器-解串器對所述下行數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換和解碼后再輸入給所述第二可編程邏輯單元的下行拆幀模塊進(jìn)行拆幀，恢復(fù)出本地總線的地址、數(shù)據(jù)以及控制信號；以及所述下行拆幀模塊根據(jù)所述本地總線的地址、數(shù)據(jù)以及控制信號通過擴(kuò)展總線對外圍設(shè)備進(jìn)行訪問。
4.根據(jù)權(quán)利要求3所述的方法，其特征在于，所述對訪問結(jié)果進(jìn)行上行VLB組幀返回給主控板，包括接口板的第二可編程邏輯單元對訪問結(jié)果進(jìn)行上行VLB組幀、編碼和并串轉(zhuǎn)換，得到上行數(shù)據(jù)，并通過接口板的第二端口把所述上行數(shù)據(jù)發(fā)送至主控板；所述主控板的第一可編程邏輯單元通過主控板的第一端口接收所述上行數(shù)據(jù)；以及所述第一可編程邏輯單元對所述上行數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換、解碼和拆幀后恢復(fù)出訪問結(jié)果，并通過本地總線通知CPU讀取所述訪問結(jié)果。
5.根據(jù)權(quán)利要求4所述的方法，其特征在于，所述第二可編程邏輯單元對訪問結(jié)果進(jìn)行上行VLB組幀、編碼和并串轉(zhuǎn)換，得到上行數(shù)據(jù)，包括所述第二可編程邏輯單元的上行組幀模塊對所述訪問結(jié)果進(jìn)行上行VLB組幀，得到上行VLB幀數(shù)據(jù)；以及所述第二可編程邏輯單元的第二串行器-解串器對所述上行VLB幀數(shù)據(jù)進(jìn)行編碼和并串轉(zhuǎn)換，得到所述上行數(shù)據(jù)。
6.根據(jù)權(quán)利要求5所述的方法，其特征在于，所述第一可編程邏輯單元對所述上行數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換、解碼和拆幀后恢復(fù)出訪問結(jié)果，并通過本地總線通知CPU讀取訪問結(jié)果， 包括所述第一可編程邏輯單元的第一串行器-解串器對所述上行數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換和解碼后再輸入給所述第一可編程邏輯單元的上行拆幀模塊進(jìn)行拆幀，恢復(fù)出訪問結(jié)果；以及所述上行拆幀模塊通過本地總線通知CPU讀取訪問結(jié)果。
全文摘要
本發(fā)明公開了一種本地總線橋接和數(shù)據(jù)傳輸?shù)姆椒ê脱b置，該方法包括主控板的CPU通過本地總線把訪問信息發(fā)送至主控板的第一可編程邏輯單元；第一可編程邏輯單元對本地總線進(jìn)行下行VLB的組幀、編碼和并串轉(zhuǎn)換得到下行數(shù)據(jù)，并通過主控板的第一端口把下行數(shù)據(jù)發(fā)送至接口板；接口板的第二可編程邏輯單元通過接口板的第二端口接收下行數(shù)據(jù)；第二可編程邏輯單元對下行數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換、解碼和拆幀后恢復(fù)出本地總線信息，通過擴(kuò)展總線對外圍設(shè)備進(jìn)行訪問，并對訪問結(jié)果進(jìn)行上行VLB組幀返回給主控板。本發(fā)明把本地總線的地址、數(shù)據(jù)以及控制信號通過串行器-解串器傳輸，實(shí)現(xiàn)了主控板與接口板的高速連接。
文檔編號H04L12/40GK102523145SQ20111037078
公開日2012年6月27日 申請日期2011年11月21日 優(yōu)先權(quán)日2011年11月21日
發(fā)明者周恒箴 申請人:天津中興軟件有限責(zé)任公司