專利名稱：計(jì)算頻率調(diào)制信號(hào)接收信噪比的電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及數(shù)字信號(hào)傳輸領(lǐng)域，特別是涉及一種計(jì)算頻率調(diào)制信號(hào)接收信噪比的電路。
背景技術(shù)：
頻率調(diào)制如FM (調(diào)頻)、FSK (移頻健控)等是常用的信號(hào)調(diào)制方式，而信噪比的計(jì)算是各類產(chǎn)品普遍需要實(shí)現(xiàn)的功能，比如FM收音機(jī)，對(duì)講機(jī)，無(wú)線鼠標(biāo)，非接卡等各種具有FM無(wú)線接收功能的設(shè)備。目前計(jì)算頻率調(diào)制信號(hào)信噪比時(shí)，其信號(hào)能量用的是信號(hào)帶寬內(nèi)的接收能量。噪聲能量有的是用邊上空閑頻段上能量來(lái)估計(jì)；也有的用不發(fā)信號(hào)時(shí)的信號(hào)帶寬內(nèi)的接收能量來(lái)估計(jì)。但是這兩種方法都有缺陷。前一種方法的缺陷是，邊上空閑頻段的底噪不一定與信號(hào)帶寬內(nèi)的底噪相同，而且邊上也不一定有空閑頻段。后一種方法的缺陷是，有可能在接收機(jī)開啟的時(shí)間段內(nèi)，信號(hào)帶寬內(nèi)一直有信號(hào)在發(fā)送，這樣就沒(méi)辦法進(jìn)行估計(jì)了。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問(wèn)題是提供一種計(jì)算頻率調(diào)制信號(hào)接收信噪比的電路，能夠直接計(jì)算有用信號(hào)帶寬內(nèi)的信號(hào)能量與噪聲能量，得到的信噪比更加準(zhǔn)確。為解決上述技術(shù)問(wèn)題，本發(fā)明的計(jì)算頻率調(diào)制信號(hào)接收信噪比的電路，包括:一計(jì)數(shù)器，按照頻率調(diào)制信號(hào)的幅度信號(hào)sig_amp的采樣周期進(jìn)行計(jì)數(shù)；幅度信號(hào)sig_amp的采樣信號(hào)sig_amp_samp為該計(jì)數(shù)器的輸入脈沖信號(hào),其周期等于采樣周期；計(jì)數(shù)周期為2N+1，其中N為正整數(shù)；所述計(jì)數(shù)器有三個(gè)輸出信號(hào)，分別為輸出信號(hào)stateO，輸出信號(hào)statel，輸出信號(hào)state2 ;當(dāng)所述計(jì)數(shù)器的計(jì)數(shù)值小于2"時(shí)，輸出信號(hào)stateO為1，輸出信號(hào)statel和輸出信號(hào)state2為O ;當(dāng)所述計(jì)數(shù)器的計(jì)數(shù)值大于2N小于2N+1時(shí)，輸出信號(hào)statel為I,輸出信號(hào)stateO和輸出信號(hào)state2為O ;當(dāng)所述計(jì)數(shù)器的計(jì)數(shù)值等于2N+1時(shí)，輸出信號(hào)state2為I,輸出信號(hào)stateO和輸出信號(hào)statel為O ;當(dāng)所述計(jì)數(shù)器I的計(jì)數(shù)值在O 2n-1之間時(shí)，表示所述電路在計(jì)算平均值；當(dāng)所述計(jì)數(shù)器I的計(jì)數(shù)值在2N 2N+1-1之間時(shí)，表示所述電路在計(jì)算均方差；—第一累加器，用于無(wú)符號(hào)數(shù)累加，其輸入信號(hào)是頻率調(diào)制信號(hào)的幅度信號(hào)sig_amp,輸出信號(hào)為sum_amp ;該第一累加器受計(jì)數(shù)器的輸出信號(hào)stateO, state2控制，當(dāng)計(jì)數(shù)器的輸出信號(hào)stateO = I時(shí)，對(duì)其輸入信號(hào)進(jìn)行累加；當(dāng)計(jì)數(shù)器的輸出信號(hào)stateO = O時(shí)，保持累加結(jié)果；當(dāng)計(jì)數(shù)器的輸出信號(hào)state2 = I時(shí)，對(duì)第一累加器清O ;—減法模塊，其一個(gè)輸入端輸入頻率調(diào)制信號(hào)的幅度信號(hào)sig_amp,作為被減數(shù)；另一個(gè)輸入端與所述第一累加器相連接，輸入第一累加器的輸出信號(hào)sum_amp,作為減數(shù)；其輸出信號(hào)為err_amp ；一取絕對(duì)值模塊，其輸入端與所述減法模塊的輸出端相連接，其輸出信號(hào)為err_amp_abs,用于計(jì)算均方差時(shí)所用的絕對(duì)值；
—第二累加器,其輸入端與所述取絕對(duì)值模塊的輸出端相連接，其輸出信號(hào)為sum_err_amp_abs ;該第二累加器受所述計(jì)數(shù)器輸出信號(hào)statel和輸出信號(hào)state2控制，當(dāng)計(jì)數(shù)器輸出信號(hào)statel = I時(shí),對(duì)輸入信號(hào)累加；當(dāng)計(jì)數(shù)器輸出信號(hào)statel = O時(shí),保持累加結(jié)果；當(dāng)計(jì)數(shù)器輸出信號(hào)state2 = I時(shí)，對(duì)第二累加器清O ;—除法模塊，其一個(gè)輸入端與所述第一累加器的輸出端相連接，輸入第一累加器的輸出信號(hào)sum_amp，作為被除數(shù)，另一個(gè)端與所述第二累加器的輸出端相連接，輸入第二累加器的輸出信號(hào)sum_err_amp_abs,作為除數(shù)；其輸出信號(hào)為snr_est,用于信噪比的除法運(yùn)算，得到經(jīng)過(guò)仿真計(jì)算的信噪比snr_est ；一查找表模塊，其輸入端與所述除法模塊的輸出端相連接，輸入除法模塊的輸出信號(hào)snr_est，其輸出信號(hào)為eSt_err ;該查找表模塊記錄的是，仿真時(shí)信道上加上的已知信噪比SNR和經(jīng)過(guò)仿真計(jì)算得到的信噪比snr_est之間的差值；—加法器,其一個(gè)輸入端與所述除法模塊的輸出端相連接，另一個(gè)輸入端與查找表模塊的輸出端相連接；其輸出信號(hào)為snr_Cal ;用于補(bǔ)償經(jīng)過(guò)仿真計(jì)算得到的信噪比snr_est與實(shí)際結(jié)果的差；—寄存器，其輸入端與所述加法器的輸出端相連接，該寄存器輸出信號(hào)snr_o即為接收信號(hào)的信噪比；所述寄存器受所述計(jì)數(shù)器輸出信號(hào)state2控制，當(dāng)計(jì)數(shù)器輸出信號(hào)state2 = I時(shí),輸出信號(hào)snr_o變?yōu)榧臃ㄆ鬏敵鲂盘?hào)snr_cal ;當(dāng)計(jì)數(shù)器輸出信號(hào)state2=O時(shí)，輸出信號(hào)snr_o保持不變；用于保證只有在所述電路的所有計(jì)算結(jié)束后，寄存器的輸出才會(huì)改變。由于在理想頻率調(diào)制信號(hào)中，幅度是不變的；因此，本發(fā)明的核心思想是通過(guò)把調(diào)制信號(hào)幅度的標(biāo)準(zhǔn)差看作是接收的噪聲能量，把幅度的平均值看作接收的信號(hào)能量，來(lái)直接計(jì)算信號(hào)帶寬內(nèi)頻率調(diào)制信號(hào)的信噪比。其中標(biāo)準(zhǔn)差的計(jì)算簡(jiǎn)化為計(jì)算差值之后取絕對(duì)值的累加。這樣計(jì)算出來(lái)的信噪比跟用白噪聲信道仿真出來(lái)的信噪比存在一個(gè)正向關(guān)系。如果需要準(zhǔn)確的信噪比，可以把以上計(jì)算出來(lái)的信噪比加上一個(gè)誤差值來(lái)得到。這里的誤差值是指經(jīng)過(guò)仿真，對(duì)比仿真時(shí)加在信道上的真正信噪比(已知信噪比)，與按本發(fā)明的電路計(jì)算的信噪比之間的誤差。因此本發(fā)明能夠直接計(jì)算有用信號(hào)帶寬內(nèi)的信號(hào)能量與噪聲能量，得到的信噪比更加準(zhǔn)確。避免了用邊上空閑頻段的底噪來(lái)估計(jì)信號(hào)帶寬內(nèi)的底噪所產(chǎn)生的不準(zhǔn)確性，和用空閑時(shí)段來(lái)估計(jì)低噪所產(chǎn)生的空閑時(shí)段不可得性(空閑時(shí)段不可得性，具體講，比如說(shuō)在用FM收音機(jī)收音時(shí)，廣播臺(tái)一直在發(fā)，沒(méi)有空閑時(shí)段來(lái)估計(jì)底噪)。


下面結(jié)合附圖與具體實(shí)施方式
對(duì)本發(fā)明作進(jìn)一步詳細(xì)的說(shuō)明:附圖是計(jì)算頻率調(diào)制信號(hào)接收信噪比的電路原理框圖。
具體實(shí)施例方式附圖是所述計(jì)算頻率調(diào)制信號(hào)接收信噪比的電路一實(shí)施例原理框圖，包括:一計(jì)數(shù)器1，按照頻率調(diào)制信號(hào)的幅度信號(hào)sig_amp的采樣周期進(jìn)行計(jì)數(shù)。幅度信號(hào)sig_amp的采樣信號(hào)sig_amp_samp為該計(jì)數(shù)器的輸入脈沖信號(hào),其周期等于采樣周期。計(jì)數(shù)周期為2N+1，其中N為正整數(shù)。所述計(jì)數(shù)器I有三個(gè)輸出信號(hào)，分別為輸出信號(hào)stateO，輸出信號(hào)statel，輸出信號(hào)state2。當(dāng)所述計(jì)數(shù)器I的計(jì)數(shù)值小于計(jì)數(shù)值小于2N時(shí)，輸出信號(hào)stateO為I,輸出信號(hào)statel和輸出信號(hào)state2為O。當(dāng)所述計(jì)數(shù)器I的計(jì)數(shù)值大于2n小于2n+1時(shí)，輸出信號(hào)statel為I，輸出信號(hào)stateO和輸出信號(hào)state2為O。當(dāng)所述計(jì)數(shù)器I的計(jì)數(shù)值等于2N+1時(shí)，輸出信號(hào)state2為I，輸出信號(hào)stateO和輸出信號(hào)statel為O。這樣當(dāng)所述計(jì)數(shù)器I的計(jì)數(shù)值在O 2n_1之間時(shí)，表示所述電路在計(jì)算平均值；當(dāng)所述計(jì)數(shù)器I的計(jì)數(shù)值在2N 2n+1-1之間時(shí)，表示所述電路在計(jì)算均方差。一第一累加器2，用于無(wú)符號(hào)數(shù)累加，其輸入信號(hào)是頻率調(diào)制信號(hào)的幅度信號(hào)sig_amp,輸出信號(hào)為sum_amp。第一累加器2受計(jì)數(shù)器I的輸出信號(hào)stateO, state2控制，當(dāng)計(jì)數(shù)器I的輸出信號(hào)stateO = I時(shí)，對(duì)其輸入信號(hào)進(jìn)行累加，得到輸入幅度信號(hào)sig_amp的和；當(dāng)計(jì)數(shù)器I的輸出信號(hào)stateO = O時(shí),保持累加結(jié)果；當(dāng)計(jì)數(shù)器I的輸出信號(hào)state2=I時(shí)，對(duì)第一累加器2清O?！谝挥乙颇K3,其輸入端與所述第一累加器2的輸出端相連接,輸入第一累加器2的輸出信號(hào)sum_amp,對(duì)第一累加器2的輸出信號(hào)sum_amp進(jìn)行右移位；其輸出信號(hào)為aver_amp,即得到輸入信號(hào)sum_amp的平均值。第一右移位模塊的移位位數(shù)是前面所述的No第一累加器2和第一右移位模塊3共同完成對(duì)輸入幅度信號(hào)sig_amp的平均值計(jì)算。一減法模塊4，其一個(gè)輸入端輸入頻率調(diào)制信號(hào)的幅度信號(hào)sig_amp (被減數(shù))；另一個(gè)輸入端與所述第一右移位模塊3的輸出端相連接，輸入第一右移位模塊3的輸出信號(hào)aver_amp (減數(shù))；其輸出信號(hào)為err_amp,得到輸入幅度信號(hào)sig_amp與所述第一右移模塊3輸出信號(hào)aVer_amp平均值的差。這樣做的目的是為了后面計(jì)算均方差的需要，為了硬件實(shí)現(xiàn)方便，本發(fā)明用差的絕對(duì)值累加的平均值來(lái)代替均方差?！〗^對(duì)值模塊5,其輸入端與所述減法模塊4的輸出端相連接,輸入減法模塊4的輸出信號(hào)err_amp ;其輸出信號(hào)為err_amp_abs,用于計(jì)算均方差時(shí)所用的絕對(duì)值。一第二累加器6，其輸入端與所述取絕對(duì)值模塊5的輸出端相連接，輸入取絕對(duì)值模塊5的輸出信號(hào)err_amp_abs ;其輸出信號(hào)為sum_err_amp_abs。該第二累加器6受所述計(jì)數(shù)器I輸出信號(hào)statel、輸出信號(hào)state2控制；當(dāng)計(jì)數(shù)器輸出信號(hào)statel = I時(shí),對(duì)輸入信號(hào)進(jìn)行累加；當(dāng)計(jì)數(shù)器輸出信號(hào)statel = O時(shí)，保持累加結(jié)果；當(dāng)計(jì)數(shù)器輸出信號(hào)state2 = I時(shí),對(duì)第二累加器6清O。一第二右移位模塊7，其輸入端與所述第二累加器6的輸出端相連接，輸入第二累加器6的輸出信號(hào)sum_err_amp_abs,對(duì)第二累加器6的輸出信號(hào)sum_err_amp_abs進(jìn)行右移位；其輸出為aver_err_amp_abs,即得到第二累加器6輸出的絕對(duì)值的和的平均值。第二右移位模塊7的移位位數(shù)是N。所述第二累加器6和第二右移位模塊7共同完成取絕對(duì)值模塊5輸出的絕對(duì)值err_amp_abs的平均值計(jì)算,該平均值是計(jì)算均方差時(shí)所需要的。一除法模塊8，進(jìn)行除法運(yùn)算，其一個(gè)輸入端與所述第一右移位模塊3的輸出端相連接，輸入第一右移位模塊3的輸出信號(hào)aver_amp (被除數(shù)),另一個(gè)輸入端與所述第二右移位模塊7的輸出端相連接,輸入第二右移位模塊7的輸出信aver_err_amp_abs (除數(shù))；其輸出信號(hào)為snr_est，用于信噪比的除法運(yùn)算，得到經(jīng)過(guò)仿真計(jì)算的信噪比snr_est?！檎冶砟K9,其輸入端與所述除法模塊8的輸出端相連接,輸入除法模塊8的輸出信號(hào)snr_est，其輸出信號(hào)為eSt_err。所述查找表模塊9記錄的是，仿真時(shí)信道上加上的已知信噪比SNR和經(jīng)過(guò)仿真計(jì)算得到的信噪比snr_est之間的差值(該差值即為查找表模塊9的輸出)。一加法器10，其一個(gè)輸入端與所述除法模塊8的輸出端相連接，輸入除法模塊8的輸出信號(hào)snr_est,另一個(gè)輸入端與查找表模塊的輸出端相連接,輸入查找表模塊的輸出信號(hào)eSt_err ;其輸出信號(hào)為snr_Cal。將除法模塊8輸出的經(jīng)過(guò)仿真計(jì)算得到的信噪比snr_est，加上查找表模塊9記錄的已知信噪比和經(jīng)過(guò)仿真計(jì)算得到的信噪比snr_est之間的差值，其目的是用于補(bǔ)償經(jīng)過(guò)仿真計(jì)算得到的信噪比snr_est與實(shí)際結(jié)果的差?！拇嫫?1，其輸入端與所述加法器10的輸出端相連接,輸入加法器10的輸出信號(hào)snr_cal,其輸出信號(hào)為snr_o。該寄存器11受所述計(jì)數(shù)器輸出信號(hào)state2控制，當(dāng)計(jì)數(shù)器輸出信號(hào)state2 = I時(shí)，輸出信號(hào)snr_o變?yōu)榧臃ㄆ鬏敵鲂盘?hào)snr_cal。當(dāng)計(jì)數(shù)器輸出信號(hào)state2 = O時(shí)，輸出信號(hào)snr_o保持不變。這個(gè)最后得到的寄存器輸出信號(hào)snr_o就是接收信號(hào)的信噪比。所述寄存器11的作用是保證只有在電路的所有計(jì)算完成后，才改變寄存器11輸出的信噪比SNR計(jì)算結(jié)果。在上述實(shí)施例中，所述除法模塊8的輸入可以是第一右移位模塊3的輸出信號(hào)aver_amp和第二右移位模塊7的輸出信號(hào)aver_err_amp_abs ;也可以是第一累加器2的輸出信號(hào)sum_amp (被除數(shù))和第二累加器6的輸出信號(hào)sum_err_amp_abs (除數(shù))。用第一累加器的2輸出信號(hào)sum_amp和第二累加器6的輸出信號(hào)sum_err_amp_abs作為輸入時(shí)，第一右移位模塊3和第二右移位模塊7就不需要了。當(dāng)兩個(gè)右移位模塊都沒(méi)有時(shí)，就是兩個(gè)累加值相除，因?yàn)閮蓚€(gè)累加值的個(gè)數(shù)都是2N，所以相當(dāng)于兩個(gè)累加值分別先右移N位再相除。采用先右移N位再除可以減少除法器的輸入的位數(shù)。以上通過(guò)具體實(shí)施方式
對(duì)本發(fā)明進(jìn)行了詳細(xì)的說(shuō)明，但這些并非構(gòu)成對(duì)本發(fā)明的限制。在不脫離本發(fā)明原理的情況下，本領(lǐng)域的技術(shù)人員還可做出許多變形和改進(jìn)，這些也應(yīng)視為本發(fā)明的保護(hù)范圍。
權(quán)利要求
1.一種計(jì)算頻率調(diào)制信號(hào)接收信噪比的電路，其特征在于，包括: 一計(jì)數(shù)器，按照頻率調(diào)制信號(hào)的幅度信號(hào)Sig_amp的采樣周期進(jìn)行計(jì)數(shù)；幅度信號(hào)sig_amp的采樣信號(hào)sig_amp_samp為該計(jì)數(shù)器的輸入脈沖信號(hào),其周期等于采樣周期；計(jì)數(shù)周期為2N+1，其中N為正整數(shù)；所述計(jì)數(shù)器有三個(gè)輸出信號(hào)，分別為輸出信號(hào)stateO，輸出信號(hào)statel,輸出信號(hào)state2 ;當(dāng)所述計(jì)數(shù)器的計(jì)數(shù)值小于2N時(shí),輸出信號(hào)stateO為I,輸出信號(hào)statel和輸出信號(hào)state2為O ;當(dāng)所述計(jì)數(shù)器的計(jì)數(shù)值大于2N小于2N+1時(shí)，輸出信號(hào)statel為I,輸出信號(hào)stateO和輸出信號(hào)state2為O ;當(dāng)所述計(jì)數(shù)器的計(jì)數(shù)值等于2N+1時(shí)，輸出信號(hào)state2為I,輸出信號(hào)stateO和輸出信號(hào)statel為O ;當(dāng)所述計(jì)數(shù)器I的計(jì)數(shù)值在O 2n-1之間時(shí)，表示所述電路在計(jì)算平均值；當(dāng)所述計(jì)數(shù)器I的計(jì)數(shù)值在2N 2N+1-1之間時(shí)，表示所述電路在計(jì)算均方差； 一第一累加器，用于無(wú)符號(hào)數(shù)累加，其輸入信號(hào)是頻率調(diào)制信號(hào)的幅度信號(hào)sig_amp，輸出信號(hào)為sum_amp ;該第一累加器受計(jì)數(shù)器的輸出信號(hào)stateO, state2控制，當(dāng)計(jì)數(shù)器的輸出信號(hào)stateO = I時(shí)，對(duì)其輸入信號(hào)進(jìn)行累加；當(dāng)計(jì)數(shù)器的輸出信號(hào)stateO = O時(shí)，保持累加結(jié)果；當(dāng)計(jì)數(shù)器的輸出信號(hào)state2 = I時(shí)，對(duì)第一累加器清O ; 一減法模塊，其一個(gè)輸入端輸入頻率調(diào)制信號(hào)的幅度信號(hào)sig_amp，作為被減數(shù)；另一個(gè)輸入端與所述第一累加器相連接，輸入第一累加器的輸出信號(hào)sum_amp,作為減數(shù)；其輸出信號(hào)為err_amp ； 一取絕對(duì)值模塊，其輸入端與所述減法模塊的輸出端相連接，其輸出信號(hào)為err_amp_abs，用于計(jì)算均方差時(shí)所用的絕對(duì)值； 一第二累加器，其輸入端與所述取絕對(duì)值模塊的輸出端相連接，其輸出信號(hào)為sum_err_amp_abs ;該第二累加器受所述計(jì)數(shù)器輸出信號(hào)statel和輸出信號(hào)state2控制，當(dāng)計(jì)數(shù)器輸出信號(hào)statel = I時(shí)，對(duì)輸入信號(hào)累加；當(dāng)計(jì)數(shù)器輸出信號(hào)statel = O時(shí)，保持累加結(jié)果；當(dāng)計(jì)數(shù)器輸出信號(hào)state2 = I時(shí)，對(duì)第二累加器清O ; 一除法模塊，其一個(gè)輸入端與所述第一累加器的輸出端相連接，輸入第一累加器的輸出信號(hào)Sum_amp，作為被除數(shù)，另一個(gè)端與所述第二累加器的輸出端相連接，輸入第二累加器的輸出信號(hào)sum_err_amp_abs,作為除數(shù)；其輸出信號(hào)為snr_est ;用于信噪比的除法運(yùn)算，得到經(jīng)過(guò)仿真計(jì)算的信噪比snr_est ； 一查找表模塊 ，其輸入端與所述除法模塊的輸出端相連接，輸入除法模塊的輸出信號(hào)snr_est，其輸出信號(hào)為est_err ;該查找表模塊記錄的是，仿真時(shí)信道上加上的已知信噪比SNR和經(jīng)過(guò)仿真計(jì)算得到的信噪比snr_est之間的差值； 一加法器，其一個(gè)輸入端與所述除法模塊的輸出端相連接，另一個(gè)輸入端與查找表模塊的輸出端相連接；其輸出信號(hào)為snr_cal ;用于補(bǔ)償經(jīng)過(guò)仿真計(jì)算得到的信噪比snr_est與實(shí)際結(jié)果的差； 一寄存器，其輸入端與所述加法器的輸出端相連接，該寄存器輸出信號(hào)snr_o即為接收信號(hào)的信噪比；所述寄存器受所述計(jì)數(shù)器輸出信號(hào)state2控制，當(dāng)計(jì)數(shù)器輸出信號(hào)state2 = I時(shí)，輸出信號(hào)snr_o變?yōu)榧臃ㄆ鬏敵鲂盘?hào)snr_cal ;當(dāng)計(jì)數(shù)器輸出信號(hào)state2=O時(shí)，輸出信號(hào)snr_o保持；用于保證只有在所述電路的所有計(jì)算結(jié)束后，寄存器的輸出才會(huì)改變。
2.如權(quán)利要求1所述的電路，其特征在于:還包括一第一右移位模塊和一第二右移位模塊； 所述第一右移位模塊，其輸入端與所述第一累加器的輸出端相連接，輸入第一累加器的輸出信號(hào)sum_amp,對(duì)第一累加器的輸出信號(hào)sum_amp進(jìn)行右移位,其輸出信號(hào)為aver_amp ;第一右移位模塊的移位位數(shù)為N ;第一右移位模塊的輸出端分別與所述除法模塊的一輸入端和減法模塊的輸入端相連接，其輸出信號(hào)分別作為被除數(shù)和被減數(shù)；該第一右移位模塊和所述第一累加器共同完成對(duì)輸入幅度信號(hào)sig_amp的平均值計(jì)算； 所述第二右移位模塊，其輸入端與所述第二累加器的輸出端相連接，第二右移位模塊的移位位數(shù)是N;第二右移位模塊的輸出端與所述除法模塊的另一輸入端相連接，其輸出信號(hào)作為除數(shù)；該第二右移位模塊和所述第二累加器共同完成取絕對(duì)值模塊輸出的絕對(duì)值err_amp_abs的平均值計(jì) 算。
全文摘要
本發(fā)明公開了一種計(jì)算頻率調(diào)制信號(hào)接收信噪比的電路，包括計(jì)數(shù)器，按照頻率調(diào)制信號(hào)的幅度信號(hào)的采樣周期進(jìn)行計(jì)數(shù)；第一累加器，其輸入信號(hào)是頻率調(diào)制信號(hào)的幅度信號(hào)；減法模塊，一輸入端輸入頻率調(diào)制信號(hào)的幅度信號(hào)，另一輸入端與第一累加器相連接；取絕對(duì)值模塊，其輸入端與減法模塊的輸出端連接；第二累加器，其輸入端與取絕對(duì)值模塊連接；除法模塊，一輸入端與第一累加器輸出端連接，另一輸入端與第二累加器輸出端連接；查找表模塊，其輸入端與除法模塊連接；加法器，一輸入端與除法模塊連接，另一輸入端與查找表模塊相連接；寄存器，其輸入端與所述加法器輸出端連接。本發(fā)明能直接計(jì)算有用信號(hào)帶寬內(nèi)的信號(hào)能量與噪聲能量。
文檔編號(hào)H04L27/14GK103166884SQ20111042492
公開日2013年6月19日 申請(qǐng)日期2011年12月16日 優(yōu)先權(quán)日2011年12月16日
發(fā)明者王吉健 申請(qǐng)人:上海華虹集成電路有限責(zé)任公司