專利名稱：基于fpga的多路多分辨率視頻采集裝置及其方法
技術(shù)領(lǐng)域：
本發(fā)明屬于無線通信技術(shù)領(lǐng)域，涉及一種視頻采集方法，具體是一種基于FPGA的多路多分辨率視頻采集裝置及其方法。
背景技術(shù)：
視頻采集就是將模擬攝像機(jī)、錄像機(jī)、LD視盤機(jī)、電視機(jī)輸出的視頻信號(hào)，通過專用的模擬、數(shù)字轉(zhuǎn)換設(shè)備，轉(zhuǎn)換為二進(jìn)制數(shù)字信息的過程。網(wǎng)絡(luò)視頻服務(wù)器是一種對(duì)音視頻數(shù)據(jù)進(jìn)行編碼處理并完成網(wǎng)絡(luò)傳輸?shù)膶Ｓ迷O(shè)備，從而實(shí)現(xiàn)遠(yuǎn)程監(jiān)控的功能。網(wǎng)絡(luò)視頻服務(wù)器在目前視頻領(lǐng)域中的應(yīng)用主要是利用網(wǎng)絡(luò)視頻服務(wù)器構(gòu)建遠(yuǎn)程監(jiān)控系統(tǒng)?；诰W(wǎng)絡(luò)視頻服務(wù)器的多通道數(shù)字傳播技術(shù)具有傳統(tǒng)的基于磁帶錄像機(jī)的模擬輸出系統(tǒng)無可比擬的諸多優(yōu)勢(shì)，網(wǎng)絡(luò)視頻服務(wù)器采用開放式軟硬件平臺(tái)和標(biāo)準(zhǔn)或通用接口協(xié)議，系統(tǒng)擴(kuò)展能力較強(qiáng)，能夠與未來全數(shù)字、網(wǎng)絡(luò)化、系統(tǒng)化、多通道資源共享等體系相銜接。是目前CCTV設(shè)備由模擬向數(shù)字過渡的最佳方案。而從長(zhǎng)遠(yuǎn)來看，網(wǎng)絡(luò)視頻服務(wù)器的系統(tǒng)集成有巨大的潛在市場(chǎng)和深遠(yuǎn)的發(fā)展前景，因?yàn)閺纳顚哟蝸砜?，視頻網(wǎng)絡(luò)化、系統(tǒng)集成不僅僅是視頻傳輸?shù)膯栴}，它代表未來視頻應(yīng)用的網(wǎng)絡(luò)化和信息交互的應(yīng)用發(fā)展趨勢(shì)，是一種從內(nèi)容上更深層次上的互動(dòng)，具有廣闊的發(fā)展?jié)摿Γ俏磥?G、寬帶業(yè)務(wù)的核心內(nèi)容之一。因此可以肯定，隨著數(shù)字技術(shù)和網(wǎng)絡(luò)技術(shù)的不斷發(fā)展，網(wǎng)絡(luò)視頻服務(wù)器在視頻領(lǐng)域中的應(yīng)用將有更多的延伸。市場(chǎng)上的網(wǎng)絡(luò)視頻服務(wù)器現(xiàn)在存有采用M — JPEG、MPEG4、H264等多種編碼技術(shù)對(duì)視頻數(shù)據(jù)進(jìn)行編碼的產(chǎn)品。市面現(xiàn)有的單DSP子單元的視頻服務(wù)器，都是模擬視頻輸入信號(hào)經(jīng)過視頻編碼子單元后，就連接到DSP處理器，受DSP子單元的資源限制，由于DSP子單元的VPIF (Video Port Interface)接口有限，一般只有2個(gè)bt656接口，或者把2個(gè) BT. 656接口組合成1個(gè)BT. 1120接口。因此只能從1個(gè)BT. 1120接口采集1路高清視頻， 或者分為2個(gè)BT. 656接口采集2路標(biāo)清視頻。如果要能夠支持多種分辨率的采集，就必須要有更多的VPIF接口，因此即使是高性能的DSP子單元，能接入的視頻輸入的路數(shù)也是受限制的，無法同時(shí)做到多路多種分辨率的視頻采集。

發(fā)明內(nèi)容
本發(fā)明目的在于提供一種基于FPGA的多路多分辨率視頻采集裝置及其方法，利用現(xiàn)場(chǎng)可編程門陣(FPGA，F(xiàn)ield - Programmable Gate Array)芯片豐富的資源和靈活的編程方式，可以做到多路不同分辨率的視頻的實(shí)時(shí)采集，廣泛應(yīng)用于視頻監(jiān)控、安防報(bào)警、 家庭遠(yuǎn)程監(jiān)控等領(lǐng)域。為實(shí)現(xiàn)上述目的，本發(fā)明提供一種基于FPGA的多路多分辨率視頻采集裝置，裝置包括一視頻編碼單元、一 FPGA單元、一 DSP單元和一網(wǎng)絡(luò)傳輸單元。其中所述DSP單元連接所述網(wǎng)絡(luò)傳輸單元，F(xiàn)PGA單元用于將復(fù)數(shù)個(gè)視頻圖像數(shù)據(jù)合并成一個(gè)完整超級(jí)幀視頻圖像數(shù)據(jù)，F(xiàn)PGA單元分別連接所述視頻編碼單元與DSP單元，F(xiàn)PGA單元其進(jìn)一步包括復(fù)數(shù)個(gè)輸入子單元，所述復(fù)數(shù)個(gè)輸入子單元的每一輸入子單元用于接收一視頻編碼單元所轉(zhuǎn)換的視頻圖像數(shù)據(jù)；
一 FPGA子單元，其用于去除消隱數(shù)據(jù)后提取各個(gè)通道的不同分辨率的有效視頻數(shù)據(jù)， 并且合并各個(gè)通道的所述有效視頻數(shù)據(jù)成一高分辨率整合有效視頻數(shù)據(jù)，后在所述高分辨率整合有效視頻數(shù)據(jù)的基礎(chǔ)上增加所述消隱數(shù)據(jù)和EAV/SAV，形成一超級(jí)幀視頻整合圖像數(shù)據(jù)；
一第一緩存子單元，其用于緩存所述FPGA子單元提取各個(gè)通道的所述視頻圖像數(shù)據(jù)的所述有效視頻數(shù)據(jù)；
一第一接口子單元，其用于將所述超級(jí)幀視頻整合圖像數(shù)據(jù)傳送至所述DSP單元。較優(yōu)地，所述FPGA子單元進(jìn)一步包括
提取子單元，用于提取各個(gè)通道的不同分辨率的所述有效視頻數(shù)據(jù)； 合并子單元，用于合并各個(gè)通道的所述有效視頻數(shù)據(jù)；
整合子單元，用于增加所述消隱數(shù)據(jù)和所述視頻數(shù)據(jù)的結(jié)尾(EAV，end active video)/視頻數(shù)據(jù)的起始處(SAV，start active vide),形成所述超級(jí)幀視頻整合圖像數(shù)據(jù)。較優(yōu)地，所述第一接口子單元包括一視頻標(biāo)準(zhǔn)接口，所述視頻標(biāo)準(zhǔn)接口的協(xié)議為 BT. 1120。較優(yōu)地，所述視頻編碼單元包括復(fù)數(shù)個(gè)視頻編碼子單元，用于將復(fù)數(shù)個(gè)視頻信號(hào)轉(zhuǎn)換成復(fù)數(shù)個(gè)所述視頻圖像數(shù)據(jù)。較優(yōu)地，復(fù)數(shù)個(gè)所述視頻圖像數(shù)據(jù)的協(xié)議為BT. 1120或BT. 656。
較優(yōu)地，所述DSP單元包括
一第二接口子單元，其用于從所述FPGA單元接收所述超級(jí)幀視頻整合圖像數(shù)據(jù)； 一 DSP子單元，其用于按照順序把所述超級(jí)幀視頻整合圖像數(shù)據(jù)的所述有效視頻數(shù)據(jù)進(jìn)行分離；
一第二緩存子單元，其用于儲(chǔ)存分離出來的所述有效視頻數(shù)據(jù)； 一媒體存取控制子單元(MAC，Media Access Control )，將分離出來的所述有效視頻數(shù)據(jù)傳輸給所述網(wǎng)絡(luò)傳輸單元。較優(yōu)地，所述網(wǎng)絡(luò)傳輸單元用于將分離出來的所述有效視頻數(shù)據(jù)進(jìn)行壓縮和傳輸至網(wǎng)絡(luò)。根據(jù)本發(fā)明提供一種基于FPGA的多路多分辨率視頻采集裝置，相應(yīng)地提出了一種基于FPGA的多路多分辨率視頻采集方法，具體步驟如下
步驟Sl 復(fù)數(shù)個(gè)模擬視頻信號(hào)通過視頻編碼單元轉(zhuǎn)換成復(fù)數(shù)個(gè)視頻圖像數(shù)據(jù)。步驟S2 將復(fù)數(shù)個(gè)所述視頻圖像數(shù)據(jù)傳送至與其相應(yīng)各通道的在FPGA單元的復(fù)數(shù)個(gè)輸入子單元上，所述FPGA單元的FPGA子單元讀取復(fù)數(shù)個(gè)所述視頻圖像數(shù)據(jù)。步驟S3 所述FPGA子單元檢測(cè)復(fù)數(shù)個(gè)所述視頻圖像數(shù)據(jù)的各通道的同步信號(hào)。步驟S4 所述FPGA子單元從復(fù)數(shù)個(gè)所述視頻圖像數(shù)據(jù)中去除消隱數(shù)據(jù)，提取各通道的復(fù)數(shù)個(gè)有效視頻數(shù)據(jù)。其中所述消隱數(shù)據(jù)和復(fù)數(shù)個(gè)所述有效視頻數(shù)據(jù)的位置通過EAV和SAV的位置來判斷一幀視頻數(shù)據(jù)由許多行組成，每一行的數(shù)據(jù)格式都是從發(fā)出EAV起始，再傳輸消隱數(shù)據(jù)，直到出現(xiàn)SAV，表示有效視頻數(shù)據(jù)傳輸開始，傳完了有效視頻數(shù)據(jù)，就會(huì)再次發(fā)送EAV， 重新開始下一行視頻數(shù)據(jù)的傳輸，因此通過判斷EAV和SAV的位置可以提取出有效的視頻數(shù)據(jù)并去除消隱數(shù)據(jù)。步驟S5 所述FPGA子單元接收所述的各通道的復(fù)數(shù)個(gè)所述有效視頻數(shù)據(jù)，將復(fù)數(shù)個(gè)所述有效視頻數(shù)據(jù)在第一緩存子單元緩存，并按照順序?qū)?fù)數(shù)個(gè)所述有效視頻數(shù)據(jù)合并成一個(gè)高分辨率整合有效視頻數(shù)據(jù)。其中，所述第一緩存子單元緩存時(shí)，申請(qǐng)一個(gè)母緩沖區(qū)，根據(jù)輸入的復(fù)數(shù)個(gè)所述有效視頻數(shù)據(jù)的分辨率，在所述母緩沖區(qū)的地址空間中，分別申請(qǐng)相應(yīng)分辨率大小的子緩沖區(qū)；所述FPGA子單元在接收所述各通道的復(fù)數(shù)個(gè)所述有效視頻數(shù)據(jù)時(shí)，便將所述各通道的復(fù)數(shù)個(gè)所述有效視頻數(shù)據(jù)各自傳入對(duì)應(yīng)的所述子緩沖區(qū)中；在所述母緩沖區(qū)中的多余空間內(nèi)填入黑色圖片數(shù)據(jù)。所述母緩沖區(qū)的容量要大于等于一個(gè)超級(jí)幀視頻整合圖像數(shù)據(jù)的大小，即也就大于所有通道的一幀圖像數(shù)據(jù)之和。申請(qǐng)所述子緩沖區(qū)時(shí)，要保證每一個(gè)所述子緩沖區(qū)的容量不能小于所對(duì)應(yīng)的復(fù)數(shù)個(gè)所述有效視頻數(shù)據(jù)的一幀原始數(shù)據(jù)的數(shù)據(jù)量。而且要保證最后一個(gè)子緩沖區(qū)的結(jié)束位置不能超出大緩沖區(qū)的地址空間。對(duì)于所述母緩沖區(qū)，除了所述子緩沖區(qū)所占的地址空間，必然還有多余的空間，這部分所述多余的空間，以填入黑色圖片數(shù)據(jù)來處理。因此可以得到所述各通道的完整幀的復(fù)數(shù)個(gè)所述有效視頻數(shù)據(jù)，從而合并成所述高分辨率整合有效視頻數(shù)據(jù)。步驟S6:在所述高分辨率整合有效視頻數(shù)據(jù)上增加EAV/ SAV和所述消隱數(shù)據(jù)形成一個(gè)超級(jí)幀視頻整合圖像數(shù)據(jù)。其中所述超級(jí)幀視頻整合圖像數(shù)據(jù)形成具體為按插入所述EAV、插入所述消隱數(shù)據(jù)、插入所述SAV、插入所述高分辨率整合有效視頻數(shù)據(jù)的順序來整合的。步驟S7 所述超級(jí)幀視頻整合圖像數(shù)據(jù)從所述FPGA單元的第一接口子單元傳送至一 DSP單元的第二接口子單元。步驟S8 所述DSP單元根據(jù)BT. 1120協(xié)議從所述第二接口子單元提取所述超級(jí)幀視頻整合圖像數(shù)據(jù)，并按照順序從所述超級(jí)幀視頻整合圖像數(shù)據(jù)中分離出復(fù)數(shù)個(gè)所述有效視頻數(shù)據(jù)。步驟S9 將復(fù)數(shù)個(gè)所述有效視頻數(shù)據(jù)在網(wǎng)絡(luò)傳輸單元中進(jìn)行H. 264編碼壓縮并將壓縮后的復(fù)數(shù)個(gè)所述有效視頻數(shù)據(jù)傳送至網(wǎng)絡(luò)。較優(yōu)地，所述超級(jí)幀視頻整合圖像數(shù)據(jù)的分辨率大于所有所述有效視頻數(shù)據(jù)的分辨率之和。較優(yōu)地，所述視頻編碼單元包括復(fù)數(shù)個(gè)視頻編碼子單元，所述復(fù)數(shù)個(gè)視頻編碼子單元類型包括ADV7180和ADV7401 ；所述復(fù)數(shù)個(gè)模擬視頻信號(hào)類型包括模擬標(biāo)清視頻信號(hào) CVBS和模擬高清視頻信號(hào)VGA。較優(yōu)地，復(fù)數(shù)個(gè)所述視頻圖像數(shù)據(jù)的協(xié)議為BT. 1120或BT. 656。較優(yōu)地，所述些消隱數(shù)據(jù)包括場(chǎng)消隱數(shù)據(jù)和行消隱數(shù)據(jù)。較優(yōu)地，復(fù)數(shù)個(gè)所述視頻圖像數(shù)據(jù)的數(shù)據(jù)包含復(fù)數(shù)個(gè)所述有效視頻數(shù)據(jù)、所述行消隱數(shù)據(jù)和所述場(chǎng)消隱數(shù)據(jù)。所述緩存使用元件為DDR緩存。
綜上所述，本發(fā)明中，增加了一顆FPGA子單元。前端模擬視頻輸入經(jīng)過Video Decoder轉(zhuǎn)換成BT. 656信號(hào)或者BT. 1120信號(hào)之后，先送到FPGA子單元，利用FPGA子單元上的資源，可以把多路不同分辨率的視頻數(shù)據(jù)緩存以來，剔除消隱數(shù)據(jù)、保留有效視頻數(shù)據(jù)。再以幀為單位，把各路低分辨率視頻的有效數(shù)據(jù)合并起來，形成一個(gè)大的高分辨率的有效視頻數(shù)據(jù)，稱之為超級(jí)視頻幀，因?yàn)檫@個(gè)超級(jí)幀完全符合BT. 1120的規(guī)范，因此可以連接到DSP的一個(gè)VPIF接口上，再傳給DSP子單元，這樣就可以在DSP的1個(gè)VPIF接口下實(shí)現(xiàn)多路多種分辨率的實(shí)時(shí)視頻采集。


圖1是本發(fā)明的一具體實(shí)施列的一個(gè)視頻圖像數(shù)據(jù)的格式圖； 圖2是圖1的具體實(shí)施列的視頻圖像數(shù)據(jù)合并示意圖； 圖3是圖1的基于FPGA的多路多分辨率視頻采集裝置結(jié)構(gòu)圖； 圖4是圖1的基于FPGA的多路多分辨率視頻采集方法的流程圖。
具體實(shí)施例方式下面結(jié)合附圖和具體實(shí)施例對(duì)本發(fā)明作出詳細(xì)的說明，但下述實(shí)施列并非用于限定本發(fā)明。圖1是本發(fā)明的一具體實(shí)施列的一個(gè)視頻圖像數(shù)據(jù)的數(shù)據(jù)格式圖。請(qǐng)參見圖1，一個(gè)視頻圖像數(shù)據(jù)的數(shù)據(jù)格式包含水平有效視頻數(shù)據(jù)10、垂直有效視頻數(shù)據(jù)11、行消隱數(shù)據(jù)12和場(chǎng)消隱數(shù)據(jù)13。有效視頻數(shù)據(jù)、行消隱數(shù)據(jù)12和場(chǎng)消隱數(shù)據(jù) 13這些數(shù)據(jù)是通過視頻數(shù)據(jù)的結(jié)尾(EAV) 14和視頻數(shù)據(jù)的起始(SAV) 15來區(qū)分的。EAV14 和SAV15的數(shù)據(jù)格式，在BT. 656和BT. 1120里面都有標(biāo)準(zhǔn)的參數(shù)，傳輸過程中，以EAV14和 SAV15來定義時(shí)序。其中BT. 1120和BT. 656是國(guó)際電信協(xié)會(huì)提出的一個(gè)視頻標(biāo)準(zhǔn)接口 ；用于并行傳輸YCbCr的視頻流數(shù)據(jù)。其中BT. 656是Sbits位寬的并行總線，用于傳輸標(biāo)清數(shù)字視頻信號(hào)，BT. 1120是16bits位寬的并行總線，用于傳輸高清數(shù)字視頻信號(hào)。EAV14和SAV15的格式標(biāo)準(zhǔn)EAV14和SAV15都是4個(gè)字節(jié)，前三個(gè)字節(jié)的值是固定的OxFF/OxOO/OxOO,第4個(gè)字節(jié)的值來確定是EAV14或者SAV15。
權(quán)利要求
1.一種基于FPGA的多路多分辨率視頻采集裝置，包括一視頻編碼單元、一 DSP單元和與所述DSP單元連接的一網(wǎng)絡(luò)傳輸單元，其特征在于，所述基于FPGA的多路多分辨率視頻采集裝置還包括一 FPGA單元，分別連接所述視頻編碼單元與DSP單元，其進(jìn)一步包括復(fù)數(shù)個(gè)輸入子單元，所述復(fù)數(shù)個(gè)輸入子單元的每一輸入子單元用于接收所述視頻編碼單元所轉(zhuǎn)換的視頻圖像數(shù)據(jù)；一 FPGA子單元，其用于去除消隱數(shù)據(jù)后提取各個(gè)通道的不同分辨率的有效視頻數(shù)據(jù)， 并且合并各個(gè)通道的所述有效視頻數(shù)據(jù)成一高分辨率整合有效視頻數(shù)據(jù)，后在所述高分辨率整合有效視頻數(shù)據(jù)的基礎(chǔ)上增加所述消隱數(shù)據(jù)和EAV/SAV，形成一超級(jí)幀視頻整合圖像數(shù)據(jù)；一第一緩存子單元，其用于緩存所述FPGA子單元提取各個(gè)通道的所述視頻圖像數(shù)據(jù)的所述有效視頻數(shù)據(jù)；一第一接口子單元，其用于將所述超級(jí)幀視頻整合圖像數(shù)據(jù)傳送至所述DSP單元。
2.如權(quán)利要求1所述的基于FPGA的多路多分辨率視頻采集裝置，其特征在于，所述 FPGA子單元進(jìn)一步包括提取子單元，用于提取各個(gè)通道的不同分辨率的所述有效視頻數(shù)據(jù)； 合并子單元，用于合并各個(gè)通道的所述有效視頻數(shù)據(jù)；整合子單元，用于增加所述消隱數(shù)據(jù)和所述EAV/所述SAV，形成所述超級(jí)幀視頻整合圖像數(shù)據(jù)。
3.如權(quán)利要求1所述的基于FPGA的多路多分辨率視頻采集裝置，其特征在于，所述第一接口子單元包括一視頻標(biāo)準(zhǔn)接口，所述視頻標(biāo)準(zhǔn)接口的協(xié)議為BT. 1120。
4.如權(quán)利要求1所述的基于FPGA的多路多分辨率視頻采集裝置，其特征在于，所述視頻編碼單元包括復(fù)數(shù)個(gè)視頻編碼子單元，用于將復(fù)數(shù)個(gè)視頻信號(hào)轉(zhuǎn)換成復(fù)數(shù)個(gè)所述視頻圖像數(shù)據(jù)。
5.如權(quán)利要求4所述的基于FPGA的多路多分辨率視頻采集裝置，其特征在于，復(fù)數(shù)個(gè)所述視頻圖像數(shù)據(jù)的協(xié)議為BT. 1120或BT. 656。
6.如權(quán)利要求1所述的基于FPGA的多路多分辨率視頻采集裝置，其特征在于，所述 DSP單元包括一第二接口子單元，其用于從所述FPGA單元接收所述超級(jí)幀視頻整合圖像數(shù)據(jù)； 一 DSP子單元，其用于按照順序把所述超級(jí)幀視頻整合圖像數(shù)據(jù)的所述有效視頻數(shù)據(jù)進(jìn)行分離；一第二緩存子單元，其用于儲(chǔ)存分離出來的所述有效視頻數(shù)據(jù)； 一媒體存取控制子單元，將分離出來的所述有效視頻數(shù)據(jù)傳輸給所述網(wǎng)絡(luò)傳輸單元。
7.如權(quán)利要求1所述的基于FPGA的多路多分辨率視頻采集裝置，其特征在于，所述網(wǎng)絡(luò)傳輸單元用于將分離出來的所述有效視頻數(shù)據(jù)進(jìn)行壓縮和傳輸至網(wǎng)絡(luò)。
8.一種基于FPGA的多路多分辨率視頻采集方法，其特征在于步驟Sl 復(fù)數(shù)個(gè)模擬視頻信號(hào)通過視頻編碼單元轉(zhuǎn)換成復(fù)數(shù)個(gè)視頻圖像數(shù)據(jù)； 步驟S2 將復(fù)數(shù)個(gè)所述視頻圖像數(shù)據(jù)傳送至與其相應(yīng)各通道的在FPGA單元的復(fù)數(shù)個(gè)輸入子單元上，所述FPGA單元的FPGA子單元讀取復(fù)數(shù)個(gè)所述視頻圖像數(shù)據(jù)；步驟S3 所述FPGA子單元檢測(cè)復(fù)數(shù)個(gè)所述視頻圖像數(shù)據(jù)的各通道的同步信號(hào)；步驟S4 所述FPGA子單元從復(fù)數(shù)個(gè)所述視頻圖像數(shù)據(jù)中去除消隱數(shù)據(jù)，提取所述各通道的復(fù)數(shù)個(gè)有效視頻數(shù)據(jù)；步驟S5 所述FPGA子單元接收所述各通道的復(fù)數(shù)個(gè)所述有效視頻數(shù)據(jù)，將復(fù)數(shù)個(gè)所述有效視頻數(shù)據(jù)在第一緩存子單元緩存，并按照順序?qū)?fù)數(shù)個(gè)所述有效視頻數(shù)據(jù)合并成一個(gè)高分辨率整合有效視頻數(shù)據(jù)；步驟S6:在所述高分辨率整合有效視頻數(shù)據(jù)上增加EAV/ SAV和所述消隱數(shù)據(jù)形成一個(gè)超級(jí)幀視頻整合圖像數(shù)據(jù)；步驟S7 所述超級(jí)幀視頻整合圖像數(shù)據(jù)從所述FPGA單元的第一接口子單元傳送至一 DSP單元的第二接口子單元；步驟S8 所述DSP單元根據(jù)BT. 1120協(xié)議從所述第二接口子單元提取所述超級(jí)幀視頻整合圖像數(shù)據(jù)，并按照順序從所述超級(jí)幀視頻整合圖像數(shù)據(jù)中分離出復(fù)數(shù)個(gè)所述有效視頻數(shù)據(jù)；步驟S9 將復(fù)數(shù)個(gè)所述有效視頻數(shù)據(jù)在網(wǎng)絡(luò)傳輸單元中進(jìn)行H. 264編碼壓縮并將壓縮后的復(fù)數(shù)個(gè)所述有效視頻數(shù)據(jù)傳送至網(wǎng)絡(luò)。
9.如權(quán)利要求1所述的基于FPGA的多路多分辨率視頻采集方法，其特征在于，所述步驟S4還包括所述消隱數(shù)據(jù)和復(fù)數(shù)個(gè)所述有效視頻數(shù)據(jù)的位置通過所述EAV和所述SAV的位置來判斷。
10.如權(quán)利要求1所述的基于FPGA的多路多分辨率視頻采集方法，其特征在于，所述步驟S5的所述第一緩存子單元緩存時(shí)，申請(qǐng)一個(gè)母緩沖區(qū)，根據(jù)輸入的復(fù)數(shù)個(gè)所述有效視頻數(shù)據(jù)的分辨率，在所述母緩沖區(qū)的地址空間中，分別申請(qǐng)相應(yīng)分辨率大小的子緩沖區(qū)。
11.如權(quán)利要求10所述的基于FPGA的多路多分辨率視頻采集方法，其特征在于，所述 FPGA子單元在接收所述各通道的復(fù)數(shù)個(gè)所述有效視頻數(shù)據(jù)時(shí)，便將所述各通道的復(fù)數(shù)個(gè)所述有效視頻數(shù)據(jù)各自傳入對(duì)應(yīng)的所述子緩沖區(qū)中。
12.如權(quán)利要求11所述的基于FPGA的多路多分辨率視頻采集方法，其特征在于，在所述母緩沖區(qū)中的多余空間內(nèi)填入黑色圖片數(shù)據(jù)。
13.如權(quán)利要求1所述的基于FPGA的多路多分辨率視頻采集方法，其特征在于，所述步驟S6的所述超級(jí)幀視頻整合圖像數(shù)據(jù)形成具體為按插入所述EAV、插入所述消隱數(shù)據(jù)、插入所述SAV、插入所述高分辨率整合有效視頻數(shù)據(jù)的順序來整合的。
14.如權(quán)利要求1所述的基于FPGA的多路多分辨率視頻采集方法，其特征在于，所述視頻編碼單元包括復(fù)數(shù)個(gè)視頻編碼子單元，所述復(fù)數(shù)個(gè)視頻編碼子單元類型包括ADV7180和 ADV7401 ；所述復(fù)數(shù)個(gè)模擬視頻信號(hào)類型包括模擬標(biāo)清視頻信號(hào)和模擬高清視頻信號(hào)。
15.如權(quán)利要求1所述的基于FPGA的多路多分辨率視頻采集方法，其特征在于，復(fù)數(shù)個(gè)所述視頻圖像數(shù)據(jù)的協(xié)議為BT. 1120或BT. 656。
16.如權(quán)利要求1所述的基于FPGA的多路多分辨率視頻采集方法，其特征在于，所述超級(jí)幀視頻整合圖像數(shù)據(jù)的分辨率大于所有所述有效視頻數(shù)據(jù)的分辨率之和。
17.如權(quán)利要求1所述的基于FPGA的多路多分辨率視頻采集方法，其特征在于，所述些消隱數(shù)據(jù)包括場(chǎng)消隱數(shù)據(jù)和行消隱數(shù)據(jù)。
18.如權(quán)利要求1所述的基于FPGA的多路多分辨率視頻采集方法，其特征在于，所述視頻圖像數(shù)據(jù)的數(shù)據(jù)包含所述有效視頻數(shù)據(jù)、所述行消隱數(shù)據(jù)和所述場(chǎng)消隱數(shù)據(jù)。
19.如權(quán)利要求1所述的基于FPGA的多路多分辨率視頻采集方法，其特征在于，所述緩存使用元件為DDR緩存。
全文摘要
本發(fā)明提供一種基于FPGA的多路多分辨率視頻采集裝置及其方法，裝置包括一視頻編碼單元、一FPGA單元、一DSP單元和一網(wǎng)絡(luò)傳輸單元。其中所述DSP單元連接所述網(wǎng)絡(luò)傳輸單元，F(xiàn)PGA單元用于將復(fù)數(shù)個(gè)視頻圖像數(shù)據(jù)合并成一個(gè)完整超級(jí)幀視頻圖像數(shù)據(jù)，F(xiàn)PGA單元分別連接所述視頻編碼單元與DSP單元。本發(fā)明利用FPGA芯片和高速DSP芯片配合，可以利用FPGA豐富的資源和靈活的編程方式，加上DSP芯片高效的算法能力，可以做到多路不同分辨率的視頻的實(shí)時(shí)采集?？梢詮V泛應(yīng)用于視頻監(jiān)控、安防報(bào)警、家庭遠(yuǎn)程監(jiān)控等領(lǐng)域。
文檔編號(hào)H04N7/18GK102447891SQ201110454678
公開日2012年5月9日 申請(qǐng)日期2011年12月30日 優(yōu)先權(quán)日2011年12月30日
發(fā)明者蔣志強(qiáng) 申請(qǐng)人:上海威乾視頻技術(shù)有限公司