專利名稱：一種AES的SoC密碼芯片的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種密碼芯片，尤其涉及一種AES的SoC密碼芯片。
技術(shù)背景隨著微電子技術(shù)向納電子技術(shù)發(fā)展，芯片的集成度越來(lái)越高，設(shè)計(jì)和應(yīng)用也越來(lái)越普遍，現(xiàn)有單一的密碼芯片通常使用硬件電路實(shí)現(xiàn)某種密碼算法，一般在獲取明文數(shù)據(jù)之后，然后取得密鑰，在經(jīng)過(guò)硬件電路密碼算法運(yùn)算后得到密文數(shù)據(jù)，這種芯片主要任務(wù)是完成數(shù)據(jù)加密，不對(duì)密鑰進(jìn)行分配和管理。
發(fā)明內(nèi)容本實(shí)用新型針對(duì)現(xiàn)有技術(shù)的不足，提供一種可以實(shí)現(xiàn)密鑰的分配、存儲(chǔ)，完成密鑰的更新，動(dòng)態(tài)密鑰管理等功能的一種AES的SoC密碼芯片。為實(shí)現(xiàn)以上目的，本實(shí)用新型采用的技術(shù)方案為一種AES的SoC密碼芯片，由AES算法的IP核、嵌入式微處理器、嵌入式SRAM儲(chǔ)存器、數(shù)字鎖相環(huán)、嵌入式ROM儲(chǔ)存器、邏輯控制模塊組成；邏輯控制模塊與嵌入式微處理器接口相連，用于實(shí)現(xiàn)總線和接口控制；嵌入式微處理器與嵌入式ROM儲(chǔ)存器相連一體，與嵌入式微處理器一起工作，為AES算法的IP核提供運(yùn)算處理功能；嵌入式SRAM儲(chǔ)存器通過(guò) AES算法的IP核與嵌入式微處理器相連，利用AES算法完成加解密功能及密鑰的擴(kuò)展、分配，嵌入式SRAM儲(chǔ)存器提供數(shù)據(jù)存儲(chǔ)區(qū)及內(nèi)部寄存器區(qū)功能；數(shù)字鎖相環(huán)與AES算法的IP 核相連，實(shí)現(xiàn)時(shí)序的倍頻轉(zhuǎn)換。本實(shí)用新型的優(yōu)點(diǎn)是采用AES算法的IP核為主，選用高級(jí)加密標(biāo)準(zhǔn)AES算法完成加解密功能及密鑰的擴(kuò)展和分配，對(duì)輸入數(shù)據(jù)完成加解密功能，IP核同時(shí)具有密鑰管理功能，完成對(duì)AES算法中密鑰的擴(kuò)展和調(diào)度，密鑰管理芯片通常使用密鑰分配算法，實(shí)現(xiàn)密鑰的分配和存儲(chǔ)，也可以完成密鑰的更新，動(dòng)態(tài)密鑰管理等功能，AES算法作為當(dāng)今最為流行的高級(jí)加密標(biāo)準(zhǔn)具有安全性高、抗攻擊能力強(qiáng)、結(jié)構(gòu)簡(jiǎn)單的特點(diǎn)，非常適于硬件實(shí)現(xiàn)；相對(duì)于目前仍以單一的密碼算法芯片、密鑰管理芯片等為主的的密碼芯片來(lái)說(shuō)，功能更完整，這個(gè)芯片具有靈活、快速和低成本的特性。

圖1為本實(shí)用新型框架原理圖；具體實(shí)施方式
如圖1所示，一種AES的SoC密碼芯片，由AES算法的IP核1、嵌入式微處理器2、 嵌入式SRAM儲(chǔ)存器3、數(shù)字鎖相環(huán)4、嵌入式ROM儲(chǔ)存器5、邏輯控制模塊6組成；邏輯控制模塊6接收到數(shù)據(jù)后，用于實(shí)現(xiàn)內(nèi)部總線(數(shù)據(jù)總線，地址總線及控制總線)的控制功能， 實(shí)現(xiàn)對(duì)外圍接口等的控制，與嵌入式微處理器2—起實(shí)現(xiàn)整個(gè)芯片的總線和接口控制；經(jīng)內(nèi)部總線控制后將數(shù)據(jù)輸出到嵌入式微處理器2，嵌入式微處理器2與嵌入式ROM儲(chǔ)存器5 相連，嵌入式ROM儲(chǔ)存器5存放嵌入式操作系統(tǒng)，與嵌入式微處理器2 —起工作，為AES算法的IP核1提供運(yùn)算處理功能；AES算法的IP核1選用高級(jí)加密標(biāo)準(zhǔn)AES算法完成加解密功能及密鑰的擴(kuò)展和分配，嵌入式SRAM儲(chǔ)存器3是一個(gè)同步的靜態(tài)隨機(jī)存取儲(chǔ)存器，為嵌入式微處理器2提供數(shù)據(jù)存儲(chǔ)區(qū)及內(nèi)部寄存器區(qū)；數(shù)字鎖相環(huán)4與AES算法的IP核1相連，實(shí)現(xiàn)時(shí)序的倍頻轉(zhuǎn)換，使輸入的低頻時(shí)鐘轉(zhuǎn)換成所需要的高頻時(shí)鐘供給AES算法的IP 核1，在數(shù)據(jù)傳送的過(guò)程中，AES算法的IP核1所采用的是低頻時(shí)鐘，而開始進(jìn)行運(yùn)算時(shí)，計(jì)算所采用的時(shí)鐘為數(shù)字鎖相環(huán)4所提供的高頻時(shí)鐘；通過(guò)AES算法的IP核1對(duì)輸入數(shù)據(jù)完成加解密及解密的分配和密鑰的分配和儲(chǔ)存。 本實(shí)用新型具有結(jié)構(gòu)簡(jiǎn)單、安全性高、成本低廉、提高速度等優(yōu)點(diǎn)，具有極大的推廣價(jià)值。
權(quán)利要求1. 一種AES的SoC密碼芯片，由AES算法的IP核、嵌入式微處理器、嵌入式SRAM儲(chǔ)存器、數(shù)字鎖相環(huán)、嵌入式ROM儲(chǔ)存器、邏輯控制模塊組成；其特征在于邏輯控制模塊與嵌入式微處理器接口相連，嵌入式微處理器與嵌入式ROM儲(chǔ)存器相連一體，嵌入式SRAM儲(chǔ)存器通過(guò)AES算法的IP核與嵌入式微處理器相連，數(shù)字鎖相環(huán)與AES算法的IP核相連。
專利摘要本實(shí)用新型公開了一種AES的SoC密碼芯片，邏輯控制模塊與嵌入式微處理器接口相連，用于實(shí)現(xiàn)總線和接口控制；嵌入式微處理器與嵌入式ROM儲(chǔ)存器相連一體，與嵌入式微處理器一起工作，為AES算法的IP核提供運(yùn)算處理功能；嵌入式SRAM儲(chǔ)存器通過(guò)AES算法的IP核與嵌入式微處理器相連，利用AES算法完成加解密功能及密鑰的擴(kuò)展、分配，嵌入式SRAM儲(chǔ)存器提供數(shù)據(jù)存儲(chǔ)區(qū)及內(nèi)部寄存器區(qū)功能；數(shù)字鎖相環(huán)與AES算法的IP核相連，實(shí)現(xiàn)時(shí)序的倍頻轉(zhuǎn)換；本實(shí)用新型的優(yōu)點(diǎn)是采用AES算法的IP核為主，選用高級(jí)加密標(biāo)準(zhǔn)AES算法完成加解密功能及密鑰的擴(kuò)展和分配，對(duì)輸入數(shù)據(jù)完成加解密功能；相對(duì)于目前仍以單一的密碼算法芯片、密鑰管理芯片等為主的密碼芯片來(lái)說(shuō)，功能更完整。
文檔編號(hào)H04L9/08GK202111715SQ20112020494
公開日2012年1月11日 申請(qǐng)日期2011年6月17日 優(yōu)先權(quán)日2011年6月17日
發(fā)明者吳偉, 王欣, 肖穎, 高琪琪 申請(qǐng)人:無(wú)錫職業(yè)技術(shù)學(xué)院