專利名稱：一種基于fpga的ccd控制電路的制作方法
技術領域：
本實用新型涉及一種基于FPGA的CXD相機的控制電路。
背景技術：
目前，CCD時序控制電路主要采用FPGA實現(xiàn)，這種實現(xiàn)方式具有靈活、集成度高的優(yōu)點，但是，對于某些如航天、軍工等應用領域，能夠得到的FPGA的資源和速度都非常有限，應用FPGA必然面臨器件速度和面積的約束，這就要求針對FPGA的面積和速度進行優(yōu)化設計以改善FPGA的性能。常規(guī)的針對速度的優(yōu)化設計是通過對綜合工具或布局布線工具施加約束條件來實現(xiàn)的。但是，在實際應用中，這種常規(guī)的方法產(chǎn)生的效果并不顯著，導致優(yōu)化后的結果依然不能滿足設計要求。在某個工程項目中，需要采用FPGA實現(xiàn)CCD立體相機的時序控制電路，該相機的焦面結構應用三線陣測量原理進行設計，焦面由一片幀轉移CCD構成，CCD分辨率為 1024 X 1024，在1024行中選擇3行形成一個3線陣測量系統(tǒng)，其余行不用。這種焦面結構廣泛應用在立體測量中。由于采用推掃工作模式，圖像的幀頻是固定的，即規(guī)定必須在84ms 的幀周期內(nèi)將3行有效像元讀出。因為項目可用的FPGA的資源和速度均有限，該電路的時序裕量和速度性能無法達到設計要求，為了解決這個問題，施加約束條件對設計進行優(yōu)化， 但效果不顯著，因此，轉向電路實現(xiàn)結構上尋求解決方法?？紤]到像元讀出信號是所有驅動信號中頻率最快的信號，也就是說，，降低像元讀出信號的頻率是改進FPGA速度性能的關鍵，當然，在降低頻率的同時還必須保證在規(guī)定的幀周期內(nèi)將整幀圖像讀出，即在保證電路功能不受影響前提下對FPGA的電路結構進行優(yōu)化以提高性能。

實用新型內(nèi)容為了解決背景技術中存在的上述技術問題，本實用新型提出了一種大幅度降低 FPGA的工作頻率并且結構簡單易于操作的基于FPGA的CXD控制電路。本實用新型的技術解決方案是本實用新型提出了一種基于FPGA的CCD控制電路，包括行轉移時序電路，其特殊之處在于所述行轉移時序電路包括有限狀態(tài)機、信號發(fā)生器、輸出組合邏輯電路以及輸出寄存器；所述有限狀態(tài)機依次通過信號發(fā)生器、輸出組合邏輯電路接入輸出寄存器；所述有限狀態(tài)機接入輸出組合邏輯電路；所述輸出組合邏輯電路分別接入信號發(fā)生器和有限狀態(tài)機。上述有限狀態(tài)機由計數(shù)器組成。上述信號發(fā)生器由移位寄存器和觸發(fā)器組成。上述輸出組合邏輯電路由非門和與非門組成。上述輸出寄存器由帶置位端的觸發(fā)器和帶復位端的觸發(fā)器組成。本實用新型的優(yōu)點是I、降低FPGA工作速度。本實用新型提供的基于FPGA的C⑶控制電路，降低了 FPGA產(chǎn)生的CCD像元讀出時鐘的頻率，進而降低了 FPGA的工作頻率，在讀出方式上進行了改進，相當于減少了圖像行的數(shù)量，用更短的時間將整幀圖像讀出。因此，采用這種讀出方式，在規(guī)定的幀周期內(nèi)，可以用頻率更低的時鐘讀出圖像，進而降低產(chǎn)生驅動時序的 FPGA的工作頻率。假設像元讀出周期為T，按常規(guī)方式雙端口逐行讀出時，估算的幀周期為 1056X 546XT = 576576T，根據(jù)固定幀頻的要求，應滿足 576576T < 84ms，即 T < 0. 145us, 像元讀出時鐘頻率應滿足F = 1/T > 6. 9MHz ;如果按上述合并方式讀出，估算的幀周期為(1056-500) X546XT = 303576T,根據(jù)固定幀頻的要求，應滿足303576 < 84ms,即T < 0. 276us，像元讀出時鐘頻率應滿足F = 1/T > 3. 62MHz。因此，按常規(guī)方式逐行讀出時， FPGA的工作頻率要求不小于7MHz，而利用上述合并方式讀出時，F(xiàn)PGA的工作頻率要求不小于4MHz，顯然，F(xiàn)PGA的速度需求明顯降低，與常規(guī)的FPGA速度優(yōu)化方法相比，這種電路的優(yōu)化效果比較顯著。相比于常規(guī)的逐行讀出方式，僅用約50%的讀出頻率就可以讀出整幀圖像，有效降低了時序控制FPGA的工作頻率，是一種效果顯著的降低FPGA工作速度的設計方法。2、圖像的信噪比提高。由于C⑶讀出噪聲隨像元讀出速度減少而減少，而C⑶讀出噪聲在總的噪聲中占有大的比重，因此相比于常規(guī)的讀出速度，這種電路有效地減少了 CCD 讀出噪聲，提高了圖像的信噪比。3、結構簡單，易于操作。本實用新型所提供的FPGA控制CCD的實現(xiàn)電路只需要調(diào)整行轉移時序，圖像從CCD存儲區(qū)向移位寄存器中轉移時，每次只轉移I行有用行，而連續(xù)轉移2行無用行在移位寄存器中實現(xiàn)合并。4、應用范圍廣。本實用新型所提供的FPGA控制CCD的實現(xiàn)電路適用于單片面陣 CCD用作3線陣或2線陣CCD使用的情況，這種焦面結構廣泛應用于推掃方式的立體成像測量中。此外，在某些用中，當面陣CCD中有大量的無用像元行，并且時序控制電路采用FPGA 實現(xiàn)時，這種電路適用，應用范圍廣。

圖I是本實用新型所提供的CXD圖2是本實用新型所提供的CXD圖3是本實用新型所提供的CXD圖4是C⑶行轉移時序圖。
讀出模式及時序行轉移時序電路結構框圖； 行轉移時序電路具體實施方式
本實用新型的原理是都是采用FPGA產(chǎn)生CCD驅動時序，控制CCD曝光和讀出。 典型的幀轉移CCD驅動時序包括幀轉移時序、行轉移時序和像元讀出時序?？刂艭CD曝光和讀出，常規(guī)的做法是FPGA先產(chǎn)生幀轉移時序，將感光區(qū)的圖像逐行轉移到存儲區(qū)中，再交替產(chǎn)生像元讀出時序和行轉移時序，將存儲區(qū)的圖像逐行轉移到移位寄存器中，并將移位寄存器中的像元依次讀出，即采用轉移一行讀出一行的讀出方式，直到將存儲區(qū)的所有圖像行讀出。與常規(guī)做法不同的是=FPGA產(chǎn)生特殊的CCD驅動時序，控制CCD曝光和讀出， 該驅動時序的特殊性在于行轉移時序。FPGA產(chǎn)生的這種行轉移時序的特征在于，能將相鄰 2行無用圖像行在移位寄存器中合并，有用圖像行不合并。參見圖1，F(xiàn)PGAlOI產(chǎn)生特殊的CXD驅動時序，控制CXD曝光和讀出。規(guī)定幀轉移CXD圖像感光區(qū)102和圖像存儲區(qū)103的像元結構均為MXN(行X列)，移位寄存器104 的像元結構為I XN(行X列)。以三線陣為例，在圖像感光區(qū)102中定義3行圖像，從上到下，行號依次為LINElth105，LINE2th106和LINE3th107，構成一個3線陣。規(guī)定在LINElth105 和LINE2th106之間的行及LINE2th106和LINE3th107之間的行為無用行，其他行均為有用行。在幀轉移階段108，F(xiàn)PGA101產(chǎn)生幀轉移時鐘OPi和OMi，將圖像感光區(qū)102的M 行圖像逐行轉移到圖像存儲區(qū)103。在單行轉移讀出階段109，F(xiàn)PGAlOI產(chǎn)生行轉移時鐘OMi將圖像存儲區(qū)103的所有圖像行向移位寄存器104方向移動I行，圖像存儲區(qū)103相鄰移位寄存器104的I行圖像被轉移到CCD移位寄存器104中；FPGA產(chǎn)生像元讀出時鐘OLi將移位寄存器104中的N 個像元依次讀出。將圖像存儲區(qū)103包括行LINE3th107在內(nèi)的移位寄存器104和行LINE3th107之間的其他圖像行逐行轉移到移位寄存器104中并依次讀出移位寄存器104中的N個像元。在合并轉移讀出階段110，F(xiàn)PGA101產(chǎn)生行轉移時鐘OMi，將圖像存儲區(qū)103的所有圖像行向移位寄存器104方向連續(xù)移動2行，圖像存儲區(qū)103相鄰移位寄存器104的2 行無用行圖像被轉移到CXD移位寄存器104中進行合并；FPGA101產(chǎn)生像元讀出時鐘OLi 將移位寄存器104中的N個像元依次讀出。將圖像存儲區(qū)103行LINE2th106和行LINE3th107之間的其他無用圖像行相鄰2行轉移到移位寄存器104中合并后，依次讀出移位寄存器104中的N個像元。將圖像存儲區(qū)103行LINE2th106轉移到移位寄存器104中并依次讀出移位寄存器 104中的N個像元。將圖像存儲區(qū)103行LINE2th106和行LINElth105之間的無用圖像行相鄰2行轉移到移位寄存器104中合并后，依次讀出移位寄存器104中的N個像元。將圖像存儲區(qū)103包括行LINElth105在內(nèi)的其他圖像行轉移到移位寄存器104中并依次讀出移位寄存器104中的N個像元。相機輸出的圖像的周期要求為84ms，即必須在規(guī)定的84ms內(nèi)將整幀圖像讀出，假設像元讀出時鐘的周期為T，頻率為F= 1/T。幀轉移時間與幀周期相比可以忽略不計，因此幀周期主要由像元讀出時間決定。按常規(guī)方式逐行讀出時，估算幀周期為1056X546XT =576576T，根據(jù)幀周期要求，應滿足576576T < 84ms,即T < 0. 145us，像元讀出時鐘頻率應滿足F = 1/T > 6. 9MHz ;按上述合并方式讀出時，估算幀周期為(1056-500) X546XT = 303576T，根據(jù)幀周期要求，應滿足303576 < 84ms,即T < 0. 276us，像元讀出時鐘頻率應滿足F= 1/T>3. 62MHz。因此，按常規(guī)方式逐行讀出時，F(xiàn)PGA的工作頻率要求不小于7MHz， 而利用上述合并方式讀出時，F(xiàn)PGA的工作頻率要求不小于4MHz，顯然，F(xiàn)PGA的速度需求明顯降低，與常規(guī)的FPGA速度優(yōu)化相比，這種電路的優(yōu)化效果比較顯著。下面通過實施例對本實用新型做進一步說明，請繼續(xù)參見圖I :I、以ATMEL公司的TH7888A幀轉移CXD為例，該CXD具有雙端口讀出和單端口讀出兩種工作模式，以雙端口讀出為例。FPGA產(chǎn)生C⑶驅動時序，控制CXD曝光和讀出。CXD 感光區(qū)和存儲區(qū)的像元結構均為1056X1092(行X列)，4相驅動；移位寄存器的像元結構為1X1092(行X列)，2相驅動。以三線陣為例，在感光區(qū)中定義3行圖像，從上到下，依次為第27行，第528行和第1029行，構成一個3線陣。規(guī)定在第27行和第528行之間的行和第1029行之間的500行為無用行，其他行均為有用行。2、在幀轉移階段，F(xiàn)PGA產(chǎn)生幀轉移時鐘OPi (i = 1、2、3、4)和OMi (i = 1、2、3、 4)，將圖像感光區(qū)的1056行圖像逐行轉移到圖像存儲區(qū)。3、在單行轉移讀出階段，F(xiàn)PGA產(chǎn)生行轉移時鐘OMi (i = 1、2、3、4)將圖像存儲區(qū)的所有圖像行向移位寄存器方向移動I行，圖像存儲區(qū)第1056行圖像被轉移到CCD移位寄存器中；FPGA產(chǎn)生像元讀出時鐘OLi(i = 1、2)將移位寄存器中的1092/2 = 546個像元依次讀出(雙端口工作模式)。4、將圖像存儲區(qū)從第1055行至第1029行共27行圖像逐行轉移到移位寄存器中并依次讀出移位寄存器中的546個像元。5、在合并轉移讀出階段，F(xiàn)PGA產(chǎn)生行轉移時鐘OMi (i = 1、2、3、4)，將圖像存儲區(qū)的所有圖像行向移位寄存器方向連續(xù)移動2行，圖像存儲區(qū)第1028行和第1027行(無用行)圖像被轉移到CCD移位寄存器中進行合并；FPGA產(chǎn)生像元讀出時鐘OLi (i = 1、2)將移位寄存器中的546個像元依次讀出。6、將圖像存儲區(qū)從第1026行至第529行共498行圖像每相鄰2行轉移到移位寄存器中合并后，依次讀出移位寄存器中的546個像元。7、將圖像存儲區(qū)第528行轉移到移位寄存器中并依次讀出移位寄存器中的546個像元。8、將圖像存儲區(qū)從第527行至第28行共500行圖像每相鄰2行轉移到移位寄存器中合并后，依次讀出移位寄存器中的546個像元。9、將圖像存儲區(qū)從第27行至第I行共27行圖像逐行轉移到移位寄存器中并依次讀出移位寄存器中的546個像元。參見圖2，本實用新型還提供了一種基于FPGA的CXD控制電路，包括行轉移時序電路，該行轉移時序電路包括有限狀態(tài)機、信號發(fā)生器、輸出組合邏輯電路以及輸出寄存器； 有限狀態(tài)機依次通過信號發(fā)生器、輸出組合邏輯電路接入輸出寄存器；有限狀態(tài)機接入輸出組合邏輯電路；輸出組合邏輯電路分別接入信號發(fā)生器和有限狀態(tài)機。有限狀態(tài)機由計數(shù)器組成；信號發(fā)生器由移位寄存器和觸發(fā)器組成；輸出組合邏輯電路由非門和與非門組成；輸出寄存器由帶置位端的觸發(fā)器和帶復位端的觸發(fā)器組成。參見圖3和圖4，基于行轉移時序的實例電路的工作原理是信號發(fā)生器由移位寄存器和觸發(fā)器組成；觸發(fā)器接入輸出組合邏輯電路；輸出組合邏輯電路反饋分別接入觸發(fā)器以及移位寄存器。輸出組合邏輯電路由非門和與非門組成；觸發(fā)器通過非門后分別反饋至觸發(fā)器以及移位寄存器；移位寄存器接入與非門。輸出寄存器由帶置位端的觸發(fā)器和帶復位端的觸發(fā)器組成；輸出組合邏輯電路分別接入帶置位端的觸發(fā)器以及帶復位端的觸發(fā)器。I)輸入時鐘信號CLK，輸入異步復位信號RESET，低電平有效；2)輸出信號L1、L2作為CCD水平移位寄存器讀出時鐘，M1、M2、M3、M4作為存儲區(qū)垂直轉移時鐘；3) I個二進制計數(shù)器COUNTER，具有時鐘使能端CE和異步清零端ACLR，計數(shù)器寬度 5位，遞增工作模式，時鐘上升沿觸發(fā)；4) I個移位寄存器SHIFTER，具有時鐘使能端CE和并行數(shù)據(jù)載入端LOAD，寄存器寬度8位，循環(huán)左移工作模式，時鐘上升沿觸發(fā)；5) I個具有異步清零端ACLR的I位D觸發(fā)器FDC，時鐘上升沿觸發(fā)；6) 3個具有同步置位端S的I位D觸發(fā)器FDS，時鐘上升沿觸發(fā)；7) 3個具有同步復位端R的I位D觸發(fā)器FDR，時鐘上升沿觸發(fā)；8) 3 個反相器 INV ；9)4個具有反相輸入的2輸入與門AND2B2 ；10) FDC輸出信號FDC_Q通過I個反相器INV操作后得到信號FDC_D，F(xiàn)DC_D輸入 FDC的輸入端，異步復位信號RESET經(jīng)過I個反相器INV操作后接入異步清零端ACLR，當 RESET有效時，F(xiàn)DC_Q為‘0’，F(xiàn)DC_D為‘ I’，當異步復位釋放后，F(xiàn)DC_Q和H)C D均為時鐘CLK 的二分頻信號，相位相反；11)FDC_D作為時鐘使能信號分別連接到COUNTER和SHIFTER的使能端CE，當FDC_ D為高電平時，在時鐘的上升沿，COUNTER加1，SHIFTER循環(huán)左移I位；12) COUNTER的功能是對FDC_D信號的周期進行計數(shù)COUNTER < = COUNTER+1，每 32個周期循環(huán)一次，當計數(shù)值在0-15范圍時，輸出端C0UNTER_Q(4)為低電平，當計數(shù)值在 16-31范圍時，輸出端C0UNTER_Q(4)為低電平；13) C0UNTER_Q⑷作為輸入信號連接到SHIFTER的并行數(shù)據(jù)載入端LOAD，當 C0UNTER_Q (4)為高電平時，SHIFTER載入初值“00011100”，當COUNTER Q (4)為低電平時，SHIFTER 進行循環(huán)左移移位操作，SHIFTER (7:1) <= SHIFTER (6:0), SHIFTER (0) < = SHIFTER (7)，SHIFTER的功能是對初始值“00011100”進行移位操作；14)FDRl、FDSl、FDR2、FDR3、FDS2 和 FDS3 分別作為輸出信號 LI、L2、Ml、M2、M3 和 M4的輸出寄存器，其輸出端分別連接到上述輸出信號；15) C0UNTER_Q⑷經(jīng)過I個反相器操作后連接到FDRl的同步復位端和FDSl的同步置位端，F(xiàn)DC_Q和FDC_D分別作為FDRl和FDSl的輸入信號，當C0UNTER_Q(4)為高電平時，LI 為 FDC_Q，L2 為 FDC_D，當 C0UNTER_Q(4)為低電平時，LI 為 ‘0’，L2 為 ‘1’，如圖 3 所示；16)C0UNTER_Q(4)連接到FDR2、FDR3的同步復位端和FDS2、FDS3的同步置位端， C0UNTER_Q (4)反相后分別與 SHIFTER (I)、SHIFTER (3)、SHIFTER (5)和 SHIFTER (7)的反相信號進行與操作，此操作通過4個AND2B2門實現(xiàn)，4個AND2B2門的輸出分別作為FDR2、FDR3、 FDS2和FDS3的輸入信號，當C0UNTER_Q(4)為高電平時，Ml為‘0’，M2為‘0’，M3為‘I’，M4 為 ‘ I’，當 C0UNTER_Q(4)為低電平時，Ml < = NOT (SHIFTER(I) )，M2 < = NOT (SHIFTER(3))， M3 <= NOT (SHIFTER (5))，M4 < = NOT (SHIFTER (7))，如附圖 3 所示；17)當C0UNTER_Q (4)為高電平時，CCD執(zhí)行水平移位寄存器讀出操作，當C0UNTER_ Q(4)為低電平時，CCD執(zhí)行行轉移操作，連續(xù)轉移存儲區(qū)相鄰2行像元進入水平移位寄存器，即相鄰兩行像元合并。
權利要求1.一種基于FPGA的CCD控制電路，包括行轉移時序電路，其特征在于所述行轉移時序電路包括有限狀態(tài)機、信號發(fā)生器、輸出組合邏輯電路以及輸出寄存器；所述有限狀態(tài)機依次通過信號發(fā)生器、輸出組合邏輯電路接入輸出寄存器；所述有限狀態(tài)機接入輸出組合邏輯電路；所述輸出組合邏輯電路分別接入信號發(fā)生器和有限狀態(tài)機。
2.根據(jù)權利要求I所述的基于FPGA的CCD控制電路，其特征在于所述有限狀態(tài)機由計數(shù)器組成。
3.根據(jù)權利要求2所述的基于FPGA的CCD控制電路，其特征在于所述信號發(fā)生器由移位寄存器和觸發(fā)器組成；所述觸發(fā)器接入輸出組合邏輯電路；所述輸出組合邏輯電路反饋分別接入觸發(fā)器以及移位寄存器。
4.根據(jù)權利要求3所述的基于FPGA的CCD控制電路，其特征在于所述輸出組合邏輯電路由非門和與非門組成；所述觸發(fā)器通過非門后分別反饋至觸發(fā)器以及移位寄存器；所述移位寄存器接入與非門。
5.根據(jù)權利要求I或2或3或4所述的基于FPGA的CCD控制電路，其特征在于所述輸出寄存器由帶置位端的觸發(fā)器和帶復位端的觸發(fā)器組成；所述輸出組合邏輯電路分別接入帶置位端的觸發(fā)器以及帶復位端的觸發(fā)器。
專利摘要本實用新型涉及一種基于FPGA的CCD相機的控制電路，包括行轉移時序電路，該行轉移時序電路包括有限狀態(tài)機、信號發(fā)生器、輸出組合邏輯電路以及輸出寄存器；有限狀態(tài)機依次通過信號發(fā)生器、輸出組合邏輯電路接入輸出寄存器；有限狀態(tài)機接入輸出組合邏輯電路；輸出組合邏輯電路分別接入信號發(fā)生器和有限狀態(tài)機。本實用新型提出了一種大幅度降低FPGA的工作頻率并且結構簡單易于操作的基于FPGA的CCD控制電路。
文檔編號H04N5/357GK202309908SQ20112021466
公開日2012年7月4日 申請日期2011年6月23日 優(yōu)先權日2011年6月23日
發(fā)明者段永強, 汶德勝, 趙葆常, 高偉 申請人:中國科學院西安光學精密機械研究所