專(zhuān)利名稱(chēng)：32e1電口采集卡的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種32E1電口采集卡。
背景技術(shù)：
隨著通信技術(shù)的不斷發(fā)展，通信網(wǎng)絡(luò)日益復(fù)雜。信令是通信網(wǎng)的神經(jīng)，支撐和控制通信網(wǎng)的正常運(yùn)行。七號(hào)信令是目前國(guó)內(nèi)最主要的局間信令，在固定網(wǎng)、移動(dòng)網(wǎng)上都得到了廣泛采用。七號(hào)信令系統(tǒng)是數(shù)字通信網(wǎng)中采用最多的公共信道信號(hào)技術(shù)，隨著七號(hào)信令的普及，七號(hào)信令的業(yè)務(wù)量不斷增加，特別是在移動(dòng)信令網(wǎng)上，原有641ApS信令鏈路已經(jīng)不能完全適應(yīng)業(yè)務(wù)量增長(zhǎng)的需求，以及ISDN PRI中繼接口和數(shù)字中繼A接口的應(yīng)用量大大增加。

實(shí)用新型內(nèi)容為了克服現(xiàn)有的信令采集系統(tǒng)容量小、擴(kuò)展性差的不足，本實(shí)用新型提供了一種系統(tǒng)容量大，擴(kuò)展性好的32E1電口采集卡。32E1電口采集卡，包括4E1接口芯片、時(shí)隙交換芯片、現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)、 數(shù)字信號(hào)處理芯片(DSP)、和嵌入式處理器；所述的4E1接口芯片的輸入端通過(guò)高阻復(fù)接與El線(xiàn)連接，所述的4E1接口芯片的 8Mbps碼流輸入/輸出端與所述的時(shí)隙交換芯片的輸入/輸出端連接，所述的4E1接口芯片的地址總線(xiàn)、數(shù)據(jù)總線(xiàn)和控制總線(xiàn)分別與所述的時(shí)隙交換芯片、FPGA、DSP以及嵌入式處理器的地址總線(xiàn)、數(shù)據(jù)總線(xiàn)和控制總線(xiàn)相連，所述的時(shí)隙交換芯片的碼流輸出端與所述的 FPGA的串行碼流輸入端連接，所述的FPGA的同步信號(hào)輸出端EDMA與所述的DSP的并行數(shù)據(jù)輸入端EMIFA連接，所述的DSP的輸入/輸出端EMIFB與外擴(kuò)SDRAM的輸入/輸出端連接，所述的DSP的輸出碼流MCBSP 口與所述的FPGA連接，所述的DSP的PCI/HPI復(fù)用端口與所述的嵌入式處理器的本地總線(xiàn)端口連接；所述的嵌入式處理器通過(guò)網(wǎng)絡(luò)接口與計(jì)算機(jī)連接，所述的嵌入式處理器的調(diào)試信號(hào)通過(guò)串口接口電路與所述的計(jì)算機(jī)的串口接口電路連接。進(jìn)一步，所述的采集卡中設(shè)有El系統(tǒng)時(shí)鐘同步器，所述的時(shí)鐘同步器產(chǎn)生的同步時(shí)鐘信號(hào)分別輸入所述的4E1接口芯片、時(shí)隙交換芯片、FPGAJP DSP。進(jìn)一步，所述的嵌入式處理器通過(guò)千兆網(wǎng)絡(luò)接口電路與所述的計(jì)算機(jī)的千兆網(wǎng)口連接。或者，所述的嵌入式處理器通過(guò)百兆網(wǎng)絡(luò)接口電路與所述的計(jì)算機(jī)的百兆網(wǎng)口連接。本實(shí)用新型中，4E1接口芯片分別與時(shí)隙交換芯片、FPGA、DSP以及嵌入式處理器相連，不僅能支持最多IOM條單向641ibpS信令鏈路，還能支持32條單向高速2Mbps信令鏈路，對(duì)接收的64E1信號(hào)進(jìn)行自適應(yīng)放大，可以對(duì)所有通道數(shù)據(jù)按接收時(shí)間進(jìn)行排序，并將消息信令單元通過(guò)以太網(wǎng)發(fā)出；同時(shí)該采集卡還支持2048個(gè)通道的語(yǔ)音采集、疊加，并通過(guò)以太網(wǎng)發(fā)出。本實(shí)用新型具有容量大，可以實(shí)現(xiàn)32E1單向線(xiàn)路的語(yǔ)音監(jiān)聽(tīng)及信令預(yù)處理功能， 可通過(guò)千兆網(wǎng)口實(shí)現(xiàn)實(shí)時(shí)通訊的優(yōu)點(diǎn)。

圖1是本實(shí)用新型的總體設(shè)計(jì)框圖。圖2是本實(shí)用新型的線(xiàn)路框圖。
具體實(shí)施方式
實(shí)施例一參照?qǐng)D1、232E1電口采集卡，包括4E1接口芯片、時(shí)隙交換芯片、現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)、 數(shù)字信號(hào)處理芯片(DSP)、和嵌入式處理器；所述的4E1接口芯片的輸入端通過(guò)高阻復(fù)接與El線(xiàn)連接，所述的4E1接口芯片的 8Mbps碼流輸入/輸出端與所述的時(shí)隙交換芯片的輸入/輸出端連接，所述的4E1接口芯片的地址總線(xiàn)、數(shù)據(jù)總線(xiàn)和控制總線(xiàn)分別與所述的時(shí)隙交換芯片、FPGA、DSP以及嵌入式處理器的地址總線(xiàn)、數(shù)據(jù)總線(xiàn)和控制總線(xiàn)相連，所述的時(shí)隙交換芯片的碼流輸出端與所述的 FPGA的串行碼流輸入端連接，所述的FPGA的同步信號(hào)輸出端EDMA與所述的DSP的并行數(shù)據(jù)輸入端EMIFA連接，所述的DSP的輸入/輸出端EMIFB與外擴(kuò)SDRAM的輸入/輸出端連接，所述的DSP的輸出碼流MCBSP 口與所述的FPGA連接，所述的DSP的PCI/HPI復(fù)用端口與所述的嵌入式處理器的本地總線(xiàn)端口連接；所述的嵌入式處理器通過(guò)網(wǎng)絡(luò)接口與計(jì)算機(jī)連接，所述的嵌入式處理器的調(diào)試信號(hào)通過(guò)串口接口電路與所述的計(jì)算機(jī)的串口接口電路連接。所述的采集卡中設(shè)有El系統(tǒng)時(shí)鐘同步器，所述的時(shí)鐘同步器產(chǎn)生的同步時(shí)鐘信號(hào)分別輸入所述的4E1接口芯片、時(shí)隙交換芯片、FPGAJP DSP。所述的嵌入式處理器通過(guò)千兆網(wǎng)絡(luò)接口電路與所述的計(jì)算機(jī)的千兆網(wǎng)口連接。本實(shí)用新型中，4E1接口芯片分別與時(shí)隙交換芯片、FPGA、DSP以及嵌入式處理器相連，不僅能支持最多IOM條單向641ibpS信令鏈路，還能支持32條單向高速2Mbps信令鏈路，對(duì)接收的64E1信號(hào)進(jìn)行自適應(yīng)放大，可以對(duì)所有通道數(shù)據(jù)按接收時(shí)間進(jìn)行排序，并將消息信令單元通過(guò)以太網(wǎng)發(fā)出；同時(shí)該采集卡還支持2048個(gè)通道的語(yǔ)音采集、疊加，并通過(guò)以太網(wǎng)發(fā)出。本實(shí)施例具有容量大，可以實(shí)現(xiàn)32E1單向線(xiàn)路的語(yǔ)音監(jiān)聽(tīng)及信令預(yù)處理功能，可通過(guò)千兆網(wǎng)口實(shí)現(xiàn)實(shí)時(shí)通訊的優(yōu)點(diǎn)。實(shí)施例二本實(shí)施例與實(shí)施例一的區(qū)別在于所述的嵌入式處理器通過(guò)百兆網(wǎng)絡(luò)接口電路與所述的計(jì)算機(jī)的百兆網(wǎng)口連接。其余結(jié)構(gòu)都相同。本實(shí)施例具有容量大，可以實(shí)現(xiàn)32E1單向線(xiàn)路的語(yǔ)音監(jiān)聽(tīng)及信令預(yù)處理功能，可通過(guò)百兆網(wǎng)口實(shí)現(xiàn)實(shí)時(shí)通訊的優(yōu)點(diǎn)。本說(shuō)明書(shū)實(shí)施例所述的內(nèi)容僅僅是對(duì)實(shí)用新型構(gòu)思的實(shí)現(xiàn)形式的列舉，本實(shí)用新型的保護(hù)范圍不應(yīng)當(dāng)被視為僅限于實(shí)施例所陳述的具體形式，本實(shí)用新型的保護(hù)范圍也及于本領(lǐng)域技術(shù)人員根據(jù)本實(shí)用新型構(gòu)思所能夠想到的等同技術(shù)手段。
權(quán)利要求1.32E1電口采集卡，其特征在于包括4E1接口芯片、時(shí)隙交換芯片、現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)、數(shù)字信號(hào)處理芯片(DSP)、和嵌入式處理器；所述的4E1接口芯片的輸入端通過(guò)高阻復(fù)接與El線(xiàn)連接，所述的4E1接口芯片的 8Mbps碼流輸入/輸出端與所述的時(shí)隙交換芯片的輸入/輸出端連接，所述的4E1接口芯片的地址總線(xiàn)、數(shù)據(jù)總線(xiàn)和控制總線(xiàn)分別與所述的時(shí)隙交換芯片、FPGA、DSP以及嵌入式處理器的地址總線(xiàn)、數(shù)據(jù)總線(xiàn)和控制總線(xiàn)相連，所述的時(shí)隙交換芯片的碼流輸出端與所述的 FPGA的串行碼流輸入端連接，所述的FPGA的同步信號(hào)輸出端EDMA與所述的DSP的并行數(shù)據(jù)輸入端EMIFA連接，所述的DSP的輸入/輸出端EMIFB與外擴(kuò)SDRAM的輸入/輸出端連接，所述的DSP的輸出碼流MCBSP 口與所述的FPGA連接，所述的DSP的PCI/HPI復(fù)用端口與所述的嵌入式處理器的本地總線(xiàn)端口連接；所述的嵌入式處理器通過(guò)網(wǎng)絡(luò)接口與計(jì)算機(jī)連接，所述的嵌入式處理器的調(diào)試信號(hào)通過(guò)串口接口電路與所述的計(jì)算機(jī)的串口接口電路連接。
2.如權(quán)利要求1所述的32E1電口采集卡，其特征在于所述的采集卡中設(shè)有El系統(tǒng)時(shí)鐘同步器，所述的時(shí)鐘同步器產(chǎn)生的同步時(shí)鐘信號(hào)分別輸入所述的4E1接口芯片、時(shí)隙交換芯片、FPGAJP DSP。
3.如權(quán)利要求1或2所述的32E1電口采集卡，其特征在于所述的嵌入式處理器通過(guò)千兆網(wǎng)絡(luò)接口電路與所述的計(jì)算機(jī)的千兆網(wǎng)口連接。
4.如權(quán)利要求1或2所述的32E1電口采集卡，其特征在于所述的嵌入式處理器通過(guò)百兆網(wǎng)絡(luò)接口電路與所述的計(jì)算機(jī)的百兆網(wǎng)口連接。
專(zhuān)利摘要32E1電口采集卡，包括4E1接口芯片、時(shí)隙交換芯片、現(xiàn)場(chǎng)可編程門(mén)陣列、數(shù)字信號(hào)處理芯片、和嵌入式處理器；4E1接口芯片的輸入端通過(guò)高阻復(fù)接與E1線(xiàn)連接，4E1接口芯片與時(shí)隙交換芯片，4E1接口芯片的地址總線(xiàn)、數(shù)據(jù)總線(xiàn)和控制總線(xiàn)分別與時(shí)隙交換芯片、FPGA、DSP以及嵌入式處理器的地址總線(xiàn)、數(shù)據(jù)總線(xiàn)和控制總線(xiàn)相連，時(shí)隙交換芯片與FPGA連接，F(xiàn)PGA與DSP連接，DSP與外擴(kuò)SDRAM連接，DSP與嵌入式處理器連接；嵌入式處理器通過(guò)網(wǎng)絡(luò)接口與計(jì)算機(jī)連接，嵌入式處理器的調(diào)試信號(hào)通過(guò)串口接口電路與計(jì)算機(jī)的串口接口電路連接。本實(shí)用新型具有容量大，能實(shí)現(xiàn)32E1單向線(xiàn)路的語(yǔ)音監(jiān)聽(tīng)及信令預(yù)處理功能優(yōu)點(diǎn)。
文檔編號(hào)H04L12/02GK202268899SQ201120353688
公開(kāi)日2012年6月6日 申請(qǐng)日期2011年9月20日 優(yōu)先權(quán)日2011年9月20日
發(fā)明者丁子春, 劉原原, 盧凱杰, 徐佐, 朱孔斌, 歐陽(yáng)添倍, 章繼玲, 陳博, 駱曉寶 申請(qǐng)人:浙江銘道通信技術(shù)有限公司