專利名稱：運(yùn)行時(shí)可重構(gòu)的嵌入式安全實(shí)時(shí)圖像壓縮系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種運(yùn)行時(shí)可重構(gòu)的嵌入式安全實(shí)時(shí)圖像壓縮系統(tǒng)。
背景技術(shù)：
隨著多媒體技術(shù)和網(wǎng)絡(luò)通信技術(shù)的飛速發(fā)展，特別是近年來(lái)物聯(lián)網(wǎng)的發(fā)展，極大地促進(jìn)了人們對(duì)實(shí)時(shí)圖像和視頻信息的需求。傳統(tǒng)實(shí)時(shí)圖像及視頻的傳輸主要采用有線的方式，這大大降低了實(shí)時(shí)圖像視頻采集設(shè)備的移動(dòng)性和易用性。為解決這個(gè)問(wèn)題，可改用目前正處于快速發(fā)展階段的無(wú)線網(wǎng)絡(luò)，但是無(wú)線網(wǎng)絡(luò)帶寬非常有限、安全性較低底，因此必須先解決這些問(wèn)題，才能使無(wú)線網(wǎng)絡(luò)傳輸成為可能。對(duì)原始圖像進(jìn)行壓縮，減少圖像大小，無(wú)疑是解決帶寬問(wèn)題的一個(gè)有效辦法。在目前眾多圖像壓縮算法中，又以JPEG最為常用。所謂JPEG，是聯(lián)合圖象專家組(Joint Picture Expert Group)的英文縮寫，是一個(gè)在國(guó)際標(biāo)準(zhǔn)組織(ISO)下從事靜態(tài)影像壓縮標(biāo)準(zhǔn)制定的委員會(huì)。該標(biāo)準(zhǔn)具有較高的壓縮效率和較低的圖像失真，已成為圖像壓縮領(lǐng)域國(guó)際通用的標(biāo)準(zhǔn)之一，與JPEG2000相比，實(shí)現(xiàn)復(fù)雜度較低，更適合用于資源有限的嵌入式設(shè)備中。從技術(shù)實(shí)現(xiàn)的角度看，目前嵌入式領(lǐng)域主要采用三種方式來(lái)實(shí)現(xiàn)圖像采集壓縮。 第一種，采用單獨(dú)的微控制器(MCU)，這種實(shí)現(xiàn)方式成本較低，但是MCU運(yùn)算能力有限，遠(yuǎn)遠(yuǎn)無(wú)法達(dá)到實(shí)時(shí)要求。第二種采用微控制器+數(shù)字信號(hào)處理器(DSP)的方式，這種實(shí)現(xiàn)一定程度上克服了 MCU運(yùn)算能力不足的缺陷，但成本大大提高，而且不利于系統(tǒng)的集成。第三種也是最主流的一種，采用專用圖像壓縮處理芯片(ASIC)，但是專用圖像處理芯片靈活性較差，編碼方式固定，且傳輸中采用的是標(biāo)準(zhǔn)JPEG文件交換格式(JFIF)，不僅不安全，而且每幅圖像都包含大量相同的文件頭信息，占用了寶貴的帶寬資源。

發(fā)明內(nèi)容
本發(fā)明的目的就是為彌補(bǔ)現(xiàn)有技術(shù)的不足，本發(fā)明提出了一種運(yùn)行時(shí)可重構(gòu)的嵌入式安全實(shí)時(shí)圖像壓縮系統(tǒng)，它適用于采用無(wú)線傳輸?shù)膶?shí)時(shí)圖像采集處理的應(yīng)用環(huán)境中， 例如無(wú)線監(jiān)控。整套系統(tǒng)基于ARM和FPGA平臺(tái)，ARM作為核心控制單元，提供與無(wú)線模塊的通信接口，負(fù)責(zé)與上位機(jī)通信，接收從上位機(jī)傳輸?shù)募用艿牟糠挚芍貥?gòu)配置文件并發(fā)送壓縮好的圖像數(shù)據(jù)到上位機(jī)；另外管理重構(gòu)過(guò)程，解密部分可重構(gòu)配置文件并控制進(jìn)行FPGA 的重構(gòu)。FPGA作為JPEG圖像壓縮加速器，通過(guò)并行處理、流水線技術(shù)來(lái)加速圖像壓縮過(guò)程。 并且通過(guò)運(yùn)行時(shí)可重構(gòu)技術(shù)，動(dòng)態(tài)改變量化模塊和Huffman編碼模塊，增強(qiáng)了安全性。為實(shí)現(xiàn)上述目的，本發(fā)明采用如下技術(shù)方案
一種運(yùn)行時(shí)可重構(gòu)的嵌入式安全實(shí)時(shí)圖像壓縮系統(tǒng)，它包括圖像采集模塊、數(shù)據(jù)處理模塊、無(wú)線通信模塊和供電模塊；其中，圖像采集模塊負(fù)責(zé)采集原始圖像并暫存圖像；數(shù)據(jù)處理模塊從圖像采集模塊中獲得原始圖像數(shù)據(jù)并進(jìn)行壓縮編碼，控制壓縮后的碼流輸出到CN 102547288 A無(wú)線通信模塊；無(wú)線通信模塊負(fù)責(zé)數(shù)據(jù)的收發(fā)；供電模塊則負(fù)責(zé)為各相應(yīng)模塊提供所需電源。所述圖像采集模塊主要包含兩部分第一是圖像傳感芯片及鏡頭，圖像傳感芯片輸出格式為RAW RGB、RGB、YUV或者YCrCb ；第二是圖像存儲(chǔ)緩沖設(shè)備，為FIFO、SRAM或 SDRAM存儲(chǔ)設(shè)備。所述的無(wú)線通信模塊主要用來(lái)接收上位機(jī)加密的可重構(gòu)量化模塊和熵編碼模塊的配置文件，并發(fā)送壓縮好的圖像數(shù)據(jù)；采用3G模塊、433MHz無(wú)線模塊或2. 4GHz無(wú)線模塊。所述數(shù)據(jù)處理模塊主要包含微控制器和FPGA兩部分，采用微控制器芯片和FPGA 芯片，其中微控制器芯片通過(guò)GPIO 口與FPGA芯片相連，其中部分端口連接到FPGA芯片的 JTAG編程接口 ；FPGA芯片與圖像存儲(chǔ)緩沖設(shè)備的數(shù)據(jù)輸出端口及控制端口相連；微控制器芯片運(yùn)行用于控制的協(xié)議棧，F(xiàn)PGA芯片則是圖像壓縮的核心，其上是可重構(gòu)的JPEG編碼模塊，用來(lái)加速圖像壓縮過(guò)程。所述的協(xié)議棧包括四層，抽象層、控制層、狀態(tài)描述層和應(yīng)用層。所述的抽象層主要是為在不同平臺(tái)間移植而設(shè)計(jì)，主要包含兩部分第一部分，傳統(tǒng)的硬件抽象層，即微控制器芯片、無(wú)線通信模塊及圖像采集模塊；第二部分，可重構(gòu)硬件抽象層，其主要由3部分構(gòu)成
1)部分可重構(gòu)系統(tǒng)的架構(gòu)及FPGA描述，包括FPGA芯片供應(yīng)商、芯片型號(hào)、可提供的資
源；
2)可重構(gòu)配置文件庫(kù)，主要包含初始化和采用默認(rèn)圖像壓縮方式時(shí)所需的部分重構(gòu)配置文件及全局配置文件；
3)FPGA編程器，主要用來(lái)控制對(duì)FPGA芯片進(jìn)行編程。所述的控制層主要是根據(jù)已知條件控制重構(gòu)、數(shù)據(jù)收發(fā)，它負(fù)責(zé)決定是否可以重構(gòu)，在不適合重構(gòu)或重構(gòu)失敗時(shí)采取的措施；其主要包含四部分內(nèi)容
1)無(wú)線收發(fā)模塊控制，主要控制接收上位機(jī)傳來(lái)的加密的可重構(gòu)量化模塊和熵編碼模塊的配置文件及發(fā)送壓縮后的圖像數(shù)據(jù)；在需要重構(gòu)時(shí)，它從無(wú)線模塊接收重構(gòu)配置信息， 并緩存在內(nèi)存供解密模塊使用；在圖像壓縮完成后，它控制從FPGA芯片中讀取數(shù)據(jù)并控制無(wú)線模塊發(fā)送；
2)解密模塊，該模塊主要用來(lái)解密收到的重構(gòu)配置信息；
3)圖像存儲(chǔ)緩沖流量控制，因?yàn)閳D像采集模塊不停的向緩沖中寫數(shù)據(jù)，為防止數(shù)據(jù)覆蓋，需要進(jìn)行流量控制；當(dāng)一幅完整的圖像寫到緩沖中后，在壓縮模塊讀完數(shù)據(jù)之前，微控制器芯片將會(huì)暫時(shí)禁止寫時(shí)鐘信號(hào)，等到讀取完畢后，再使能該控制信號(hào)，從而允許下一幅圖像寫入；
4)重構(gòu)控制，負(fù)責(zé)判定是否可以重構(gòu)，如果可以，調(diào)用抽象層的編程器進(jìn)行重構(gòu)，等待重構(gòu)完成，并返回重構(gòu)成功信號(hào)；如果不可以或者重構(gòu)超時(shí)，則判斷原因，并做相應(yīng)處理。所述的狀態(tài)描述層主要用于描述現(xiàn)有資源使用情況和正在執(zhí)行的任務(wù)情況；所述的應(yīng)用層根據(jù)需求和狀態(tài)描述層信息，調(diào)用底層服務(wù)，完成圖像實(shí)時(shí)采集、壓縮和傳輸任務(wù)。所述的可重構(gòu)的JPEG編碼模塊是指將JPEG基本模式的量化模塊和熵編碼模塊設(shè)計(jì)為部分可重構(gòu)模塊方式，其他模塊則采用靜態(tài)模塊方式，即分別為頂層模塊設(shè)計(jì)，靜態(tài)模塊設(shè)計(jì)和可重構(gòu)模塊設(shè)計(jì)
頂層模塊主要采用黑盒例化，并負(fù)責(zé)模塊之間連接，模塊間采用Bus Macros通信； 靜態(tài)模塊包括2DDCT模塊，Zigzag掃描模塊，預(yù)編解碼模塊和組裝模塊；2DDCT模塊負(fù)責(zé)完成二維離散余弦變換；Zigzag模塊主要用來(lái)完成之字形掃描，改變交流數(shù)據(jù)的輸出順序；預(yù)編解碼模塊主要完成對(duì)直流系數(shù)的差分編碼和對(duì)交流系數(shù)的游程編碼，并預(yù)解碼為帶標(biāo)志位的中間編碼格式，為后面的熵編碼做準(zhǔn)備；組裝模塊負(fù)責(zé)將不定長(zhǎng)熵編碼數(shù)據(jù)流組裝成定長(zhǎng)的數(shù)據(jù)，并輸出；
可重構(gòu)模塊包含量化模塊和熵編碼模塊，量化模塊負(fù)責(zé)對(duì)之字形掃描后的數(shù)據(jù)按照量化表進(jìn)行量化，并將量化后的結(jié)果輸出給預(yù)編解碼模塊；該模塊利用Bus Macros從固定區(qū)域的Zigzag模塊讀取數(shù)據(jù)，并將數(shù)據(jù)輸出到固定區(qū)域的預(yù)編解碼模塊；熵編碼模塊負(fù)責(zé)對(duì)預(yù)編解碼后的數(shù)據(jù)進(jìn)行熵編碼，并將熵編碼后的結(jié)果輸出到組裝模塊組裝；因此同樣需要 Bus Macros與固定區(qū)域的相應(yīng)模塊通信。一種運(yùn)行時(shí)可重構(gòu)的嵌入式安全實(shí)時(shí)圖像壓縮系統(tǒng)的工作方法，它的工作過(guò)程為
1)系統(tǒng)初始化；
2)判斷是否需要采集并壓縮圖像；若否，則進(jìn)入低功耗運(yùn)行模式，等待中斷發(fā)生，在中斷喚醒時(shí)繼續(xù)判斷；若是，則轉(zhuǎn)入下一步；
3)判斷壓縮模塊是否需要重構(gòu)；若否，轉(zhuǎn)入步驟7)；若是，則判斷部分重構(gòu)配置文件是否在本地，若否則轉(zhuǎn)入步驟4)，若是則轉(zhuǎn)入步驟6)；
4)微控制器控制從上位機(jī)接收加密的部分可重構(gòu)配置文件；
5)微控制器解密獲得部分可重構(gòu)配置文件；
6)微控制器控制完成部分重構(gòu)；
7)采集圖像并壓縮；
8)通過(guò)無(wú)線模塊發(fā)送給上位機(jī)。本發(fā)明的有益效果是整套系統(tǒng)基于ARM和FPGA平臺(tái)。其中ARM作為核心控制單元，用于綜合控制系統(tǒng)的正確運(yùn)行。FPGA作為核心編碼器件，采用運(yùn)行時(shí)可重構(gòu)技術(shù)，在加速的同時(shí)，也保證了安全性。


圖1本發(fā)明的系統(tǒng)架構(gòu)框圖； 圖2本發(fā)明的協(xié)議棧組成圖3本發(fā)明的可重構(gòu)編碼模塊框圖； 圖4系統(tǒng)工作流程圖。
具體實(shí)施例方式下面結(jié)合附圖與實(shí)施例對(duì)本發(fā)明做進(jìn)一步說(shuō)明。如圖1所示，本實(shí)施例包括圖像采集模塊、數(shù)據(jù)處理模塊、無(wú)線通信模塊和供電模塊。其中，圖像采集模塊負(fù)責(zé)采集原始圖像暫存圖像；數(shù)據(jù)處理模塊從圖像采集模塊中獲得原始圖像數(shù)據(jù)并進(jìn)行壓縮編碼，控制壓縮后的碼流輸出到無(wú)線通信模塊；無(wú)線通信模塊負(fù)責(zé)數(shù)據(jù)的收發(fā)；供電模塊則負(fù)責(zé)為各相應(yīng)模塊提供所需電源。所述的圖像采集設(shè)備主要包含兩部分第一是圖像傳感芯片及鏡頭，傳感芯片輸出格式可以為RAW RGB、RGB、YUV或者YCrCb。本實(shí)施例中圖像傳感芯片選用OmniVision 的0V7670，輸出模式選擇YUV422。第二是圖像存儲(chǔ)緩沖設(shè)備，可以采用FIFO、SRAM、SDRAM 等存儲(chǔ)設(shè)備。本實(shí)施例選擇Averlogic的AL422芯片，大小為3M位的FIFO，通過(guò)并行總線與FPGA連接。所述的無(wú)線通信模塊主要用來(lái)接收上位機(jī)加密的可重構(gòu)量化模塊和熵編碼模塊的配置文件，并發(fā)送壓縮好的圖像數(shù)據(jù)?？刹捎?G模塊、433MHz無(wú)線模塊和2. 4GHz無(wú)線模塊等多種實(shí)現(xiàn)方式。本實(shí)施例選擇西門子的3G模塊，通過(guò)UART與微控制器連接。所述的供電模塊采用5v電源或者電池供電。本實(shí)施例選擇USB供電，以方便PC 機(jī)直接供電。所述的數(shù)據(jù)處理模塊是該系統(tǒng)的核心，主要包含微控制器和FPGA兩部分?？紤]嵌入式設(shè)備的低成本和低功耗特性，可選用低端的微控制器芯片和FPGA芯片。本實(shí)施例選擇意法半導(dǎo)體公司的低成本微控制器STM32F103和Xilinx公司的低端FPGA芯片Spartan 3E 系列的XC3S500E，STM32F103通過(guò)GPIO 口與XC3S500E相連，其中部分端口連接到XC3S500E 的JTAG編程接口。STM32F103是系統(tǒng)控制的核心，其上運(yùn)行用于控制的協(xié)議棧。如圖2所示，包括四層，抽象層、控制層、狀態(tài)描述層和應(yīng)用層。所述的抽象層主要是為在不同平臺(tái)間移植而設(shè)計(jì)。本實(shí)施例中，傳統(tǒng)硬件抽象層主要包含STM32F103的部分外設(shè)驅(qū)動(dòng)和控制上電初始化、基本的3G模塊收發(fā)數(shù)據(jù)命令；可重構(gòu)硬件抽象層包括一個(gè)對(duì))(C3S500E描述的結(jié)構(gòu)體、采用CCITD推薦的量化表和Huffman 表對(duì)應(yīng)的量化模塊和熵編碼模塊的部分可重構(gòu)配置文件和用于配置FPGA芯片的JTAG控制
ο所述的控制層主要作用是根據(jù)已知條件控制重構(gòu)、數(shù)據(jù)收發(fā)等，它負(fù)責(zé)決定是否可以重構(gòu)，在不適合重構(gòu)或重構(gòu)失敗時(shí)采取的措施等。本實(shí)施例包含四部分內(nèi)容
1)與3G模塊通信，通過(guò)UART從3G模塊接收加密的部分可重構(gòu)配置文件并保存到內(nèi)存或者發(fā)送壓縮好的圖像數(shù)據(jù)。2)解密模塊。加密算法多種多樣，考慮STM32F103的運(yùn)算能力，本實(shí)施例選用3DES 加密算法，由于解密的只是部分可重構(gòu)配置文件，文件較小，使得解密成為可能。3)圖像存儲(chǔ)緩沖流量控制。本實(shí)例中圖像傳感芯片0V7670配置為30fps的VGA 輸出模式，壓縮模塊能夠處理所有輸出圖像，因此不需要復(fù)雜流量控制，本實(shí)施例將其簡(jiǎn)化為重置AL422的寫指針。4)重構(gòu)控制。本實(shí)施例中通過(guò)調(diào)用抽象層的JTAG控制器進(jìn)行FPGA重構(gòu)，并返回重構(gòu)成功或失敗信號(hào)。所述的狀態(tài)描述層主要用于描述現(xiàn)有資源使用情況和正在執(zhí)行的任務(wù)情況。本實(shí)施例中定義了兩個(gè)數(shù)據(jù)結(jié)構(gòu)體描述目前可提供的資源和系統(tǒng)目前的任務(wù)狀態(tài)，并定義了相應(yīng)函數(shù)用于改變上述結(jié)構(gòu)體。所述的應(yīng)用層根據(jù)需求和狀態(tài)描述層信息，調(diào)用底層服務(wù)，完成圖像實(shí)時(shí)采集、壓縮和傳輸任務(wù)。本實(shí)施例中應(yīng)用層流程如圖4所示，在無(wú)任務(wù)時(shí)，控制系統(tǒng)轉(zhuǎn)到休眠狀態(tài)， 以節(jié)省能量消耗。在需要采集壓縮圖像時(shí)，則判斷是否需要重構(gòu)，如果不需要，則直接開(kāi)始圖像采集壓縮。如果需要，則判斷重構(gòu)配置文件是否在本地庫(kù)中，如果在，則調(diào)用重構(gòu)控制模塊完成重構(gòu)，然后就可以開(kāi)始圖像的采集壓縮。如果不在，則從上位機(jī)接收加密的重構(gòu)配置文件，并解密暫存于本地存儲(chǔ)器中，然后就可以調(diào)用重構(gòu)控制模塊完成重構(gòu)。)(C3S500E是圖像壓縮的核心，其上是可重構(gòu)的JPEG編碼模塊，用來(lái)加速圖像壓縮過(guò)程。所述的可重構(gòu)JPEG編碼模塊是指將JPEG基本模式的量化模塊和熵編碼模塊設(shè)計(jì)為部分可重構(gòu)方式，其他模塊則采用靜態(tài)模塊方式。如圖3所示。本實(shí)施例采用top-down設(shè)計(jì)方法，分別為頂層模塊設(shè)計(jì)、靜態(tài)模塊設(shè)計(jì)和可重構(gòu)模塊設(shè)計(jì)。頂層模塊主要采用黑盒例化，并負(fù)責(zé)模塊之間的連接。靜態(tài)子模塊包括2DDCT模塊，Zigzag掃描模塊，預(yù)編解碼模塊和組裝模塊。2DDCT 模塊。負(fù)責(zé)完成二維離散余弦變換。Zigzag模塊主要用來(lái)完成之字形掃描，改變交流數(shù)據(jù)的輸出順序。預(yù)編解碼模塊主要完成對(duì)直流系數(shù)的差分編碼和對(duì)交流系數(shù)的游程編碼，并預(yù)解碼為帶標(biāo)志位的中間編碼格式，為后面的熵編碼做準(zhǔn)備。組裝模塊負(fù)責(zé)將不定長(zhǎng)熵編碼數(shù)據(jù)流組裝成定長(zhǎng)的數(shù)據(jù)，并輸出?？芍貥?gòu)模塊包含量化模塊和熵編碼模塊。量化模塊負(fù)責(zé)對(duì)之字形掃描后的數(shù)據(jù)按照量化表進(jìn)行量化，并將量化后的結(jié)果輸出給預(yù)編解碼模塊。因此該模塊需要Bus Macros 從固定區(qū)域的Zigzag模塊讀取數(shù)據(jù)，并將數(shù)據(jù)輸出到固定區(qū)域的預(yù)編解碼模塊。熵編碼模塊負(fù)責(zé)對(duì)預(yù)編解碼后的數(shù)據(jù)進(jìn)行熵編碼，并將熵編碼后的結(jié)果輸出到組裝模塊組裝。因此同樣需要Bus Macros與固定區(qū)域的相應(yīng)模塊通信。在規(guī)劃階段，通過(guò)用戶約束文件定義可重構(gòu)區(qū)域。本實(shí)施例中每個(gè)可重構(gòu)區(qū)域占四列CLB，并放置模塊間通信所需的Bus Macros。綜上，本實(shí)施例實(shí)現(xiàn)了可重構(gòu)的JPEG基本模式編碼器。本實(shí)施例在STM32F103采用72MHZ主頻運(yùn)行、XC3S500E采用50MHZ時(shí)鐘輸入下， 可以達(dá)到采集壓縮640*480的圖像80幀/秒的實(shí)時(shí)采集壓縮速度，而且通過(guò)部分可重構(gòu)實(shí)現(xiàn)了動(dòng)態(tài)量化表和huffman編碼表，大大增強(qiáng)了安全性。另外所用芯片均為低端芯片，價(jià)格便宜，成本低廉。
權(quán)利要求
1.一種運(yùn)行時(shí)可重構(gòu)的嵌入式安全實(shí)時(shí)圖像壓縮系統(tǒng)，其特征是，它包括圖像采集模塊、數(shù)據(jù)處理模塊、無(wú)線通信模塊和供電模塊；其中，圖像采集模塊負(fù)責(zé)采集原始圖像暫存圖像；數(shù)據(jù)處理模塊從圖像采集模塊中獲得原始圖像數(shù)據(jù)并進(jìn)行壓縮編碼，控制壓縮后的碼流輸出無(wú)線通信模塊；無(wú)線通信模塊負(fù)責(zé)數(shù)據(jù)的收發(fā)；供電模塊則負(fù)責(zé)為各相應(yīng)模塊提供所需電源。
2.如權(quán)利要求1所述的運(yùn)行時(shí)可重構(gòu)的嵌入式安全實(shí)時(shí)圖像壓縮系統(tǒng)，其特征是，所述圖像采集模塊主要包含兩部分第一是圖像傳感芯片及鏡頭，圖像傳感芯片輸出格式為 RAW RGB、RGB、YUV或者YCrCb ；第二是圖像存儲(chǔ)緩沖設(shè)備，為FIF0、SRAM或SDRAM存儲(chǔ)設(shè)備。
3.如權(quán)利要求1所述的運(yùn)行時(shí)可重構(gòu)的嵌入式安全實(shí)時(shí)圖像壓縮系統(tǒng)，其特征是，所述的無(wú)線通信模塊主要用來(lái)接收上位機(jī)加密的可重構(gòu)量化模塊和熵編碼模塊的配置文件， 并發(fā)送壓縮好的圖像數(shù)據(jù)；采用3G模塊、433MHz無(wú)線模塊或2. 4GHz無(wú)線模塊。
4.如權(quán)利要求1所述的運(yùn)行時(shí)可重構(gòu)的嵌入式安全實(shí)時(shí)圖像壓縮系統(tǒng)，其特征是，所述數(shù)據(jù)處理模塊主要包含微控制器和FPGA兩部分，采用微控制器芯片和FPGA芯片，其中微控制器芯片通過(guò)GPIO 口與FPGA芯片相連，其中部分端口連接到FPGA芯片的JTAG編程接口 ；FPGA芯片與圖像存儲(chǔ)緩沖設(shè)備的數(shù)據(jù)輸出端口及控制端口相連；微控制器芯片運(yùn)行用于控制的協(xié)議棧，F(xiàn)PGA芯片則是圖像壓縮的核心，其上是可重構(gòu)的JPEG編碼模塊，用來(lái)加速圖像壓縮過(guò)程。
5.如權(quán)利要求4所述的運(yùn)行時(shí)可重構(gòu)的嵌入式安全實(shí)時(shí)圖像壓縮系統(tǒng)，其特征是，所述的協(xié)議棧包括四層，抽象層、控制層、狀態(tài)描述層和應(yīng)用層。
6.如權(quán)利要求5所述的運(yùn)行時(shí)可重構(gòu)的嵌入式安全實(shí)時(shí)圖像壓縮系統(tǒng)，其特征是，所述的抽象層主要是為在不同平臺(tái)間移植而設(shè)計(jì)，主要包含兩部分第一部分，傳統(tǒng)的硬件抽象層，即微控制器芯片、無(wú)線通信模塊及圖像采集模塊；第二部分，可重構(gòu)硬件抽象層，其主要由3部分構(gòu)成1)部分可重構(gòu)系統(tǒng)的架構(gòu)及FPGA描述，包括FPGA芯片供應(yīng)商、芯片型號(hào)、可提供的資源；2)可重構(gòu)配置文件庫(kù)，主要包含初始化和采用默認(rèn)圖像壓縮方式時(shí)所需的部分重構(gòu)配置文件及全局配置文件；3)FPGA編程器，主要用來(lái)控制對(duì)FPGA芯片進(jìn)行編程。
7.如權(quán)利要求5所述的運(yùn)行時(shí)可重構(gòu)的嵌入式安全實(shí)時(shí)圖像壓縮系統(tǒng)，其特征是，所述的控制層主要是根據(jù)已知條件控制重構(gòu)、數(shù)據(jù)收發(fā)，它負(fù)責(zé)決定是否可以重構(gòu)，在不適合重構(gòu)或重構(gòu)失敗時(shí)采取的措施；其主要包含四部分內(nèi)容1)無(wú)線收發(fā)模塊控制，主要控制接收上位機(jī)傳來(lái)的加密的可重構(gòu)量化模塊和熵編碼模塊的配置文件及發(fā)送壓縮后的圖像數(shù)據(jù)；在需要重構(gòu)時(shí)，它從無(wú)線模塊接收重構(gòu)配置信息， 并緩存在內(nèi)存供解密模塊使用；在圖像壓縮完成后，它控制從FPGA芯片中讀取數(shù)據(jù)并控制無(wú)線模塊發(fā)送；2)解密模塊，該模塊主要用來(lái)解密收到的重構(gòu)配置信息；3)圖像存儲(chǔ)緩沖流量控制，因?yàn)閳D像采集模塊不停的向緩沖中寫數(shù)據(jù)，為防止數(shù)據(jù)覆蓋，需要進(jìn)行流量控制；當(dāng)一幅完整的圖像寫到緩沖中后，在壓縮模塊讀完數(shù)據(jù)之前，微控制器芯片將會(huì)暫時(shí)禁止寫時(shí)鐘信號(hào)，等到讀取完畢后，再使能該控制信號(hào)，從而允許下一幅圖像寫入；4)重構(gòu)控制，負(fù)責(zé)判定是否可以重構(gòu)，如果可以，調(diào)用抽象層的編程器進(jìn)行重構(gòu)，等待重構(gòu)完成，并返回重構(gòu)成功信號(hào)；如果不可以或者重構(gòu)超時(shí)，則判斷原因，并做相應(yīng)處理。
8.如權(quán)利要求5所述的運(yùn)行時(shí)可重構(gòu)的嵌入式安全實(shí)時(shí)圖像壓縮系統(tǒng)，其特征是，所述的狀態(tài)描述層主要用于描述現(xiàn)有資源使用情況和正在執(zhí)行的任務(wù)情況；所述的應(yīng)用層根據(jù)需求和狀態(tài)描述層信息，調(diào)用底層服務(wù)，完成圖像實(shí)時(shí)采集、壓縮和傳輸任務(wù)。
9.如權(quán)利要求4所述的運(yùn)行時(shí)可重構(gòu)的嵌入式安全實(shí)時(shí)圖像壓縮系統(tǒng)，其特征是，所述的可重構(gòu)的JPEG編碼模塊是指將JPEG基本模式的量化模塊和熵編碼模塊設(shè)計(jì)為部分可重構(gòu)模塊方式，其他模塊則采用靜態(tài)模塊方式，即分別為頂層模塊設(shè)計(jì)，靜態(tài)模塊設(shè)計(jì)和可重構(gòu)模塊設(shè)計(jì)頂層模塊主要采用黑盒例化，并負(fù)責(zé)模塊之間的連接，模塊間采用Bus Macros通信；靜態(tài)模塊包括2DDCT模塊，Zigzag掃描模塊，預(yù)編解碼模塊和組裝模塊；2DDCT模塊負(fù)責(zé)完成二維離散余弦變換；Zigzag模塊主要用來(lái)完成之字形掃描，改變交流數(shù)據(jù)的輸出順序；預(yù)編解碼模塊主要完成對(duì)直流系數(shù)的差分編碼和對(duì)交流系數(shù)的游程編碼，并預(yù)解碼為帶標(biāo)志位的中間編碼格式，為后面的熵編碼做準(zhǔn)備；組裝模塊負(fù)責(zé)將不定長(zhǎng)熵編碼數(shù)據(jù)流組裝成定長(zhǎng)的數(shù)據(jù)，并輸出；可重構(gòu)模塊包含量化模塊和熵編碼模塊，量化模塊負(fù)責(zé)對(duì)之字形掃描后的數(shù)據(jù)按照量化表進(jìn)行量化，并將量化后的結(jié)果輸出給預(yù)編解碼模塊；該模塊利用Bus Macros從固定區(qū)域的Zigzag模塊讀取數(shù)據(jù)，并將數(shù)據(jù)輸出到固定區(qū)域的預(yù)編解碼模塊；熵編碼模塊負(fù)責(zé)對(duì)預(yù)編解碼后的數(shù)據(jù)進(jìn)行熵編碼，并將熵編碼后的結(jié)果輸出到組裝模塊進(jìn)行組裝；因此同樣需要Bus Macros與固定區(qū)域的相應(yīng)模塊通信。
10.一種采用權(quán)利1-9任一所述的運(yùn)行時(shí)可重構(gòu)的嵌入式安全實(shí)時(shí)圖像壓縮系統(tǒng)的工作方法，其特征是，它的工作過(guò)程為1)系統(tǒng)初始化；2)判斷是否需要采集并壓縮圖像；若否，則進(jìn)入低功耗運(yùn)行模式，等待中斷發(fā)生，在中斷喚醒時(shí)繼續(xù)判斷；若是，則轉(zhuǎn)入下一步；3)判斷壓縮模塊是否需要重構(gòu)；若否，轉(zhuǎn)入步驟7)；若是，則判斷部分重構(gòu)配置文件是否在本地，若否則轉(zhuǎn)入步驟4)，若是則轉(zhuǎn)入步驟6)；4)微控制器控制從上位機(jī)接收加密的部分可重構(gòu)配置文件；5)微控制器解密獲得部分可重構(gòu)配置文件；6)微控制器控制完成部分重構(gòu)；7)采集圖像并壓縮；8)通過(guò)無(wú)線模塊發(fā)送給上位機(jī)。
全文摘要
本發(fā)明公開(kāi)了一種運(yùn)行時(shí)可重構(gòu)的嵌入式安全實(shí)時(shí)圖像壓縮系統(tǒng)及方法，圖像采集模塊負(fù)責(zé)采集原始圖像并暫存圖像；數(shù)據(jù)處理模塊從圖像采集模塊中獲得原始圖像數(shù)據(jù)并進(jìn)行壓縮編碼，控制壓縮后的碼流輸出到無(wú)線通信模塊；無(wú)線通信模塊負(fù)責(zé)數(shù)據(jù)的收發(fā)；供電模塊則負(fù)責(zé)為各相應(yīng)模塊提供所需電源。本發(fā)明中ARM作為核心控制單元，負(fù)責(zé)與上位機(jī)通信，接收從上位機(jī)傳輸?shù)募用艿牟糠挚芍貥?gòu)配置文件并發(fā)送壓縮好的圖像數(shù)據(jù)到上位機(jī)；管理重構(gòu)過(guò)程，解密部分可重構(gòu)配置文件并控制進(jìn)行FPGA的重構(gòu)。FPGA作為JPEG圖像壓縮加速器，通過(guò)并行處理、流水線技術(shù)來(lái)加速圖像壓縮過(guò)程，并且通過(guò)運(yùn)行時(shí)可重構(gòu)技術(shù)，動(dòng)態(tài)改變量化模塊和Huffman編碼模塊，增強(qiáng)了安全性。
文檔編號(hào)H04N7/26GK102547288SQ20121000756
公開(kāi)日2012年7月4日 申請(qǐng)日期2012年1月11日 優(yōu)先權(quán)日2012年1月11日
發(fā)明者劉福財(cái), 賈智平 申請(qǐng)人:山東大學(xué)