專利名稱：一種基于fpga的一體化系統(tǒng)的制作方法
技術領域：
本發(fā)明涉及通訊技術，尤其涉及一種基于FPGA的結合以太網(wǎng)匯聚網(wǎng)關功能和El 時隙交叉設備功能的一體化系統(tǒng)。
背景技術：
在通訊系統(tǒng)中，經(jīng)常會有遠端設備需要在中心端進行集中監(jiān)控或集中網(wǎng)管，而這些遠端設備一般都會提供用于監(jiān)控或網(wǎng)管的以太網(wǎng)接口。目前常用的一種解決方案是，在遠端采用一種支持64K時隙綁定的以太網(wǎng)到El協(xié)議轉換器，將以太網(wǎng)數(shù)據(jù)通過HDLC協(xié)議打包后復用到El鏈路上，El鏈路通過SDH傳輸或者其他傳輸方式匯聚到中心機房，而在中心機房內首先需要通過一種El時隙交叉設備對打包了以太網(wǎng)業(yè)務的時隙進行匯聚，將所有的以太網(wǎng)業(yè)務匯聚到少量的幾個El上后再接入一臺以太網(wǎng)數(shù)據(jù)匯聚網(wǎng)關，以太網(wǎng)數(shù)據(jù)匯聚網(wǎng)關將各個El時隙上的以太網(wǎng)業(yè)務解析出后匯聚到設備的以太網(wǎng)接口，再連接到本地的監(jiān)控或網(wǎng)管平臺上。根據(jù)上述的方案，在中心業(yè)務匯聚端就需要兩臺設備，包括時隙交叉設備和數(shù)據(jù)匯聚網(wǎng)關，而所述的兩臺設備之間通過El電纜連接。因此，這就導致了中心業(yè)務匯聚端設備投資增加，系統(tǒng)的故障點也比較多， 另外，由于所述的兩臺設備可能不是同一個廠家，其設備網(wǎng)管平臺也不一致，因此使得用于在對設備的維護和管理上比較麻煩。

發(fā)明內容
為了解決上述技術問題，本發(fā)明的目的是提供一種易于管理維護的基于FPGA的一體化系統(tǒng)。本發(fā)明所采用的技術方案是一種基于FPGA的一體化系統(tǒng)，該系統(tǒng)包括數(shù)據(jù)處理轉發(fā)電路和用于配置管理數(shù)據(jù)處理轉發(fā)電路的控制電路，所述數(shù)據(jù)處理轉發(fā)電路包括以太網(wǎng)接口端、用于完成El時隙交叉和以太網(wǎng)數(shù)據(jù)匯聚的FPGA芯片、El接口端、SDRAM、存儲器 RAM、外同步時鐘以及鎖相環(huán)，所述FPGA芯片分別與以太網(wǎng)接口端、El接口端、SDRAM、存儲器RAM、夕卜同步時鐘以及鎖相環(huán)進行連接，所述控制電路分別與以太網(wǎng)接口端和FPGA芯片進行連接。進一步，所述FPGA芯片包括
El接收發(fā)送單元，用于對從El接口端傳來的HDLC數(shù)據(jù)進行接收后進行時隙交叉和匯聚，將HDLC數(shù)據(jù)通過SDRAM控制單元發(fā)送到SDRAM進行存儲，以及將以太網(wǎng)數(shù)據(jù)通過SDRAM 控制單元從SDRAM取出后進行時隙交叉，進而發(fā)送到El接口端進行輸出；
SDRAM控制單元，用于根據(jù)已預設劃分的HDLC接收存儲通道，對HDLC數(shù)據(jù)進行接收后發(fā)送到SDRAM進行存儲和將HDLC數(shù)據(jù)從SDRAM取出后發(fā)送，以及根據(jù)已預設劃分的HDLC 發(fā)送存儲通道和廣播包存儲通道，將以太網(wǎng)數(shù)據(jù)進行接收后發(fā)送到SDRAM進行存儲和將以太網(wǎng)數(shù)據(jù)從SDRAM取出后發(fā)送；
HDLC接收包處理轉發(fā)單元，用于將HDLC數(shù)據(jù)包頭通過SDRAM控制單元從SDRAM取出后轉發(fā)到以太網(wǎng)二層交換轉發(fā)路由判斷單元，以及對HDLC數(shù)據(jù)路由信息進行接收，根據(jù)接收的HDLC數(shù)據(jù)路由信息，將HDLC數(shù)據(jù)的存儲地址發(fā)送到以太網(wǎng)接收發(fā)送單元；
以太網(wǎng)二層交換轉發(fā)路由判斷單元，用于對HDLC數(shù)據(jù)包頭和以太網(wǎng)數(shù)據(jù)包頭進行接收，讀取存儲器RAM中的MAC地址表，根據(jù)讀取的MAC地址表對接收的HDLC數(shù)據(jù)包頭和接收的以太網(wǎng)數(shù)據(jù)包頭進行分析處理，進而分別得出相應的HDLC數(shù)據(jù)路由信息和相應的以太網(wǎng)數(shù)據(jù)路由信息，并將HDLC數(shù)據(jù)路由信息發(fā)送到HDLC接收包處理轉發(fā)單元，將以太網(wǎng)數(shù)據(jù)路由信息發(fā)送到以太網(wǎng)接收包處理轉發(fā)單元；
以太網(wǎng)接收包處理轉發(fā)單元，用于將以太網(wǎng)數(shù)據(jù)包頭從存儲器RAM取出后發(fā)送到以太網(wǎng)二層交換轉發(fā)路由判斷單元，以及對以太網(wǎng)數(shù)據(jù)路由信息進行接收，根據(jù)接收的以太網(wǎng)數(shù)據(jù)路由信息，將以太網(wǎng)數(shù)據(jù)從存儲器RAM存取出后通過SDRAM控制單元發(fā)送到SDRAM進行存儲；
以太網(wǎng)接收發(fā)送單元，用于對存儲地址進行接收，根據(jù)接收的存儲地址，將HDLC數(shù)據(jù)通過SDRAM控制單元從SDRAM取出后發(fā)送到以太網(wǎng)接口端進行輸出，以及對從以太網(wǎng)接口端傳來的以太網(wǎng)數(shù)據(jù)進行接收后存入存儲器RAM ；
以及用于數(shù)據(jù)通信連接的總線仲裁單元和用于與控制電路進行連接的外部CPU總線單元，所述總線仲裁單元分別與El接收發(fā)送單元、SDRAM控制單元、HDLC接收包處理轉發(fā)單元、以太網(wǎng)接收包處理轉發(fā)單元、以太網(wǎng)接收發(fā)送單元以及外部CPU總線單元進行連接。進一步,所述El接收發(fā)送單元包括
El接口模塊，用于對從El接口端傳來的HDLC數(shù)據(jù)進行接收后存入存儲器RAM，以及將從時隙映射模塊傳來的以太網(wǎng)數(shù)據(jù)進行接收和成幀后發(fā)送到El接口端進行輸出；
時隙映射模塊，用于讀取存儲器RAM中的時隙連接關系表，根據(jù)用于時隙交叉的時隙將以太網(wǎng)數(shù)據(jù)從存儲器RAM取出后發(fā)送到El接口模塊，以及根據(jù)用于以太網(wǎng)匯聚的時隙將 HDLC數(shù)據(jù)從存儲器RAM取出后轉發(fā)到HDLC控制模塊；
HDLC控制模塊，用于對HDLC數(shù)據(jù)和以太網(wǎng)數(shù)據(jù)進行接收，并將以太網(wǎng)數(shù)據(jù)存入存儲器
RAM ；
HDLC接收發(fā)送模塊，用于對HDLC控制模塊進行輪詢，對HDLC控制模塊接收的HDLC數(shù)據(jù)進行獲取后存入存儲器RAM，并將HDLC數(shù)據(jù)從存儲器RAM取出后通過SDRAM控制單元發(fā)送到SDRAM進行存儲，以及通過SDRAM控制單元將以太網(wǎng)數(shù)據(jù)從SDRAM中取出后發(fā)送到 HDLC控制模塊；所述總線仲裁單元與HDLC接收發(fā)送模塊進行連接。進一步，所述以太網(wǎng)接收發(fā)送單元包括
以太網(wǎng)接收發(fā)送模塊，用于對存儲地址進行接收，根據(jù)接收的存儲地址，將HDLC數(shù)據(jù)通過SDRAM控制單元從SDRAM中取出后發(fā)送到MAC控制模塊，以及對從MAC控制模塊傳來的以太網(wǎng)數(shù)據(jù)進行接收后存入存儲器RAM ；
MAC控制模塊，用于對從接口模塊傳來的以太網(wǎng)數(shù)據(jù)進行接收后發(fā)送到以太網(wǎng)接收發(fā)送模塊，以及對HDLC數(shù)據(jù)進行接收后發(fā)送到接口模塊；
接口模塊，用于對從以太網(wǎng)接口端傳來的以太網(wǎng)數(shù)據(jù)進行接收后發(fā)送到MAC控制模塊，以及對HDLC數(shù)據(jù)進行接收后發(fā)送到以太網(wǎng)接口端進行輸出；所述總線仲裁單元與以太網(wǎng)接收發(fā)送模塊進行連接。進一步，所述控制電路包括用于配置管理FPGA芯片和以太網(wǎng)接口端的微處理器、
5用于存儲系統(tǒng)文件的NOR FLASH、用于存儲程序和數(shù)據(jù)文件的NAND FLASH以及用于與上位機進行通信的RS232串口，所述微處理器分別與NOR FLASH,NAND FLASH以及RS232串口進行連接，所述微處理器通過外部CPU總線單元與FPGA芯片進行連接。進一步，所述以太網(wǎng)接口端包括以太網(wǎng)接口和以太網(wǎng)交換芯片，所述以太網(wǎng)接口通過以太網(wǎng)交換芯片與FPGA芯片的接口模塊進行連接，所述以太網(wǎng)交換芯片與微處理器進行連接。進一步，所述接口模塊采用M II接口、RM II接口、SM II接口或GM II接口。進一步，所述微處理器采用ARM處理器或MCU處理器。進一步，所述存儲器RAM包括數(shù)據(jù)存儲器RAM和用于存儲MAC地址表的MAC地址存儲器RAM。進一步，所述MAC地址存儲器RAM是雙口存儲器。本發(fā)明的有益效果是通過使用本發(fā)明，便能夠實現(xiàn)以太網(wǎng)匯聚功能和El時隙交叉功能，從而將兩臺傳統(tǒng)的設備結合成一臺，這樣不僅能節(jié)省占地空間，而且可以大大減少對設備的投資成本，而且，易于進行維護和管理。


下面結合附圖對本發(fā)明的具體實施方式
作進一步說明
圖I是本發(fā)明一種基于FPGA的一體化系統(tǒng)的系統(tǒng)結構圖2是本發(fā)明一種基于FPGA的一體化系統(tǒng)中FPGA芯片的結構圖3是本發(fā)明一種基于FPGA的一體化系統(tǒng)進行HDLC數(shù)據(jù)接收存儲轉發(fā)處理的示意
圖4是本發(fā)明一種基于FPGA的一體化系統(tǒng)進行以太網(wǎng)數(shù)據(jù)接收存儲轉發(fā)處理的示意圖。
具體實施例方式由圖I所示，一種基于FPGA的一體化系統(tǒng)，該系統(tǒng)包括數(shù)據(jù)處理轉發(fā)電路和用于配置管理數(shù)據(jù)處理轉發(fā)電路的控制電路，所述數(shù)據(jù)處理轉發(fā)電路包括以太網(wǎng)接口端、用于完成El時隙交叉和以太網(wǎng)數(shù)據(jù)匯聚的FPGA芯片、El接口端、SDRAM、存儲器RAM、外同步時鐘以及鎖相環(huán)，所述FPGA芯片分別與以太網(wǎng)接口端、EI接口端、SDRAM、存儲器RAM、外同步時鐘以及鎖相環(huán)進行連接，所述控制電路分別與以太網(wǎng)接口端和FPGA芯片進行連接。進一步作為優(yōu)選的實施方式，所述控制電路包括用于配置管理FPGA芯片和以太網(wǎng)接口端的微處理器、用于存儲系統(tǒng)文件的NOR FLASH、用于存儲程序和數(shù)據(jù)文件的NAND FLASH以及用于與上位機進行通信的RS232串口，所述微處理器分別與NOR FLASH、NAND FLASH以及RS232串口進行連接。進一步作為優(yōu)選的實施方式，所述以太網(wǎng)接口端包括以太網(wǎng)接口和以太網(wǎng)交換芯片，所述以太網(wǎng)接口通過以太網(wǎng)交換芯片與FPGA芯片進行連接，所述微處理器與以太網(wǎng)交換芯片進行配置管理連接。進一步作為優(yōu)選的實施方式，所述微處理器采用高性能ARM9處理器?；蛘咚鑫⑻幚砥鞑捎肕CU處理器。
進一步作為優(yōu)選的實施方式，所述存儲器RAM包括數(shù)據(jù)存儲器RAM和用于存儲MAC 地址表的MAC地址存儲器RAM，所述數(shù)據(jù)存儲RAM的存儲空間劃分包括第一寫指針RAM塊、 第二寫指針RAM塊、第一讀指針RAM塊、第三寫指針RAM塊、第二讀指針RAM塊、第一 HDLC 指針RAM塊、第二 HDLC指針RAM塊、數(shù)據(jù)內存RAM塊以及時隙連接關系表RAM塊。進一步作為優(yōu)選的實施方式，所述MAC地址存儲器RAM是雙口存儲器。由于MAC 地址存儲器RAM是雙口存儲器，因此能夠對MAC地址存儲器RAM存儲的MAC地址進行源MAC 地址學習、對目的MAC地址進行查找以及地址老化。由圖2所示，所述FPGA芯片包括El接收發(fā)送單元、SDRAM控制單元、HDLC接收包處理轉發(fā)單元、以太網(wǎng)接收包處理轉發(fā)單元、以太網(wǎng)接收發(fā)送單元、用于數(shù)據(jù)通信連接的總線仲裁單元以及用于與控制電路的微處理器進行連接的外部CPU總線單元。所述El接收發(fā)送單元包括El接口模塊、時隙映射模塊、HDLC控制模塊以及HDLC接收發(fā)送模塊，所述以太網(wǎng)接收發(fā)送單元包括以太網(wǎng)接收發(fā)送模塊、MAC控制模塊以及接口模塊。所述El接口模塊是用于對從El接口端傳來的HDLC數(shù)據(jù)進行接收后存入數(shù)據(jù)內存RAM塊，以及將從時隙映射模塊傳來的以太網(wǎng)數(shù)據(jù)進行接收和成幀后發(fā)送到El接口端進行輸出；
所述時隙映射模塊是用于讀取時隙連接關系表RAM塊中的時隙連接關系表，根據(jù)用于時隙交叉的時隙將以太網(wǎng)數(shù)據(jù)從數(shù)據(jù)內存RAM塊取出后發(fā)送到El接口模塊，以及根據(jù)用于以太網(wǎng)匯聚的時隙將HDLC數(shù)據(jù)從數(shù)據(jù)內存RAM塊取出后轉發(fā)到HDLC控制模塊；
HDLC控制模塊是用于對HDLC數(shù)據(jù)和以太網(wǎng)數(shù)據(jù)進行接收，并將以太網(wǎng)數(shù)據(jù)存入數(shù)據(jù)內存RAM塊；
HDLC接收發(fā)送模塊是用于對HDLC控制模塊進行輪詢和對HDLC控制模塊接收的HDLC 數(shù)據(jù)進行獲取后存入第一寫指針RAM塊中相應寫指針位置的內存，更改第一寫指針RAM塊和第二寫指針RAM塊中對應的寫指針，并將存在第一寫指針RAM塊中相應寫指針位置內存的HDLC數(shù)據(jù)取出后通過SDRAM控制單元發(fā)送到SDRAM進行存儲，以及對第一 HDLC指針RAM 塊和第二 HDCL指針RAM塊中的HDLC指針和廣播包指針進行輪詢，通過SDRAM控制單元將以太網(wǎng)數(shù)據(jù)從SDRAM中取出后發(fā)送到HDLC控制模塊，并更改第二 HDLC指針RAM塊中的HDLC 指針或廣播包指針；
SDRAM控制單元是用于根據(jù)已預設劃分的HDLC接收存儲通道，對HDLC數(shù)據(jù)進行接收后發(fā)送到SDRAM進行存儲和將HDLC數(shù)據(jù)從SDRAM取出后發(fā)送，以及根據(jù)已預設劃分的HDLC 發(fā)送存儲通道和廣播包存儲通道，將以太網(wǎng)數(shù)據(jù)進行接收后發(fā)送到SDRAM進行存儲和將以太網(wǎng)數(shù)據(jù)從SDRAM取出后發(fā)送；
HDLC接收包處理轉發(fā)單元是用于對第二寫指針RAM塊和第一讀指針RAM塊中相應的寫指針和讀指針進行判斷，根據(jù)判斷結果為相應的寫指針和讀指針不一致，將HDLC數(shù)據(jù)包頭通過SDRAM控制單元從SDRAM取出后轉發(fā)到以太網(wǎng)二層交換轉發(fā)路由判斷單元，以及對 HDLC數(shù)據(jù)路由信息進行接收和更改第一讀指針RAM塊中相應的讀指針，根據(jù)接收的HDLC數(shù)據(jù)路由信息，將HDLC數(shù)據(jù)在SDRAM中的存儲地址發(fā)送到以太網(wǎng)接收發(fā)送模塊；
以太網(wǎng)二層交換轉發(fā)路由判斷單元是用于對HDLC數(shù)據(jù)包頭和以太網(wǎng)數(shù)據(jù)包頭進行接收，讀取MAC地址存儲器RAM中的MAC地址表，根據(jù)讀取的MAC地址表對接收的HDLC數(shù)據(jù)包頭和接收的以太網(wǎng)數(shù)據(jù)包頭進行分析處理，進而分別得出相應的HDLC數(shù)據(jù)路由信息和相應的以太網(wǎng)數(shù)據(jù)路由信息，并將HDLC數(shù)據(jù)路由信息發(fā)送到HDLC接收包處理轉發(fā)單元，將以太網(wǎng)數(shù)據(jù)路由信息發(fā)送到以太網(wǎng)接收包處理轉發(fā)單元；
以太網(wǎng)接收包處理轉發(fā)單元是用于對第三寫指針RAM塊和第二讀指針RAM中相應的寫指針和讀指針進行判斷，根據(jù)判斷結果為相應的寫指針和讀指針不一致，將以太網(wǎng)數(shù)據(jù)包頭從第三寫指針RAM塊中相應寫指針位置內存取出后發(fā)送到以太網(wǎng)二層交換轉發(fā)路由判斷單元，以及對以太網(wǎng)數(shù)據(jù)路由信息進行接收和更改第二讀指針RAM塊中相應的讀指針， 根據(jù)接收的以太網(wǎng)數(shù)據(jù)路由信息將以太網(wǎng)數(shù)據(jù)從第三寫指針RAM塊中相應寫指針位置內存取出后通過SDRAM控制單元發(fā)送到SDRAM進行存儲，更改第一 HDLC指針RAM塊中相應的 HDLC指針或廣播包指針；
以太網(wǎng)接收發(fā)送模塊是用于對存儲地址進行接收，根據(jù)接收的存儲地址，將HDLC數(shù)據(jù)通過SDRAM控制單元從SDRAM中取出后發(fā)送到MAC控制模塊，以及對從MAC控制模塊傳來的以太網(wǎng)數(shù)據(jù)進行接收后存入第三寫指針RAM塊中相應寫指針位置的內存，更改第三寫指針RAM塊中相應的與指針；
MAC控制模塊是用于對從接口模塊傳來的以太網(wǎng)數(shù)據(jù)進行接收后發(fā)送到以太網(wǎng)接收發(fā)送模塊，以及對HDLC數(shù)據(jù)進行接收后發(fā)送到接口模塊；
接口模塊是用于對從以太網(wǎng)端口傳來的以太網(wǎng)數(shù)據(jù)進行接收后發(fā)送到MAC控制模塊， 以及對HDLC數(shù)據(jù)進行接收后發(fā)送到以太網(wǎng)接口端進行輸出。所述總線仲裁單元分別與El接口單元的HDLC接收發(fā)送模塊、SDRAM控制單元、 HDLC接收包處理轉發(fā)單元、以太網(wǎng)接收包處理轉發(fā)單元、以太網(wǎng)接收發(fā)送單元的以太網(wǎng)接收發(fā)送模塊以及外部CPU總線單元進行連接。根據(jù)上述所示，所述微處理器通過外部CPU總線單元與FPGA芯片進行連接，所述以太網(wǎng)接口通過以太網(wǎng)交換芯片與FPGA芯片的接口模塊進行連接。另外，所述El接口模塊支持16個El接口端，所述時隙映射模塊的時隙交叉能力為512*512，可實現(xiàn)16個El接口端之間任意時隙間的全交叉；所述HDLC控制模塊集成包括64個HDLC控制器，每個HDLC控制器都可以和一個遠端的協(xié)議轉換器對接，因此，本發(fā)明能夠同時實現(xiàn)64個遠端設備的接入。進一步作為優(yōu)選的實施方式，所述El接口模塊、時隙映射模塊、HDLC控制模塊、以太網(wǎng)二層交換轉發(fā)路由判斷單元、MAC控制模塊以及接口模塊均與總線仲裁單元進行連接。因此，根據(jù)對El接口模塊、時隙映射模塊、HDLC控制模塊、HDLC接收發(fā)送模塊、 SDRAM控制單元、HDLC接收包處理轉發(fā)單元、以太網(wǎng)二層交換轉發(fā)路由判斷單元、以太網(wǎng)接收包處理轉發(fā)單元、以太網(wǎng)接收發(fā)送模塊、MAC控制模塊、接口模塊以及外部CPU總線單元， 這些單元和模塊的地址空間劃分，能夠實現(xiàn)這些單元和模塊之間互相訪問以及微處理器通過外部總線單元對其它單元和模塊進行訪問的功能。進一步作為優(yōu)選的實施方式，所述接口模塊采用M II接口、RM II接口、SM II接口或 GM II接口。進一步作為優(yōu)選的實施方式，所述HDLC數(shù)據(jù)包頭和以太網(wǎng)數(shù)據(jù)包頭分別包括數(shù)據(jù)長度信息、目的MAC地址信息以及源MAC地址信息。由圖3所示，進行HDLC數(shù)據(jù)接收存儲轉發(fā)處理的步驟過程包括
步驟一 E1接口模塊對從El接口端傳來的HDLC數(shù)據(jù)按照El的幀格式進行解幀后存入數(shù)據(jù)內存RAM塊中相應的時隙位置；
步驟二 時隙映射模塊按照順序讀取時隙連接關系表RAM塊中的時隙連接關系表，根據(jù)用于以太網(wǎng)匯聚的時隙將HDLC數(shù)據(jù)從數(shù)據(jù)內存RAN塊取出后轉發(fā)到HDLC控制模塊中相應的HDLC控制器；
步驟三HDLC接收發(fā)送模塊對HDLC控制單元中的HDLC控制器進行輪詢，當HDLC控制單元中任一 HDLC控制器接收到HDLC數(shù)據(jù)時，HDLC接收發(fā)送模塊將HDLC數(shù)據(jù)從HDLC控制器進行獲取后存入第一寫指針RAM塊中相應寫指針位置的內存；
步驟四當HDLC接收發(fā)送模塊接收到一個完整的HDLC數(shù)據(jù)并將完整的HDLC數(shù)據(jù)存入第一寫指針RAM塊中相應寫指針位置的內存時，更改第一寫指針RAM塊和第二寫指針RAM 塊，兩者中對應的寫指針，然后，將存在第一寫指針RAM塊中相應寫指針位置內存的HDLC數(shù)據(jù)取出并通過SDRAM控制單元中對應的HDLC接收存儲通道發(fā)送到SDRAM進行存儲，所述 SDRAM劃分了用于存儲HDLC數(shù)據(jù)的HDLC接收存儲空間；
步驟五HDLC接收包處理轉發(fā)單元對第二寫指針RAM塊和第一讀指針RAM塊中相應的寫指針和讀指針進行判斷，當判斷結果為相應的寫指針和讀指針不一致時，即代表有HDLC 數(shù)據(jù)需要進行處理時，將HDLC數(shù)據(jù)包頭通過SDRAM控制單元的HDLC接收存儲通道從SDRAM 取出后轉發(fā)到以太網(wǎng)二層交換轉發(fā)路由判斷單元；
步驟六以太網(wǎng)二層交換轉發(fā)路由判斷單元對HDLC數(shù)據(jù)包頭進行接收，然后，讀取MAC 地址存儲器RAM中的MAC地址表，根據(jù)讀取的MAC地址表對接收的HDLC數(shù)據(jù)包頭進行分析處理，判斷HDLC數(shù)據(jù)是需要從以太網(wǎng)進行轉發(fā)還是進行丟棄，進而得出相應的HDLC數(shù)據(jù)路由信息，并將HDLC數(shù)據(jù)路由信息返回到HDLC接收包處理轉發(fā)單元；
步驟七HDLC接收包處理轉發(fā)單元對HDLC數(shù)據(jù)路由信息進行接收，并更改第一讀指針 RAM塊中相應的讀指針，若接收的HDLC數(shù)據(jù)路由信息是用于HDLC數(shù)據(jù)從以太網(wǎng)轉發(fā)的，則將HDLC數(shù)據(jù)在SDRAM中的存儲地址發(fā)送到以太網(wǎng)接收發(fā)送模塊，若接收的HDLC數(shù)據(jù)路由信息是用于丟棄HDLC數(shù)據(jù)，則將HDLC數(shù)據(jù)丟棄；
步驟八以太網(wǎng)接收發(fā)送模塊對存儲地址進行接收，根據(jù)接收的存儲地址，將HDLC數(shù)據(jù)通過SDRAM控制單元的HDLC接收存儲通道從SDRAM取出，然后將HDLC數(shù)據(jù)發(fā)送到MAC 控制I吳塊；
步驟九MAC控制模塊對HDLC數(shù)據(jù)進行接收后將HDLC數(shù)據(jù)發(fā)送到接口模塊，接口模塊將HDLC數(shù)據(jù)通過以太網(wǎng)交換芯片發(fā)送到以太網(wǎng)接口進行輸出。由圖4所示，進行以太網(wǎng)數(shù)據(jù)接收存儲轉發(fā)處理的步驟過程包括
步驟一接口模塊對從以太網(wǎng)接口端傳來的以太網(wǎng)數(shù)據(jù)進行接收后發(fā)送到MAC控制模 ±夾，然后，MAC控制模塊對以太網(wǎng)數(shù)據(jù)進行接收后發(fā)送到以太網(wǎng)接收發(fā)送模塊；
步驟二 以太網(wǎng)接收發(fā)送模塊對以太網(wǎng)數(shù)據(jù)進行接收后將以太網(wǎng)數(shù)據(jù)存入第三寫指針 RAM塊中相應寫指針位置的內存，當以太網(wǎng)接收發(fā)送模塊接收到完整的以太網(wǎng)數(shù)據(jù)并將完整的以太網(wǎng)數(shù)據(jù)存入第三寫指針RAM塊中相應寫指針位置的內存時，更改第三寫指針RAM 塊中相應的寫指針；
步驟三以太網(wǎng)接收包處理轉發(fā)單元對第三寫指針RAM塊和第二讀指針RAM中相應的寫指針和讀指針進行判斷，當判斷結果為相應的寫指針和讀指針不一致時，即第三寫指針 RAM塊中相應寫指針位置的內存存有需要處理的以太網(wǎng)數(shù)據(jù)時，將以太網(wǎng)數(shù)據(jù)包頭從該內存取出后轉發(fā)到以太網(wǎng)二層交換轉發(fā)路由判斷單元；
步驟四以太網(wǎng)二層交換轉發(fā)路由判斷單元對以太網(wǎng)數(shù)據(jù)包頭進行接收，然后，讀取 MAC地址存儲器RAM中的MAC地址表，根據(jù)讀取的MAC地址表對接收的以太網(wǎng)數(shù)據(jù)包頭進行分析處理，進而得出相應的以太網(wǎng)數(shù)據(jù)路由信息，并將以太網(wǎng)數(shù)據(jù)路由信息返回到以太網(wǎng)接收包處理轉發(fā)單元；
步驟五以太網(wǎng)接收包處理轉發(fā)單元對以太網(wǎng)數(shù)據(jù)路由信息進行接收，并根據(jù)接收的以太網(wǎng)數(shù)據(jù)路由信息，將存儲在第三寫指針RAM塊中相應寫指針位置內存的以太網(wǎng)數(shù)據(jù)取出后，通過SDRAM控制單元的HDLC發(fā)送存儲通道或廣播包通道將以太網(wǎng)數(shù)據(jù)發(fā)送到SDRAM 進行存儲，然后，更改第一 HDLC指針RAM塊中相應的HDLC指針或廣播包指針，所述SDRAM 劃分了用于存儲以太網(wǎng)數(shù)據(jù)的HDLC發(fā)送存儲空間和廣播包存儲空間；
步驟六HDLC接收發(fā)送模塊對第一 HDLC指針RAM塊和第二 HDLC指針RAM塊，兩者中相應的HDLC指針和廣播包指針進行輪詢，當?shù)谝?HDLC指針RAM和第二 HDLC指針RAM塊中相應的HDLC指針或廣播包指針不一致時，HDLC接收發(fā)送模塊根據(jù)不一致的HDLC指針或廣播包指針，將以太網(wǎng)數(shù)據(jù)通過SDRAM控制單元相應的HDLC發(fā)送存儲通道或廣播包存儲通道從SDRAM中取出，然后將以太網(wǎng)數(shù)據(jù)發(fā)送到HDLC控制模塊的HDLC控制器，并更改第二 HDLC 指針RAM塊中相應的HDLC指針或廣播包指針；若以太網(wǎng)數(shù)據(jù)用于廣播，由于廣播包具有高優(yōu)先級，那么將廣播包的以太網(wǎng)數(shù)據(jù)通過HDLC接收發(fā)送模塊發(fā)送到各個HDLC控制器后，以太網(wǎng)接收包處理轉發(fā)單元才更改第二讀指針RAM塊中相應的讀指針，若以太網(wǎng)數(shù)據(jù)是發(fā)送到某一遠端設備，那么將以太網(wǎng)數(shù)據(jù)通過HDLC接收發(fā)送模塊發(fā)送到相應的HDLC控制器后， 以太網(wǎng)接收包處理轉發(fā)單元便更改第二讀指針RAM塊中相應的讀指針；
步驟七HDLC控制模塊中的HDLC控制器對以太網(wǎng)數(shù)據(jù)進行接收后將以太網(wǎng)數(shù)據(jù)存入數(shù)據(jù)內存RAM塊中相應的時隙位置；
步驟八時隙映射模塊按順序讀取時隙連接關系表RAM塊中的時隙連接關系表，根據(jù)用于時隙交叉的時隙，將以太網(wǎng)數(shù)據(jù)從數(shù)據(jù)內存RAM塊取出后發(fā)送到El接口模塊，通過El 接口模塊對以太網(wǎng)數(shù)據(jù)進行接收和成幀后轉變?yōu)镋l碼流，進而發(fā)送到El接口端進行輸出。以上是對本發(fā)明的較佳實施進行了具體說明，但本發(fā)明創(chuàng)造并不限于所述實施例，熟悉本領域的技術人員在不違背本發(fā)明精神的前提下還可做作出種種的等同變形或替換，這些等同的變形或替換均包含在本申請權利要求所限定的范圍內。
權利要求
1.一種基于FPGA的一體化系統(tǒng)，其特征在于該系統(tǒng)包括數(shù)據(jù)處理轉發(fā)電路和用于配置管理數(shù)據(jù)處理轉發(fā)電路的控制電路，所述數(shù)據(jù)處理轉發(fā)電路包括以太網(wǎng)接口端、用于完成El時隙交叉和以太網(wǎng)數(shù)據(jù)匯聚的FPGA芯片、El接口端、SDRAM、存儲器RAM、外同步時鐘以及鎖相環(huán)，所述FPGA芯片分別與以太網(wǎng)接口端、EI接口端、SDRAM、存儲器RAM、外同步時鐘以及鎖相環(huán)進行連接，所述控制電路分別與以太網(wǎng)接口端和FPGA芯片進行連接。
2.根據(jù)權利要求I所述一種基于FPGA的一體化系統(tǒng),其特征在于所述FPGA芯片包括El接收發(fā)送單元，用于對從El接口端傳來的HDLC數(shù)據(jù)進行接收后進行時隙交叉和匯聚，將HDLC數(shù)據(jù)通過SDRAM控制單元發(fā)送到SDRAM進行存儲，以及將以太網(wǎng)數(shù)據(jù)通過SDRAM 控制單元從SDRAM取出后進行時隙交叉，進而發(fā)送到El接口端進行輸出；SDRAM控制單元，用于根據(jù)已預設劃分的HDLC接收存儲通道，對HDLC數(shù)據(jù)進行接收后發(fā)送到SDRAM進行存儲和將HDLC數(shù)據(jù)從SDRAM取出后發(fā)送，以及根據(jù)已預設劃分的HDLC 發(fā)送存儲通道和廣播包存儲通道，將以太網(wǎng)數(shù)據(jù)進行接收后發(fā)送到SDRAM進行存儲和將以太網(wǎng)數(shù)據(jù)從SDRAM取出后發(fā)送；HDLC接收包處理轉發(fā)單元，用于將HDLC數(shù)據(jù)包頭通過SDRAM控制單元從SDRAM取出后轉發(fā)到以太網(wǎng)二層交換轉發(fā)路由判斷單元，以及對HDLC數(shù)據(jù)路由信息進行接收，根據(jù)接收的HDLC數(shù)據(jù)路由信息，將HDLC數(shù)據(jù)的存儲地址發(fā)送到以太網(wǎng)接收發(fā)送單元；以太網(wǎng)二層交換轉發(fā)路由判斷單元，用于對HDLC數(shù)據(jù)包頭和以太網(wǎng)數(shù)據(jù)包頭進行接收，讀取存儲器RAM中的MAC地址表，根據(jù)讀取的MAC地址表對接收的HDLC數(shù)據(jù)包頭和接收的以太網(wǎng)數(shù)據(jù)包頭進行分析處理，進而分別得出相應的HDLC數(shù)據(jù)路由信息和相應的以太網(wǎng)數(shù)據(jù)路由信息，并將HDLC數(shù)據(jù)路由信息發(fā)送到HDLC接收包處理轉發(fā)單元，將以太網(wǎng)數(shù)據(jù)路由信息發(fā)送到以太網(wǎng)接收包處理轉發(fā)單元；以太網(wǎng)接收包處理轉發(fā)單元，用于將以太網(wǎng)數(shù)據(jù)包頭從存儲器RAM取出后發(fā)送到以太網(wǎng)二層交換轉發(fā)路由判斷單元，以及對以太網(wǎng)數(shù)據(jù)路由信息進行接收，根據(jù)接收的以太網(wǎng)數(shù)據(jù)路由信息，將以太網(wǎng)數(shù)據(jù)從存儲器RAM存取出后通過SDRAM控制單元發(fā)送到SDRAM進行存儲；以太網(wǎng)接收發(fā)送單元，用于對存儲地址進行接收，根據(jù)接收的存儲地址，將HDLC數(shù)據(jù)通過SDRAM控制單元從SDRAM取出后發(fā)送到以太網(wǎng)接口端進行輸出，以及對從以太網(wǎng)接口端傳來的以太網(wǎng)數(shù)據(jù)進行接收后存入存儲器RAM ；以及用于數(shù)據(jù)通信連接的總線仲裁單元和用于與控制電路進行連接的外部CPU總線單元，所述總線仲裁單元分別與El接收發(fā)送單元、SDRAM控制單元、HDLC接收包處理轉發(fā)單元、以太網(wǎng)接收包處理轉發(fā)單元、以太網(wǎng)接收發(fā)送單元以及外部CPU總線單元進行連接。
3.根據(jù)權利要求2所述一種基于FPGA的一體化系統(tǒng)，其特征在于所述El接收發(fā)送單元包括El接口模塊，用于對從El接口端傳來的HDLC數(shù)據(jù)進行接收后存入存儲器RAM，以及將從時隙映射模塊傳來的以太網(wǎng)數(shù)據(jù)進行接收和成幀后發(fā)送到El接口端進行輸出；時隙映射模塊，用于讀取存儲器RAM中的時隙連接關系表，根據(jù)用于時隙交叉的時隙將以太網(wǎng)數(shù)據(jù)從存儲器RAM取出后發(fā)送到El接口模塊，以及根據(jù)用于以太網(wǎng)匯聚的時隙將 HDLC數(shù)據(jù)從存儲器RAM取出后轉發(fā)到HDLC控制模塊；HDLC控制模塊，用于對HDLC數(shù)據(jù)和以太網(wǎng)數(shù)據(jù)進行接收，并將以太網(wǎng)數(shù)據(jù)存入存儲器RAM ；HDLC接收發(fā)送模塊，用于對HDLC控制模塊進行輪詢，對HDLC控制模塊接收的HDLC數(shù)據(jù)進行獲取后存入存儲器RAM，并將HDLC數(shù)據(jù)從存儲器RAM取出后通過SDRAM控制單元發(fā)送到SDRAM進行存儲，以及通過SDRAM控制單元將以太網(wǎng)數(shù)據(jù)從SDRAM中取出后發(fā)送到 HDLC控制模塊；所述總線仲裁單元與HDLC接收發(fā)送模塊進行連接。
4.根據(jù)權利要求2所述一種基于FPGA的一體化系統(tǒng)，其特征在于所述以太網(wǎng)接收發(fā)送單元包括以太網(wǎng)接收發(fā)送模塊，用于對存儲地址進行接收，根據(jù)接收的存儲地址，將HDLC數(shù)據(jù)通過SDRAM控制單元從SDRAM中取出后發(fā)送到MAC控制模塊，以及對從MAC控制模塊傳來的以太網(wǎng)數(shù)據(jù)進行接收后存入存儲器RAM ；MAC控制模塊，用于對從接口模塊傳來的以太網(wǎng)數(shù)據(jù)進行接收后發(fā)送到以太網(wǎng)接收發(fā)送模塊，以及對HDLC數(shù)據(jù)進行接收后發(fā)送到接口模塊；接口模塊，用于對從以太網(wǎng)接口端傳來的以太網(wǎng)數(shù)據(jù)進行接收后發(fā)送到MAC控制模塊，以及對HDLC數(shù)據(jù)進行接收后發(fā)送到以太網(wǎng)接口端進行輸出；所述總線仲裁單元與以太網(wǎng)接收發(fā)送模塊進行連接。
5.根據(jù)權利要求4所述一種基于FPGA的一體化系統(tǒng),其特征在于所述控制電路包括用于配置管理FPGA芯片和以太網(wǎng)接口端的微處理器、用于存儲系統(tǒng)文件的NOR FLASH、用于存儲程序和數(shù)據(jù)文件的NAND FLASH以及用于與上位機進行通信的RS232串口，所述微處理器分別與NOR FLASH,NAND FLASH以及RS232串口進行連接，所述微處理器通過外部CPU 總線單元與FPGA芯片進行連接。
6.根據(jù)權利要求5所述一種基于FPGA的一體化系統(tǒng)，其特征在于所述以太網(wǎng)接口端包括以太網(wǎng)接口和以太網(wǎng)交換芯片，所述以太網(wǎng)接口通過以太網(wǎng)交換芯片與FPGA芯片的接口模塊進行連接，所述以太網(wǎng)交換芯片與微處理器進行連接。
7.根據(jù)權利要求4所述一種基于FPGA的一體化系統(tǒng)，其特征在于所述接口模塊采用 M II 接口、RM II 接口、SM II 接口或 GM II 接口。
8.根據(jù)權利要求5所述一種基于FPGA的一體化系統(tǒng)，其特征在于所述微處理器采用 ARM處理器或MCU處理器。
9.根據(jù)權利要求I所述一種基于FPGA的一體化系統(tǒng),其特征在于所述存儲器RAM包括數(shù)據(jù)存儲器RAM和用于存儲MAC地址表的MAC地址存儲器RAM。
10.根據(jù)權利要求9所述一種基于FPGA的一體化系統(tǒng)，其特征在于所述MAC地址存儲器RAM是雙口存儲器。
全文摘要
本發(fā)明公開了一種基于FPGA的一體化系統(tǒng)，該系統(tǒng)包括數(shù)據(jù)處理轉發(fā)電路和用于配置管理數(shù)據(jù)處理轉發(fā)電路的控制電路，所述數(shù)據(jù)處理轉發(fā)電路包括以太網(wǎng)接口端、用于完成E1時隙交叉和以太網(wǎng)數(shù)據(jù)匯聚的FPGA芯片、E1接口端、SDRAM、存儲器RAM、外同步時鐘以及鎖相環(huán)，所述FPGA芯片分別與以太網(wǎng)接口端、E1接口端、SDRAM、存儲器RAM、外同步時鐘以及鎖相環(huán)進行連接，所述控制電路分別與以太網(wǎng)接口端和FPGA芯片進行連接。通過使用本發(fā)明，便能夠實現(xiàn)以太網(wǎng)匯聚功能和E1時隙交叉功能，從而將兩臺傳統(tǒng)的設備結合成一臺，這樣不僅能節(jié)省占地空間，而且可以大大減少對設備的投資成本，而且易于進行維護和管理。本發(fā)明作為一種基于FPGA的一體化系統(tǒng)廣泛應用在通訊領域中。
文檔編號H04L12/28GK102611615SQ201210034980
公開日2012年7月25日 申請日期2012年2月16日 優(yōu)先權日2012年2月16日
發(fā)明者黃琦 申請人:珠海市佳訊實業(yè)有限公司