專利名稱：一種高精度ccd視頻信號(hào)采樣時(shí)序微調(diào)方法
技術(shù)領(lǐng)域：
本發(fā)明屬于CCD探測(cè)器成像設(shè)計(jì)技術(shù)領(lǐng)域，具體涉及一種高精度CCD視頻信號(hào)采樣時(shí)序微調(diào)的方法。
背景技術(shù)：
CXD探測(cè)器成像系統(tǒng)一般由光機(jī)系統(tǒng)、預(yù)放電路板和信號(hào)處理電路板組成。其中，預(yù)放電路板上包含CCD探測(cè)器和預(yù)放電路，信號(hào)處理板上包含成像控制器、時(shí)序驅(qū)動(dòng)器和視頻信號(hào)處理電路，CCD視頻信號(hào)通過同軸電纜由預(yù)放電路板引入信號(hào)處理電路板，其結(jié)構(gòu)如圖I所示。
探測(cè)器采用Dalsa公司的可見光TDI-CXD，像元讀出頻率最高為40MHz。成像控制器采用Xilinx公司Virtex-II Pro系列的FPGA芯片，主要實(shí)現(xiàn)CXD驅(qū)動(dòng)時(shí)序發(fā)生、相關(guān)雙采樣時(shí)序發(fā)生、視頻信號(hào)處理電路參數(shù)配置和圖像數(shù)據(jù)打包功能。視頻信號(hào)處理電路采用了集成化視頻處理器，芯片內(nèi)部包含相關(guān)雙采樣(⑶S)模塊，可編程增益放大(PGA)模塊和模數(shù)轉(zhuǎn)換(A/D)模塊。CXD探測(cè)器成像系統(tǒng)中，探測(cè)器輸出的CXD視頻信號(hào)先要經(jīng)過預(yù)放電路處理，再經(jīng)同軸電纜傳輸給視頻信號(hào)處理電路的相關(guān)雙采樣模塊，傳輸路徑中電子器件、電源、地線以及電磁輻射等因素引起的噪聲會(huì)疊加到CCD視頻信號(hào)上。為了獲得更優(yōu)質(zhì)量的圖像，采樣時(shí)序要避開CCD視頻信號(hào)中疊加的噪聲，當(dāng)CCD探測(cè)器的讀出頻率的很高時(shí)，需要對(duì)采樣時(shí)序進(jìn)行聞精度的微量調(diào)整。傳統(tǒng)的CCD視頻信號(hào)采樣時(shí)序微調(diào)的方法有兩種第一種方法是成像控制器FPGA通過高頻時(shí)鐘計(jì)數(shù)進(jìn)行調(diào)整，一般FPGA芯片中四位計(jì)數(shù)器運(yùn)行頻率最高約為300MHz，即采樣時(shí)序的調(diào)整精度最高約為3ns ;第二種方法是通過配置集成化視頻處理器的采樣時(shí)延寄存器，采樣時(shí)序調(diào)整精度為2ns。實(shí)際研制過程中，某些情況下上述兩種設(shè)計(jì)方法的調(diào)整精度不能滿足需求，時(shí)序調(diào)整的靈活性差。

發(fā)明內(nèi)容
為了解決現(xiàn)有技術(shù)中存在的問題，本發(fā)明提供了一種高精度CCD視頻信號(hào)采樣時(shí)序微調(diào)方法，該方法應(yīng)用FPGA內(nèi)部固件資源DCM，采用兩級(jí)DCM級(jí)聯(lián)的設(shè)計(jì)方式產(chǎn)生兩個(gè)時(shí)鐘，通過調(diào)整兩個(gè)時(shí)鐘之間的相位關(guān)系，實(shí)現(xiàn)CCD視頻信號(hào)采樣時(shí)序的高精度微量調(diào)整。本發(fā)明解決技術(shù)問題所采用的技術(shù)方案如下一種高精度CCD視頻信號(hào)采樣時(shí)序微調(diào)方法，該方法包括如下步驟步驟一成像控制器FPGA的輸入時(shí)鐘經(jīng)IBUFG后接入DCMl，DCMl的CLKO端輸出時(shí)鐘經(jīng)BUFG驅(qū)動(dòng)后得到全局時(shí)鐘SysClk，該時(shí)鐘用于產(chǎn)生探測(cè)器CXD的驅(qū)動(dòng)時(shí)序，使得CXD視頻彳目號(hào)與全局時(shí)鐘SysClk具有固定的相位關(guān)系；步驟二 DCM1鎖定狀態(tài)標(biāo)志信號(hào)取反經(jīng)兩級(jí)D觸發(fā)器鎖存后，作為DCM2的復(fù)位信號(hào)，避免DCMl在進(jìn)行相位鎖定時(shí)DCM2工作異常；
步驟三SysClk接入DCM2的CLKIN端，DCM2的CLKO輸出端經(jīng)BUFG驅(qū)動(dòng)后得到CdsClk，用于產(chǎn)生CXD視頻信號(hào)的采樣時(shí)序，并接入DCM2的反饋時(shí)鐘端CLKFB ；步驟四通過TimingCon模塊進(jìn)行CdsClk與SysClk之間的相位關(guān)系動(dòng)態(tài)調(diào)整控制，實(shí)現(xiàn)高精度CCD視頻信號(hào)采樣時(shí)序微調(diào)的方法。本發(fā)明的發(fā)明原理本發(fā)明應(yīng)用FPGA內(nèi)部固件資源DCM，采用兩級(jí)DCM級(jí)聯(lián)的設(shè)計(jì)方式產(chǎn)生兩個(gè)時(shí)鐘，其中第一級(jí)DCM輸出的時(shí)鐘用于產(chǎn)生CCD探測(cè)器的驅(qū)動(dòng)時(shí)序，第二級(jí)DCM輸出的時(shí)鐘用于產(chǎn)生CCD視頻信號(hào)采樣時(shí)序，通過調(diào)整兩個(gè)時(shí)鐘之間的相位關(guān)系，實(shí)現(xiàn)了 CCD視頻信號(hào)采樣時(shí)序的高精度微量調(diào)整。本發(fā)明的有益效果是本發(fā)明實(shí)現(xiàn)了 CCD視頻信號(hào)采樣時(shí)序的高精度微量調(diào)整，調(diào)整精度提高到數(shù)十皮秒量級(jí)，約為傳統(tǒng)設(shè)計(jì)方法的40倍，解決了傳統(tǒng)設(shè)計(jì)方法無法采樣到最佳時(shí)序位置的問題，對(duì)CCD探測(cè)器成像系統(tǒng)圖像質(zhì)量的提高具有現(xiàn)實(shí)意義。


圖I現(xiàn)有技術(shù)CXD探測(cè)器成像系統(tǒng)結(jié)構(gòu)。圖2現(xiàn)有技術(shù)DCM內(nèi)部結(jié)構(gòu)圖。圖3本發(fā)明一種高精度CCD視頻信號(hào)采樣時(shí)序微調(diào)方法結(jié)構(gòu)原理圖。圖4本發(fā)明TimingCon模塊結(jié)構(gòu)圖。圖5本發(fā)明TimingCon模塊流程圖。圖6本發(fā)明Code相移控制參數(shù)為00H。圖7本發(fā)明十五次相移調(diào)整過程。圖8本發(fā)明相移調(diào)整相移差值。
具體實(shí)施例方式下面結(jié)合附圖和實(shí)施例對(duì)本發(fā)明做進(jìn)一步詳細(xì)說明。DCMCdigital clock manager數(shù)字時(shí)鐘管理器)是Xilinx公司FPGA內(nèi)部集成的用于時(shí)鐘綜合、消除時(shí)鐘偏斜和進(jìn)行時(shí)鐘相位調(diào)整的固件資源，由四個(gè)獨(dú)立的功能單元組成，分別為 DLL (Delay-Locked Loop 延遲鎖定環(huán)路)、DFS (Digital Frequency Synthesizer數(shù)字頻率綜合器)、DPS (Digital Phase Shift數(shù)字相移器)和SL (Status Logic狀態(tài)邏輯)，其內(nèi)部結(jié)構(gòu)如圖2所示。DLL為DCM的核心部件，其輸入管腳為CLKIN和CLKFB，輸出管腳為CLK0、CLK90、CLK180、CLK270、CLK2X、CLK2X180和CLKDV。其典型應(yīng)用于系統(tǒng)同步設(shè)計(jì)(進(jìn)行數(shù)據(jù)傳輸?shù)膬善現(xiàn)PGA使用同一個(gè)外部晶振)中，數(shù)據(jù)接收端FPGA需要通過DCM調(diào)整時(shí)鐘與數(shù)據(jù)的相位關(guān)系，一般將DCM輸出時(shí)鐘CLKO接入CLKFB端，通過外部控制調(diào)整DLL內(nèi)部可變延遲線的數(shù)目，使CLKIN與CLKO兩者具有要求的相位關(guān)系，保證數(shù)據(jù)采樣的可靠性。DFS輸入管腳為CLKIN，輸出管腳為CLKFX和CLKFX180。通過設(shè)置CLKFX_MULTIPLY和CLKFX_DIVIDE的值，實(shí)現(xiàn)頻率綜合功能，輸出時(shí)鐘頻率為輸入時(shí)鐘頻率乘以CLKFX_MULTIPLY與CLKFX_DIVIDE的比值。DPS用于實(shí)現(xiàn)CLKIN和反饋時(shí)鐘CLKFB之間的相位差控制，輸入管腳為PSEN、PSCLK和PSINCDEC。SL輸出DCM的工作狀態(tài)。本發(fā)明應(yīng)用FPGA內(nèi)部固件資源DCM，采用兩級(jí)DCM級(jí)聯(lián)的設(shè)計(jì)方式產(chǎn)生兩個(gè)時(shí)鐘，其中第一級(jí)DCM輸出的時(shí)鐘用于產(chǎn)生CCD探測(cè)器的驅(qū)動(dòng)時(shí)序，第二級(jí)DCM輸出的時(shí)鐘用于產(chǎn)生CCD視頻信號(hào)采樣時(shí)序，通過調(diào)整兩個(gè)時(shí)鐘之間的相位關(guān)系，實(shí)現(xiàn)了 CCD視頻信號(hào)采樣時(shí)序的高精度微量調(diào)整。一種高精度CCD視頻信號(hào)采樣時(shí)序微調(diào)方法，如圖3所示，該方法包括如下步驟步驟一成像控制器FPGA的輸入時(shí)鐘經(jīng)IBUFG后接入DCMl的CLKIN端，DCMl的CLKO端輸出時(shí)鐘經(jīng)BUFG驅(qū)動(dòng)后得到全局時(shí)鐘SysClk，該時(shí)鐘用于產(chǎn)生探測(cè)器CXD的驅(qū)動(dòng)時(shí)序，使得CCD視頻信號(hào)與全局時(shí)鐘SysClk具有固定的相位關(guān)系；步驟二 DCM1通過LOCKED端輸出鎖定狀態(tài)標(biāo)志信號(hào)經(jīng)兩級(jí)觸發(fā)器(FD)鎖存后，作為DCM2的復(fù)位信號(hào)，避免DCMl在進(jìn)行相位鎖定時(shí)DCM2工作異常；步驟三=SysClk接入DCM2的CLKIN端，DCM2的CLKO輸出端經(jīng)BUFG驅(qū)動(dòng)后得到 CdsClk，用于產(chǎn)生CXD視頻信號(hào)的采樣時(shí)序，并接入DCM2的反饋時(shí)鐘端CLKFB ；步驟四通過TimingCon模塊進(jìn)行CdsClk與SysClk之間的相位關(guān)系動(dòng)態(tài)調(diào)整控制，實(shí)現(xiàn)高精度CCD視頻信號(hào)采樣時(shí)序微調(diào)的方法。通過上述方法實(shí)現(xiàn)了 CXD視頻信號(hào)采樣時(shí)序相對(duì)于CXD驅(qū)動(dòng)時(shí)序的微量調(diào)整，即C⑶視頻信號(hào)采樣時(shí)序相對(duì)于C⑶視頻信號(hào)的微量調(diào)整。在Virtex-II Pro系列FPGA中，調(diào)整精度為PSysak/256，其中Psysak為SysClk時(shí)鐘的周期寬度。假設(shè)系統(tǒng)時(shí)鐘SysClk為80MHz，則調(diào)整精度可達(dá)12. 5ns/256=48. 8ps，約為傳統(tǒng)微調(diào)方法的40倍。TimingCon模塊實(shí)現(xiàn)時(shí)鐘CdsClk與時(shí)鐘SysClk的相位微調(diào)控制，如圖4所示，TimingCon模塊輸入信號(hào)為DCMl輸出的時(shí)鐘SysClk、DCM2的相移完成標(biāo)志PSDONE和外部輸入的相移控制編碼Code，輸出信號(hào)為DCM2的相移控制信號(hào)PSNCDEC、PSEN和PSCLK。成像控制器FPGA通過通訊接口接收相移控制編碼Code，本模塊應(yīng)用ClkIn上升沿采樣并比較相移實(shí)際值Code」與相移控制編碼Code，動(dòng)態(tài)調(diào)整使兩者相等，如圖5所示，本實(shí)施例中，TimingCon模塊的流程如下步驟步驟一模塊入口處，應(yīng)用時(shí)鐘ClkIn上升沿采樣相移控制編碼Code的值，并與實(shí)際相移編碼Code」(上電初始化值為O)進(jìn)行比較；當(dāng)Code大于Code」時(shí)進(jìn)行步驟二，當(dāng)Code等于Code」時(shí)進(jìn)行步驟三，當(dāng)Code小于Code」時(shí)進(jìn)行步驟四；步驟二 當(dāng)Code大于Code_i，說明需要正向調(diào)整相位，置DCM2的相位調(diào)整使能信號(hào)PSEN為‘I’，調(diào)整方向控制信號(hào)為‘1’，并控制Code_i自加1，等待DCM2相位調(diào)整完成后返回模塊入口，循環(huán)調(diào)整直至Code與Code」相等,實(shí)現(xiàn)了 TimingCon模塊進(jìn)行CdsClk與SysClk之間的相位關(guān)系動(dòng)態(tài)調(diào)整控制。步驟三當(dāng)Code等于Code_i，說明不需要調(diào)整相位，置DCM2的相位調(diào)整使能信號(hào)PSEN為‘0’，調(diào)整方向控制信號(hào)為‘0’，并控制Code_i不變，然后返回模塊入口，實(shí)現(xiàn)了TimingCon模塊進(jìn)行CdsClk與SysClk之間的相位關(guān)系動(dòng)態(tài)調(diào)整控制。步驟四當(dāng)Code小于Code_i，說明需要反向調(diào)整相位，置DCM2的相位調(diào)整使能信號(hào)PSEN為‘I’，調(diào)整方向控制信號(hào)為‘0’，并控制Code_i自減1，等待DCM2相位調(diào)整完成后返回模塊入口，循環(huán)調(diào)整直至Code與Code」相等,實(shí)現(xiàn)了 TimingCon模塊進(jìn)行CdsClk與SysClk之間的相位關(guān)系動(dòng)態(tài)調(diào)整控制。利用FPGA集成開發(fā)環(huán)境ISE的仿真工具，對(duì)該采樣時(shí)序微調(diào)方法進(jìn)行了仿真測(cè)試，仿真結(jié)果如圖6、7、8所示。當(dāng)FPGA上電時(shí)，相移控制參數(shù)Code的值為00H，DCM鎖定后，時(shí)鐘SysClk與時(shí)鐘CdsClk的相位相同；當(dāng)相移控制參數(shù)Code的值有OOH變?yōu)?FH后，DC M進(jìn)行了 15次相移調(diào)整，調(diào)整后時(shí)鐘SysClk與時(shí)鐘CdsClk的相位差為732. 4ps。相移微調(diào)功能正常，調(diào)整精度為48. 8ps。
權(quán)利要求
1.一種高精度CCD視頻信號(hào)采樣時(shí)序微調(diào)方法，其特征在于，該方法包括如下步驟 步驟一成像控制器FPGA的輸入時(shí)鐘經(jīng)輸入全局緩沖IBUFG接入DCMl，DCMl的CLKO端輸出時(shí)鐘經(jīng)全局緩沖BUFG驅(qū)動(dòng)后得到全局時(shí)鐘SysClk，該時(shí)鐘用于產(chǎn)生探測(cè)器CXD的驅(qū)動(dòng)時(shí)序，使得CCD視頻信號(hào)與全局時(shí)鐘SysClk具有固定的相位關(guān)系； 步驟二 DCM1鎖定狀態(tài)標(biāo)志信號(hào)取反經(jīng)兩級(jí)觸發(fā)器鎖存后，作為DCM2的復(fù)位信號(hào)，避免DCMl在進(jìn)行相位鎖定時(shí)DCM2工作異常；步驟三=SysClk接入DCM2的CLKIN端，DCM2的CLKO輸出端經(jīng)BUFG驅(qū)動(dòng)后得到CdsClk，用于產(chǎn)生CXD視頻信號(hào)的采樣時(shí)序，并接入DCM2的反饋時(shí)鐘端CLKFB ； 步驟四通過TimingCon模塊進(jìn)行CdsClk與SysClk之間的相位關(guān)系動(dòng)態(tài)調(diào)整控制,實(shí)現(xiàn)高精度CCD視頻信號(hào)采樣時(shí)序微調(diào)的方法。
2.如權(quán)利要求I所述的一種高精度CCD視頻信號(hào)采樣時(shí)序微調(diào)方法，其特征在于，所述TimingCon模塊實(shí)現(xiàn)CdsClk與SysClk之間的相位關(guān)系動(dòng)態(tài)調(diào)整控制的流程如下步驟 步驟一模塊入口處，應(yīng)用時(shí)鐘ClkIn上升沿采樣相移控制編碼Code的值，并與實(shí)際相移編碼Code」進(jìn)行比較；當(dāng)Code大于Code」時(shí)進(jìn)行步驟二，當(dāng)Code等于Code」時(shí)進(jìn)行步驟三，當(dāng)Code小于Code」時(shí)進(jìn)行步驟四； 步驟二 如果Code大于Code_i，則需要正向調(diào)整相位；置DCM2的相位調(diào)整使能信號(hào)PSEN為‘I’，調(diào)整方向控制信號(hào)為‘1’，并控制Code_i自加I ;等待DCM2相位調(diào)整完成后返回模塊入口，循環(huán)調(diào)整直至Code與Code」相等，實(shí)現(xiàn)了 TimingCon模塊進(jìn)行CdsClk與SysClk之間的相位關(guān)系動(dòng)態(tài)調(diào)整控制。
步驟三如果Code等于Code_i，則不需要調(diào)整相位；置DCM2的相位調(diào)整使能信號(hào)PSEN為‘0’，調(diào)整方向控制信號(hào)為‘0’，并控制Code_i不變，然后返回模塊入口，實(shí)現(xiàn)了TimingCon模塊進(jìn)行CdsClk與SysClk之間的相位關(guān)系動(dòng)態(tài)調(diào)整控制。
步驟四如果Code小于Code_i，則需要反向調(diào)整相位；置DCM2的相位調(diào)整使能信號(hào)PSEN為‘I’，調(diào)整方向控制信號(hào)為‘0’，并控制Code_i自減I ;等待DCM2相位調(diào)整完成后返回模塊入口，循環(huán)調(diào)整直至Code與Code」相等，實(shí)現(xiàn)了 TimingCon模塊進(jìn)行CdsClk與SysClk之間的相位關(guān)系動(dòng)態(tài)調(diào)整控制。
全文摘要
一種高精度CCD視頻信號(hào)采樣時(shí)序微調(diào)方法屬于CCD探測(cè)器成像設(shè)計(jì)技術(shù)領(lǐng)域，步驟如下FPGA的輸入時(shí)鐘經(jīng)IBUFG后接入DCM1，CLK0端輸出時(shí)鐘經(jīng)BUFG驅(qū)動(dòng)后得到全局時(shí)鐘SysClk，DCM1鎖定狀態(tài)標(biāo)志信號(hào)取反經(jīng)兩級(jí)D觸發(fā)器鎖存后，作為DCM2的復(fù)位信號(hào)；SysClk接入DCM2的CLKIN端，CLK0輸出端經(jīng)BUFG驅(qū)動(dòng)后得到CdsClk，并接入DCM2的反饋時(shí)鐘端CLKFB，通過TimingCon模塊實(shí)現(xiàn)CdsClk與SysClk的相位關(guān)系動(dòng)態(tài)調(diào)整控制。本發(fā)明實(shí)現(xiàn)了CCD視頻信號(hào)采樣時(shí)序的高精度微量調(diào)整，調(diào)整精度提高到數(shù)十皮秒量級(jí)，解決了傳統(tǒng)設(shè)計(jì)方法無法采樣最佳時(shí)序位置問題。
文檔編號(hào)H04N5/372GK102740011SQ20121020637
公開日2012年10月17日 申請(qǐng)日期2012年6月21日 優(yōu)先權(quán)日2012年6月21日
發(fā)明者李丙玉, 王曉東 申請(qǐng)人:中國科學(xué)院長春光學(xué)精密機(jī)械與物理研究所