一種雙通道數(shù)模轉(zhuǎn)換器同步方法
【專利摘要】一種雙通道數(shù)模轉(zhuǎn)換器同步方法，所述雙通道數(shù)模轉(zhuǎn)換器包括第一數(shù)模轉(zhuǎn)換器和第二數(shù)模轉(zhuǎn)換器；包括如下步驟：第一數(shù)模轉(zhuǎn)換器向FPGA輸出第一參考時(shí)鐘，第二數(shù)模轉(zhuǎn)換器向FPGA輸出第二參考時(shí)鐘；FPGA利用第一參考時(shí)鐘對(duì)第二參考時(shí)鐘進(jìn)行鑒相；獲得兩個(gè)參考時(shí)鐘的相差值；FPGA將第一參考時(shí)鐘直接作為第一數(shù)據(jù)時(shí)鐘輸出；并根據(jù)兩個(gè)參考時(shí)鐘的相差值對(duì)第二參考時(shí)鐘進(jìn)行調(diào)整獲得第二數(shù)據(jù)時(shí)鐘；從而使得第一數(shù)據(jù)時(shí)鐘與第二數(shù)據(jù)時(shí)鐘同步；FPGA根據(jù)第一數(shù)據(jù)時(shí)鐘輸出數(shù)據(jù)給第一數(shù)模轉(zhuǎn)換器，F(xiàn)PGA根據(jù)第二數(shù)據(jù)時(shí)鐘輸出數(shù)據(jù)給第二數(shù)模轉(zhuǎn)換器。通過本發(fā)明的方法可以讓2路1.2GSPS的數(shù)模轉(zhuǎn)換器輸出相同相位的模擬信號(hào)。
【專利說明】一種雙通道數(shù)模轉(zhuǎn)換器同步方法
【技術(shù)領(lǐng)域】
[0001 ] 本發(fā)明涉及一種雙通道DAC同步方法。
【背景技術(shù)】
[0002]對(duì)于某些仿真來說，需要兩路射頻輸出通道，而且要求其幅度、相位、多普勒和距離都可以由軟件做精確控制，才能達(dá)到仿真結(jié)果，尤其是相位的精確控制。因此仿真開始時(shí)，雙通道的初始相差要求保持固定，也就是說每路DAC輸出信號(hào)的初始相位要保持一致。如圖1所示為傳統(tǒng)的雙通道仿真時(shí)的硬件示意圖，要求2個(gè)通道輸出的初始相位差固定；圖1中采用2片低速DAC+單片F(xiàn)PGA進(jìn)行雙通道仿真，可以實(shí)現(xiàn)同步，但帶寬較小，無法適應(yīng)現(xiàn)代體制的雷達(dá)仿真需要。
[0003]為了提高輸出信號(hào)帶寬，需要依靠2片高速DAC+單片F(xiàn)PGA進(jìn)行雙目標(biāo)仿真，但目前FPGA的時(shí)鐘速度一般不能高于750MHz，因此速度超過IGHz的DAC的時(shí)鐘無法直接傳給FPGA,高速DAC只能將時(shí)鐘分頻后再傳給FPGA，比如1.2GHz的DAC，輸出一個(gè)600MHz的參考時(shí)鐘信號(hào)給FPGA，F(xiàn)PGA根據(jù)參考時(shí)鐘產(chǎn)生數(shù)據(jù)信號(hào)和信號(hào)時(shí)鐘。圖2為FPGA產(chǎn)生數(shù)字正弦信號(hào)的示意圖，系統(tǒng)上電后，由DDS產(chǎn)生單點(diǎn)頻信號(hào)，分別輸出到DAl和DA2，同時(shí)DAl和DA2將其參考時(shí)鐘分別輸入FPGA。DAl和DA2分別根據(jù)各自的參考時(shí)鐘，將數(shù)字信號(hào)轉(zhuǎn)換為模擬單點(diǎn)頻信號(hào)。由于未進(jìn)行相位校準(zhǔn)，此時(shí)DAl和DA2輸出的單點(diǎn)頻信號(hào)是不同步的。針對(duì)上述情況，需要提供一種雙通道高速DAC同步實(shí)現(xiàn)方法以滿足雙目標(biāo)仿真的需要。

【發(fā)明內(nèi)容】

[0004]本發(fā)明所要解決的技術(shù)問題是:提供一種雙通道數(shù)模轉(zhuǎn)換器同步方法，可以讓2路1.2GSPS的DAC輸出相同相位的模擬信號(hào)。
[0005]本發(fā)明包括如下技術(shù)方案:一種雙通道數(shù)模轉(zhuǎn)換器同步方法，所述雙通道數(shù)模轉(zhuǎn)換器包括第一數(shù)模轉(zhuǎn)換器和第二數(shù)模轉(zhuǎn)換器；包括如下步驟:
[0006]第一數(shù)模轉(zhuǎn)換器向FPGA輸出第一參考時(shí)鐘，第二數(shù)模轉(zhuǎn)換器向FPGA輸出第二參考時(shí)鐘；
[0007]FPGA利用第一參考時(shí)鐘對(duì)第二參考時(shí)鐘進(jìn)行鑒相；獲得兩個(gè)參考時(shí)鐘的相差值；
[0008]FPGA將第一參考時(shí)鐘直接作為第一數(shù)據(jù)時(shí)鐘輸出；并根據(jù)兩個(gè)參考時(shí)鐘的相差值對(duì)第二參考時(shí)鐘進(jìn)行調(diào)整獲得第二數(shù)據(jù)時(shí)鐘；從而使得第一數(shù)據(jù)時(shí)鐘與第二數(shù)據(jù)時(shí)鐘同步；FPGA根據(jù)第一數(shù)據(jù)時(shí)鐘輸出數(shù)據(jù)給第一數(shù)模轉(zhuǎn)換器，F(xiàn)PGA根據(jù)第二數(shù)據(jù)時(shí)鐘輸出數(shù)據(jù)給第二數(shù)模轉(zhuǎn)換器。
[0009]本發(fā)明與現(xiàn)有技術(shù)相比具有如下優(yōu)點(diǎn):
[0010](I)本發(fā)明與現(xiàn)有兩路DAC同步技術(shù)相比，主要表現(xiàn)在DAC數(shù)據(jù)轉(zhuǎn)換速度快，可以達(dá)到1.2GSPS ；1.2GSPS即秒種從數(shù)字信號(hào)到模擬信號(hào)的轉(zhuǎn)換次數(shù)為1.2G次，即1.2*109次。
[0011](2)由于采用了數(shù)字時(shí)鐘鑒相，因此可以方便根據(jù)鑒相結(jié)果進(jìn)行相位調(diào)整，使得兩路DAC同步?！緦＠綀D】

【附圖說明】
[0012]圖1為傳統(tǒng)的雙通道仿真時(shí)的硬件示意圖；
[0013]圖2為參考時(shí)鐘信號(hào)產(chǎn)生示意圖；
[0014]圖3為本發(fā)明的同步方法流程圖；
[0015]圖4為本發(fā)明的同步方法硬件實(shí)現(xiàn)電路；
[0016]圖5為相位調(diào)整如后的時(shí)序不意圖。
【具體實(shí)施方式】
[0017]下面就結(jié)合附圖對(duì)本發(fā)明做進(jìn)一步介紹。
[0018]本發(fā)明的高速雙通道DAC的同步實(shí)現(xiàn)依靠?jī)蓚€(gè)技術(shù)手段，一是對(duì)兩路DAC的參考時(shí)鐘進(jìn)行鑒相，二是根據(jù)鑒相結(jié)果對(duì)輸出數(shù)字信號(hào)進(jìn)行相位補(bǔ)償。只要兩路DAC的數(shù)據(jù)相位和參考時(shí)鐘相位是一致的，就可以抵消兩路DAC的輸出信號(hào)相位差。雙通道信號(hào)在射頻上的相位相對(duì)固定，因此可以對(duì)射頻的固定相差進(jìn)行測(cè)量和校準(zhǔn)，雙通道DAC的初始相差經(jīng)過校準(zhǔn)后，也能保證相位固定，從而保證系統(tǒng)的雙通道相位一致性。
[0019]本發(fā)明的雙通道高速DAC同步實(shí)現(xiàn)方法，具體包括下列步驟:
[0020](I)產(chǎn)生參考時(shí)鐘
[0021]如圖2所示,在板卡上電后，由FPGA利用DDS (Direct Digital Synthesizer,直接數(shù)字合成技術(shù))模塊產(chǎn)生單點(diǎn)頻信號(hào)(數(shù)據(jù)信號(hào)DDS DAT)，分別送給DAl和DA2。由于DA的采樣時(shí)鐘比較高(1.2G)，不能直接輸入FPGA，所以只能將時(shí)鐘分頻為600MHz的參考時(shí)鐘(REFCLK1和REFCLK2)送給FPGA，由于DAl和DA2的參考時(shí)鐘(REFCLK1和REFCLK2)分別來自兩片DAC，因此兩個(gè)參考時(shí)鐘REFCLK1和REFCLK2的初始相位差是不確定的。FPGA根據(jù)參考時(shí)鐘REFCLK1產(chǎn)生數(shù)字信號(hào)DDS DAT和數(shù)據(jù)時(shí)鐘DATCLK1，并將產(chǎn)生的信號(hào)輸入到DAl ；FPGA根據(jù)參考時(shí)鐘REFCLK2產(chǎn)生數(shù)據(jù)時(shí)鐘DATCLK2，并將已經(jīng)產(chǎn)生的數(shù)字信號(hào)DDSDAT輸入到DA2。DAl和DA2分別根據(jù)各自的數(shù)據(jù)時(shí)鐘，將數(shù)字信號(hào)轉(zhuǎn)換為模擬單點(diǎn)頻信號(hào)。如圖5所示為REFCLK1和REFCLK2的時(shí)序圖，DDS模塊根據(jù)REFCLK1產(chǎn)生DDSDAT數(shù)據(jù)a、b、C、d,由于未進(jìn)行相位校準(zhǔn)，此時(shí)數(shù)據(jù)時(shí)鐘DATCLK1和參考時(shí)鐘REFCLK1相同，數(shù)據(jù)時(shí)鐘DATCLK1和參考時(shí)鐘REFCLK1相同，如圖5所示輸入至兩個(gè)數(shù)模轉(zhuǎn)換器的DDSDAT數(shù)據(jù)a、b、C、d是不同步的。
[0022](2)時(shí)鐘鑒相
[0023]FPGA利用DAl的參考時(shí)鐘REFCLK1完成對(duì)DA2參考時(shí)鐘REFCLK2的鑒相。鑒相流程如圖3所示，首先是用DAl的參考時(shí)鐘對(duì)DA2參考時(shí)鐘進(jìn)行采樣，觀測(cè)采樣結(jié)果(O或I)，假設(shè)利用DAl參考時(shí)鐘的上升沿對(duì)DA2的參考時(shí)鐘進(jìn)行采樣，記錄此時(shí)刻的采樣值，對(duì)DA2的時(shí)鐘進(jìn)行移相，對(duì)移相后的時(shí)鐘進(jìn)行采樣，觀測(cè)采樣結(jié)果并與上一時(shí)刻的采樣結(jié)果進(jìn)行比較，如果在上一時(shí)刻的采樣結(jié)果為0，而當(dāng)前時(shí)刻為1，說明此時(shí)也是DA2參考時(shí)鐘的上升沿，兩時(shí)鐘同步，記錄此時(shí)的移相數(shù)值，完成時(shí)鐘鑒相。否則，繼續(xù)對(duì)DA2的參考時(shí)鐘進(jìn)行移相，直至移相到DA2參考時(shí)鐘的上升沿并記錄移相值，完成兩時(shí)鐘鑒相。
[0024]時(shí)鐘鑒相的硬件電路如圖4所示，將DAl的參考時(shí)鐘作為FPGA的局部時(shí)鐘，將DA2的參考時(shí)鐘作為IO信號(hào)輸入，并由局部時(shí)鐘進(jìn)行采樣；通過數(shù)字鑒相器識(shí)別兩路時(shí)鐘的相位，具體方法是將DAl參考時(shí)鐘REFCLK1作為數(shù)字鑒相器的采樣時(shí)鐘，將DA2參考時(shí)鐘REFCLK2作為數(shù)字鑒相器的輸入，數(shù)字鑒相是靠相位控制狀態(tài)機(jī)實(shí)現(xiàn)的，相位控制狀態(tài)機(jī)每移動(dòng)一次采樣時(shí)鐘的相位，測(cè)量一次采樣結(jié)果，通過檢測(cè)數(shù)字時(shí)鐘的相位突變判斷DA參考時(shí)鐘的相位變化，通過相差處理狀態(tài)機(jī)輸出相位差。
[0025]數(shù)字鑒相器通過FPGA 的 MMCM 和 I SERDES(Input Serial-to-Parallel LogicResources，輸入串并轉(zhuǎn)換邏輯資源)搭建的數(shù)字邏輯，MMCM可以進(jìn)行時(shí)鐘相位調(diào)整，ISERDES可以實(shí)現(xiàn)信號(hào)延遲；ISERDES是FPGA內(nèi)部包含的高速串并轉(zhuǎn)換模塊，可將高速串行信號(hào)轉(zhuǎn)換為并行信號(hào)。
[0026](3)相位校準(zhǔn)
[0027]根據(jù)鑒相得到的相位差對(duì)DA2的參考時(shí)鐘REFCLK2進(jìn)行調(diào)整，獲得數(shù)據(jù)時(shí)鐘DATCLK2 ；DDS模塊輸出的數(shù)字信號(hào)直接輸入至DA2數(shù)據(jù)、時(shí)鐘產(chǎn)生模塊；通過DA2數(shù)據(jù)、時(shí)鐘產(chǎn)生模塊產(chǎn)生輸入至DA2的數(shù)據(jù)信號(hào)和數(shù)據(jù)時(shí)鐘DATCLK2。另外，鑒相得到的相位差輸入IODELAY (Input/Output Delay Element,輸入/輸出延遲單元)模塊,通過IODELAY模塊對(duì)DDS模塊輸出的數(shù)字信號(hào)(DDS DAT)進(jìn)行數(shù)據(jù)相差微調(diào)，并將微調(diào)后的數(shù)據(jù)輸入至DAl數(shù)據(jù)、時(shí)鐘產(chǎn)生模塊，DAl數(shù)據(jù)、時(shí)鐘產(chǎn)生模塊將DAl參考時(shí)鐘REFCLK1作為輸出給DAl的數(shù)據(jù)時(shí)鐘DATACLK1，并產(chǎn)生與輸出給DA2的數(shù)據(jù)同步的數(shù)據(jù)信號(hào)；如圖5所示，經(jīng)過上述處理使得輸出的兩路DA的信號(hào)保持同步。所述IODELAY模塊是FPGA的IO模決中包含的可編程的精確延遲單元。
【權(quán)利要求】
1.一種雙通道數(shù)模轉(zhuǎn)換器同步方法，所述雙通道數(shù)模轉(zhuǎn)換器包括第一數(shù)模轉(zhuǎn)換器和第二數(shù)模轉(zhuǎn)換器；其特征在于，包括如下步驟: 第一數(shù)模轉(zhuǎn)換器向FPGA輸出第一參考時(shí)鐘，第二數(shù)模轉(zhuǎn)換器向FPGA輸出第二參考時(shí)鐘； FPGA利用第一參考時(shí)鐘對(duì)第二參考時(shí)鐘進(jìn)行鑒相；獲得兩個(gè)參考時(shí)鐘的相差值； FPGA將第一參考時(shí)鐘直接作為第一數(shù)據(jù)時(shí)鐘輸出；并根據(jù)兩個(gè)參考時(shí)鐘的相差值對(duì)第二參考時(shí)鐘進(jìn)行調(diào)整獲得第二數(shù)據(jù)時(shí)鐘；從而使得第一數(shù)據(jù)時(shí)鐘與第二數(shù)據(jù)時(shí)鐘同步；FPGA根據(jù)第一數(shù)據(jù)時(shí)鐘輸出數(shù)據(jù)給第一數(shù)模轉(zhuǎn)換器，F(xiàn)PGA根據(jù)第二數(shù)據(jù)時(shí)鐘輸出數(shù)據(jù)給第二數(shù)模轉(zhuǎn)換器。
【文檔編號(hào)】H04L7/033GK103595522SQ201210294845
【公開日】2014年2月19日 申請(qǐng)日期:2012年8月17日 優(yōu)先權(quán)日:2012年8月17日
【發(fā)明者】李明, 韋海萍, 王欽偉, 高磊 申請(qǐng)人:北京航天自動(dòng)控制研究所, 中國(guó)運(yùn)載火箭技術(shù)研究院