專利名稱：分組傳送網(wǎng)絡(luò)中的系統(tǒng)時間同步裝置及方法
技術(shù)領(lǐng)域：
本發(fā)明涉及光通信中的分組傳送網(wǎng)絡(luò)，特別是涉及一種分組傳送網(wǎng)絡(luò)中的系統(tǒng)時間同步裝置及方法。
背景技術(shù)：
隨著3G/4G業(yè)務(wù)的應(yīng)用及普及，業(yè)務(wù)向IP (Internet Protocol,網(wǎng)絡(luò)之間互連的協(xié)議)化多業(yè)務(wù)發(fā)展發(fā)展，分組傳送網(wǎng)絡(luò)是以分組為核心的傳送網(wǎng)絡(luò)，替代MSTP(Multi-Service Transfer Platform,基于SDH的多業(yè)務(wù)傳送平臺)網(wǎng)絡(luò)成為了主流的傳送承載網(wǎng)絡(luò)。分組傳送網(wǎng)絡(luò)不僅需要兼容傳統(tǒng)的SDH (Synchronous Digital Hierarchy,同步數(shù)字系列)網(wǎng)絡(luò)的頻率同步，還對時間同步提出了更高精確度，更準(zhǔn)確的定時要求。時間同步是 CDMA (Code Division Multiple Access,石馬分多址)和 TD-SCDMA (TimeDivision-Synchronous Code Division Multiple Access,時分同步碼分多址)、TD-LTE (TD-SCDMA Long Term Evolution, TD-SCDMA長期演進(jìn))業(yè)務(wù)的基本需求，實現(xiàn)時間同步是通信系統(tǒng)網(wǎng)絡(luò)可靠工作的保障。傳統(tǒng)的定時采用GPS (Global Positioning System,全球定位系統(tǒng))衛(wèi)星定時，衛(wèi)星定時受天線安裝、天氣、無線電波等不利因素的限制；故新的通信網(wǎng)絡(luò)提出了 GPS結(jié)合地面時間傳送的方式。起初地面時間同步鏈路采用NTP (Network Time Protocol,網(wǎng)絡(luò)時間協(xié)議)傳送，NTP通過軟件進(jìn)行定時，只能滿足毫秒級別的時間傳遞精度，時間精度低，無法滿足納秒級精度的要求。為滿足無線時間同步基站的微秒級時間的精度要求，提出了PTP (Precision Time Protocal,精確時間協(xié)議)，即 IEEE (Institute of Electrical andElectronics Engineers,美國電氣和電子工程師協(xié)會)1588v2精確時間同步協(xié)議，目的是為實現(xiàn)控制及測試系統(tǒng)的精確的時間同步，IEEE1588協(xié)議可以實現(xiàn)基站時鐘的地面?zhèn)魉?。時間同步指源端與宿端在相對應(yīng)的有效瞬間，其相位差或頻率差保持在一定精度允許范圍之內(nèi)。隨著網(wǎng)絡(luò)數(shù)據(jù)IP多業(yè)務(wù)的發(fā)展，對時間同步的要求越來越高，目前的時間同步技術(shù)使用軟件打時戳的方式，存在操作系統(tǒng)進(jìn)程的調(diào)度、抖動延遲等不確定因素，影響時間同步的精度。

發(fā)明內(nèi)容
本發(fā)明的目的是為了克服上述背景技術(shù)的不足，提供一種分組傳送網(wǎng)絡(luò)中的系統(tǒng)時間同步裝置及方法，通過軟硬件結(jié)合的方式，能有效快速地實現(xiàn)分組傳送網(wǎng)絡(luò)中主從站之間納秒級精度的系統(tǒng)時間同步，實現(xiàn)整個網(wǎng)絡(luò)的高精度定時。本發(fā)明提供的分組傳送網(wǎng)絡(luò)中的系統(tǒng)時間同步裝置，包括CPU、時間同步模塊、FPGAUPPS+T0D時間接口，所述FPGA通過時間同步模塊與CPU相連，F(xiàn)PGA還分別與CPU、1PPS+T0D時間接口相連，其中所述CPU用于管理FPGA ;按移動1PPS+T0D時間接口標(biāo)準(zhǔn)配置1PPS+T0D時間接口的輸入/輸出工作模式，1PPS+T0D時間接口處于輸入工作模式時，CPU接收帶有時戳的PTP報文，提取并記錄PTP報文的時戳，聯(lián)合FPGA計算出本地時間偏離主時間的納秒補(bǔ)償值、秒補(bǔ)償值，將納秒補(bǔ)償值、秒補(bǔ)償值配置到FPGA中；1PPS+T0D時間接口處于輸出工作模式時，CPU周期性的產(chǎn)生PTP報文，并將時間同步模塊發(fā)來的時戳封裝到PTP報文中，形成帶有時戳的PTP報文并發(fā)送；所述時間同步模塊用于產(chǎn)生時戳并發(fā)送到CPU ;接收CPU發(fā)來的帶有時戳的PTP報文、FPGA發(fā)來的含有納秒同步信息的信號，聯(lián)合FPGA調(diào)整本地時鐘，保持納秒信息同步，實現(xiàn)本地時鐘和主時鐘 同步；所述FPGA用于聯(lián)合時間同步模塊維護(hù)本地的全局時間，支持軟件賦初值；1PPS+T0D時間接口處于輸入工作模式時，F(xiàn)PGA接收到從外部直接輸入的標(biāo)準(zhǔn)時間信息，聯(lián)合CPU計算出本地時間偏離主時間的納秒補(bǔ)償值、秒補(bǔ)償值，進(jìn)行納秒級別、秒級別的正負(fù)時間補(bǔ)償，從而實現(xiàn)分組傳送網(wǎng)絡(luò)中設(shè)備的系統(tǒng)時間同步；1PPS+T0D時間接口處于輸出工作模式時，F(xiàn)PGA將本地經(jīng)過1588協(xié)議調(diào)整后的精確時間信息輸出到1PPS+T0D時間接口 ；所述1PPS+T0D時間接口用于處于輸入工作模式時，將接收的來自外部網(wǎng)絡(luò)的TOD信息、PPS信息發(fā)送到FPGA ;處于輸出工作模式時，將來自FPGA的TOD信息、PPS信息發(fā)送到外部網(wǎng)絡(luò)，基站或其他需要時間同步的設(shè)備直接從該接口獲取時間同步信息。在上述技術(shù)方案中，所述系統(tǒng)時間同步裝置還包括入口時戳模塊、出口時戳模塊、第一 PTP端口、第二 PTP端口，所述第一 PTP端口通過入口時戳模塊與CPU相連，所述第二PTP端口通過出口時戳模塊與CPU相連，其中所述第一 PTP端口用于接收來自外部網(wǎng)絡(luò)的數(shù)據(jù)包，根據(jù)數(shù)據(jù)包中的PTP報文類型識別符，識別出帶有時戳的PTP報文，將帶有時戳的PTP報文轉(zhuǎn)發(fā)到入口時戳模塊，與上游設(shè)備同步；所述入口時戳模塊用于接收第一 PTP端口發(fā)來的帶有時戳的PTP報文，記錄接收時間，并將帶有時戳的PTP報文發(fā)送給CPU ;所述出口時戳模塊用于接收CPU發(fā)來的帶有時戳的PTP報文，再發(fā)送到第二 PTP端口，并記錄發(fā)送時間；所述第二 PTP端口用于接收出口時戳模塊發(fā)來的PTP報文，將接收的PTP報文發(fā)送到外部網(wǎng)絡(luò)的端口。在上述技術(shù)方案中，所述FPGA包括本地全局時間模塊、秒脈沖控制模塊和TOD編解碼控制模塊，本地全局時間模塊分別與秒脈沖控制模塊、TOD編解碼控制模塊、時間同步模塊、CPU相連，秒脈沖控制模塊與1PPS+T0D時間接口相連，TOD編解碼控制模塊還分別與CPUUPPS+T0D時間接口相連，其中所述本地全局時間模塊用于接收CPU發(fā)來的納秒初值裝載脈沖、納秒初值、秒初值裝載脈沖、秒初值，裝載納秒初值和秒初值，在納秒初值的基礎(chǔ)上進(jìn)行納秒計數(shù)的累加操作，在秒初值的基礎(chǔ)上進(jìn)行秒計數(shù)的累加操作，在納秒計數(shù)、秒計數(shù)的累加操作過程中維護(hù)本地全局時間；所述秒脈沖控制模塊用于采用并發(fā)選收的方式對PPS信號進(jìn)行輸入/輸出的處理，將本地全局時間模塊發(fā)來的第一 PPS信號發(fā)送到1PPS+T0D時間接口，將1PPS+T0D時間接口發(fā)來的第二 PPS信號廣播到時間同步模塊；所述TOD編解碼控制模塊用于選擇1PPS+T0D時間接口的輸入/輸出工作模式，當(dāng)1PPS+T0D時間接口處于輸入工作模式時，按移動規(guī)范進(jìn)行TOD接口解碼輸入信號，并產(chǎn)生清零信號，發(fā)送給本地全局時間模塊；當(dāng)1PPS+T0D時間接口處于輸出工作模式時，按移動規(guī)范進(jìn)行TOD接口編碼輸出信號。在上述技術(shù)方案中，所述本地全局時間模塊包括納秒計數(shù)器和秒計數(shù)器，所述納秒計數(shù)器與秒計數(shù)器相連，納秒計數(shù)器、秒計數(shù)器均與時間同步模塊相連，納秒計數(shù)器還通過秒脈沖控制模塊與1PPS+T0D時間接口相連，所述納秒計數(shù)器用于根據(jù)CPU發(fā)來的納秒初值裝載脈沖、納秒初值，裝載納秒初值，在納秒初值的基礎(chǔ)上開始進(jìn)行計數(shù)累加操作；所述秒計數(shù)器用于根據(jù)CPU發(fā)來的秒初值裝載脈沖、秒初值，裝載秒初值，在秒初值的基礎(chǔ)上開始進(jìn)行秒計數(shù)的累加操作。在上述技術(shù)方案中，所述納秒計數(shù)器是系統(tǒng)時鐘為30位的納秒計數(shù)器。在上述技術(shù)方案中，所述秒計數(shù)器是系統(tǒng)時鐘為32位的秒計數(shù)器。在上述技術(shù)方案中，所述本地全局時間模塊還包括納秒使能控制寄存器、秒使能控制寄存器，所述納秒使能控制寄存器與納秒計數(shù)器相連，所述秒使能控制寄存器與秒計數(shù)器相連，所述納秒使能控制寄存器用于先禁止納秒計數(shù)器計數(shù)，再使能納秒計數(shù)器開始計數(shù)，并將納秒計數(shù)器映射成只讀寄存器；所述秒使能控制寄存器用于先禁止秒計數(shù)器計數(shù)，再使能秒計數(shù)器開始計數(shù)，并將秒計數(shù)器映射成只讀寄存器。
在上述技術(shù)方案中，所述CPU還用于從只讀寄存器中獲取納秒計數(shù)器、秒計數(shù)器的當(dāng)前計數(shù)值，并計算出當(dāng)前時間值。在上述技術(shù)方案中，所述納秒計數(shù)器還用于以125MHz頻率的時鐘信號，在125MHz時鐘的上升沿每次加8納秒，進(jìn)行步長為8納秒的時間累加計數(shù)，累加計滿I秒時，納秒計數(shù)器向秒計數(shù)器進(jìn)位，并產(chǎn)生含有納秒同步信息的第一 PPS信號，納秒計數(shù)器將第一 PPS信號同時發(fā)送到時間同步模塊和秒脈沖控制模塊，納秒計數(shù)器中的時間值為當(dāng)前本地全局的納秒時間值。在上述技術(shù)方案中，所述秒計數(shù)器還用于在進(jìn)位有效時加1，以I秒鐘為步長進(jìn)行累加計數(shù)，秒計數(shù)器中的時間值為當(dāng)前本地全局的秒時間值。在上述技術(shù)方案中，所述本地全局時間模塊還包括賦值使能脈沖產(chǎn)生單元，所述賦值使能脈沖產(chǎn)生單元分別與CPU、納秒計數(shù)器、秒計數(shù)器相連，所述賦值使能脈沖產(chǎn)生單元用于接收(PU發(fā)來的寫信號、片選地址信號，利用CPU發(fā)來的寫信號和片選地址信號，綜合出一個寫脈沖信號，并通過系統(tǒng)125M時鐘信號進(jìn)行同步化處理，產(chǎn)生兩個125MHz脈沖寬度的賦值使能脈沖，其中，一個賦值使能脈沖作為納秒補(bǔ)償信號，另一個賦值使能脈沖作為秒補(bǔ)償信號；納秒補(bǔ)償信號為高電平時，賦值使能脈沖產(chǎn)生單元觸發(fā)納秒計數(shù)器進(jìn)行一次納秒偏差數(shù)據(jù)的補(bǔ)償；秒補(bǔ)償信號為高電平時，賦值使能脈沖產(chǎn)生單元觸發(fā)秒計數(shù)器進(jìn)行一次秒偏差數(shù)據(jù)的補(bǔ)償。在上述技術(shù)方案中，所述賦值使能脈沖產(chǎn)生單元還用于接收CPU發(fā)來的納秒補(bǔ)償值、秒補(bǔ)償值，當(dāng)納秒補(bǔ)償信號為高電平時，賦值使能脈沖產(chǎn)生單元將納秒補(bǔ)償信號和CPU發(fā)來的納秒補(bǔ)償值發(fā)送到納秒計數(shù)器，觸發(fā)納秒計數(shù)器進(jìn)行一次納秒偏差數(shù)據(jù)的補(bǔ)償；當(dāng)秒補(bǔ)償信號為高電平時，賦值使能脈沖產(chǎn)生單元將秒補(bǔ)償信號和CPU發(fā)來的秒補(bǔ)償值發(fā)送到秒計數(shù)器，觸發(fā)秒計數(shù)器進(jìn)行一次秒偏差數(shù)據(jù)的補(bǔ)償。在上述技術(shù)方案中，所述納秒計數(shù)器還用于檢測到納秒補(bǔ)償信號有效時，結(jié)合賦值使能脈沖產(chǎn)生單元發(fā)來的納秒補(bǔ)償值，對當(dāng)前納秒數(shù)據(jù)進(jìn)行納秒補(bǔ)償。在上述技術(shù)方案中，所述納秒計數(shù)器通過設(shè)置納秒加減標(biāo)志位，對當(dāng)前納秒數(shù)據(jù)進(jìn)行正負(fù)納秒補(bǔ)償。在上述技術(shù)方案中，所述納秒加減標(biāo)志位為O時，本地時鐘落后于輸入信號，納秒計數(shù)器對當(dāng)前納秒數(shù)據(jù)進(jìn)行正納秒補(bǔ)償；納秒加減標(biāo)志位為I時，本地時鐘超前于輸入信號，納秒計數(shù)器對當(dāng)前納秒數(shù)據(jù)進(jìn)行負(fù)納秒補(bǔ)償。
在上述技術(shù)方案中，所述納秒計數(shù)器對當(dāng)前納秒數(shù)據(jù)進(jìn)行正納秒補(bǔ)償時，在納秒補(bǔ)償信號的上升沿將納秒補(bǔ)償值加上納秒計數(shù)器的當(dāng)前值，賦值到下一個納秒計數(shù)周期，納秒計數(shù)器在此基礎(chǔ)上繼續(xù)計數(shù)，直至納秒計數(shù)器計數(shù)滿I秒，納秒計數(shù)器向秒計數(shù)器進(jìn)位，并產(chǎn)生含有納秒同步信息的第一 PPS信號，納秒計數(shù)器將第一 PPS信號同時發(fā)送到時間同步模塊和秒脈沖控制模塊；秒脈沖控制模塊將納秒計數(shù)器發(fā)來的第一 PPS信號發(fā)送到1PPS+T0D時間接口，1PPS+T0D時間接口再將秒脈沖控制模塊發(fā)來的第一 PPS信號發(fā)送到外部網(wǎng)絡(luò)；時間同步模塊根據(jù)納秒計數(shù)器發(fā)來的第一 PPS信號，保持納秒信息同步。在上述技術(shù)方案中，所述納秒計數(shù)器對當(dāng)前納秒數(shù)據(jù)進(jìn)行負(fù)納秒補(bǔ)償時，在納秒補(bǔ)償信號的上升沿將納秒補(bǔ)償值減去納秒計數(shù)器的當(dāng)前值，賦值到下一個納秒計數(shù)周期，納秒計數(shù)器在此基礎(chǔ)上繼續(xù)計數(shù)，直至納秒計數(shù)器減到零時，納秒計數(shù)器向秒計數(shù)器借位；納秒計數(shù)器在此基礎(chǔ)上繼續(xù)計數(shù)，直至納秒計數(shù)器計數(shù)滿I秒，納秒計數(shù)器向秒計數(shù)器進(jìn)位，并產(chǎn)生含有納秒同步信息的第一 PPS信號，納秒計數(shù)器將第一 PPS信號同時發(fā)送到時間同步模塊和秒脈沖控制模塊；秒脈沖控制模塊將納秒計數(shù)器發(fā)來的第一 PPS信號發(fā)送到1PPS+T0D時間接口，1PPS+T0D時間接口再將秒脈沖控制模塊發(fā)來的第一 PPS信號發(fā)送到外部網(wǎng)絡(luò)；時間同步模塊根據(jù)納秒計數(shù)器發(fā)來的第一 PPS信號，保持納秒信息同步。 在上述技術(shù)方案中，所述秒計數(shù)器還用于檢測到秒補(bǔ)償信號有效時，結(jié)合賦值使能脈沖產(chǎn)生單元發(fā)來的秒補(bǔ)償值，對當(dāng)前秒數(shù)據(jù)進(jìn)行秒補(bǔ)償。在上述技術(shù)方案中，所述秒計數(shù)器通過設(shè)置秒加減標(biāo)志位，對當(dāng)前秒數(shù)據(jù)進(jìn)行正負(fù)秒補(bǔ)償。在上述技術(shù)方案中，所述秒加減標(biāo)志位為O時，本地時鐘落后于輸入信號，秒計數(shù)器對當(dāng)前秒數(shù)據(jù)進(jìn)行正秒補(bǔ)償；秒加減標(biāo)志位為I時，本地時鐘超前于輸入信號，秒計數(shù)器對當(dāng)前秒數(shù)據(jù)進(jìn)行負(fù)秒補(bǔ)償。在上述技術(shù)方案中，所述秒計數(shù)器對當(dāng)前秒數(shù)據(jù)進(jìn)行正秒補(bǔ)償時，在秒補(bǔ)償信號的上升沿將秒補(bǔ)償值加上秒計數(shù)器的當(dāng)前值，賦值到下一個秒計數(shù)周期，秒計數(shù)器在此基礎(chǔ)上繼續(xù)計數(shù)。在上述技術(shù)方案中，所述秒計數(shù)器對當(dāng)前秒數(shù)據(jù)進(jìn)行負(fù)秒補(bǔ)償時，在秒補(bǔ)償信號的上升沿將秒補(bǔ)償值減去秒計數(shù)器的當(dāng)前值，賦值到下一個秒計數(shù)周期，秒計數(shù)器在此基礎(chǔ)上繼續(xù)計數(shù)。在上述技術(shù)方案中，所述CPU還用于進(jìn)行清零配置數(shù)據(jù)的操作，設(shè)置清零寄存器的內(nèi)容。在上述技術(shù)方案中，所述本地全局時間模塊還包括清零脈沖產(chǎn)生單元，所述清零脈沖產(chǎn)生單元分別與納秒計數(shù)器、秒計數(shù)器、CPU、TOD編解碼控制模塊相連，所述清零脈沖產(chǎn)生單元用于CPU發(fā)現(xiàn)時間偏差較大或者同步源發(fā)生改變時，產(chǎn)生一個清零指令，將清零指令發(fā)送到清零脈沖產(chǎn)生單元；清零脈沖產(chǎn)生單元接收到CPU發(fā)來的清零指令和TOD編解碼控制模塊發(fā)來的清零信號時，通過系統(tǒng)125M時鐘信號進(jìn)行同步化處理，產(chǎn)生一個125MHz脈沖寬度的清零脈沖，同時發(fā)送到納秒計數(shù)器、秒計數(shù)器。在上述技術(shù)方案中，所述納秒計數(shù)器還用于接收到所述清零脈沖產(chǎn)生單元發(fā)來的清零脈沖時，觸發(fā)清零操作。在上述技術(shù)方案中，所述秒計數(shù)器還用于接收到所述清零脈沖產(chǎn)生單元發(fā)來的清零脈沖時，觸發(fā)清零操作。在上述技術(shù)方案中，所述CPU還用于實現(xiàn)時間同步以后，CPU根據(jù)實際工程應(yīng)用選擇單步式工作模式或雙步式工作模式，在單步式工作模式下，CPU發(fā)送1588協(xié)議包中的同步報文到外部網(wǎng)絡(luò)，同步報文的發(fā)送時戳為納秒級精度的時戳；在雙步式工作模式下，CPU發(fā)送1588協(xié)議包中的同步報文、以及帶有同步報文發(fā)送時間的跟隨報文到外部網(wǎng)絡(luò)，同步報文的發(fā)送時戳為納秒級精度的時戳。在上述技術(shù)方案中，所述1PPS+T0D時間接口的物理接頭采用RJ45接口。本發(fā)明還提供一種基于上述系統(tǒng)時間同步裝置的分組傳送網(wǎng)絡(luò)中的系統(tǒng)時間同步方法，包括以下步驟Si、準(zhǔn)備工作設(shè)備上電后，先禁止納秒計數(shù)器、秒計數(shù)器計數(shù)，再使能納秒計數(shù)器、秒計數(shù)器開始計數(shù)，同時將納秒計數(shù)器和秒計數(shù)器均映射成只讀寄存器，(PU從只讀寄存器中獲取納秒計數(shù)器、秒計數(shù)器的當(dāng)前計數(shù)值，并計算出當(dāng)前時間值；S2、賦初值=CPU寫裝載比特位，在125M時鐘信號下產(chǎn)生納秒初值裝載脈沖、秒初值裝載脈沖，并將納秒初值裝載脈沖和確定的納秒初值發(fā)送到納秒計數(shù)器，將秒初值裝載脈沖和確定的秒初值發(fā)送到秒計數(shù)器；納秒計數(shù)器檢測到CPU發(fā)來的納秒初值裝載脈沖、納秒初值，裝載 納秒初值；秒計數(shù)器檢測到CPU發(fā)來的秒初值裝載脈沖、秒初值，裝載秒初值；S3、維護(hù)本地全局時間納秒計數(shù)器在納秒初值的基礎(chǔ)上開始進(jìn)行納秒計數(shù)的累加操作，并在納秒計數(shù)的累加操作過程中維護(hù)本地全局時間，實現(xiàn)時間同步；秒計數(shù)器在秒初值的基礎(chǔ)上開始進(jìn)行秒計數(shù)的累加操作，并在秒計數(shù)的累加操作過程中維護(hù)本地全局時間，實現(xiàn)時間同步。在上述技術(shù)方案中，步驟S3包括以下步驟所述納秒計數(shù)器以125MHz頻率的時鐘信號，在125MHz時鐘的上升沿每次加8納秒，進(jìn)行步長為8納秒的時間累加計數(shù)，累加計滿I秒時，納秒計數(shù)器向秒計數(shù)器進(jìn)位，并產(chǎn)生含有納秒同步信息的第一 PPS信號，納秒計數(shù)器將第一 PPS信號同時發(fā)送到時間同步模塊和秒脈沖控制模塊；秒計數(shù)器則在進(jìn)位有效時加1，以I秒鐘為步長進(jìn)行累加計數(shù)，納秒計數(shù)器、秒計數(shù)器里的時間值均為當(dāng)前本地全局的時間值。在上述技術(shù)方案中，步驟S3還包括以下步驟所述秒脈沖控制模塊將納秒計數(shù)器發(fā)來的第一 PPS信號發(fā)送到1PPS+T0D時間接口，1PPS+T0D時間接口再將秒脈沖控制模塊發(fā)來的第一 PPS信號發(fā)送到外部網(wǎng)絡(luò)；時間同步模塊根據(jù)納秒計數(shù)器發(fā)來的第一 PPS信號，保持納秒信息同步。在上述技術(shù)方案中，步驟S3還包括以下步驟所述1PPS+T0D時間接口將接收到的來自外部網(wǎng)絡(luò)的含有納秒同步信息的第二 PPS信號發(fā)送到秒脈沖控制模塊，秒脈沖控制模塊將第二 PPS信號廣播到時間同步模塊，時間同步模塊根據(jù)第二 PPS信號，保持納秒信息同
止/J/ O在上述技術(shù)方案中，步驟S3還包括以下步驟在納秒計數(shù)器、秒計數(shù)器在正常累加計數(shù)的過程中，發(fā)生納秒數(shù)據(jù)和秒數(shù)據(jù)的偏差時，CPU聯(lián)合FPGA中的全局時間模塊對納秒偏差數(shù)據(jù)和秒偏差數(shù)據(jù)進(jìn)行補(bǔ)償。在上述技術(shù)方案中，所述CPU聯(lián)合FPGA中的全局時間模塊對納秒偏差數(shù)據(jù)和秒偏差數(shù)據(jù)進(jìn)行補(bǔ)償?shù)倪^程如下=CPU的1588軟件通過接收到的帶有時戳的PTP時間報文，計算出本地時間偏離主時間的納秒補(bǔ)償值、秒補(bǔ)償值，CPU將產(chǎn)生的寫信號、片選地址信號、納秒補(bǔ)償值、秒補(bǔ)償值發(fā)送給賦值使能脈沖產(chǎn)生單元；賦值使能脈沖產(chǎn)生單元利用CPU發(fā)來的寫信號和片選地址信號，綜合出一個寫脈沖信號，并通過系統(tǒng)125M時鐘信號進(jìn)行同步化處理，產(chǎn)生兩個125MHz脈沖寬度的賦值使能脈沖，其中，一個賦值使能脈沖作為納秒補(bǔ)償信號，另一個賦值使能脈沖作為秒補(bǔ)償信號；納秒補(bǔ)償信號為高電平時，觸發(fā)納秒計數(shù)器進(jìn)行一次納秒偏差數(shù)據(jù)的補(bǔ)償；秒補(bǔ)償信號為高電平時，觸發(fā)秒計數(shù)器進(jìn)行一次秒偏差數(shù)據(jù)的補(bǔ)償。在上述技術(shù)方案中，所述納秒補(bǔ)償信號為高電平時，賦值使能脈沖產(chǎn)生單元將納秒補(bǔ)償信號和CPU發(fā)來的納秒補(bǔ)償值發(fā)送給納秒計數(shù)器；納秒計數(shù)器檢測到納秒補(bǔ)償信號有效時，結(jié)合賦值使能脈沖產(chǎn)生單元發(fā)來的納秒補(bǔ)償值，對當(dāng)前納秒數(shù)據(jù)進(jìn)行納秒補(bǔ)償。在上述技術(shù)方案中，所述納秒計數(shù)器通過設(shè)置納秒加減標(biāo)志位，對當(dāng)前納秒數(shù)據(jù)進(jìn)行正負(fù)納秒補(bǔ)償。在上述技術(shù)方案中，所述納秒加減標(biāo)志位為O時，本地時鐘落后于輸入信號，納秒計數(shù)器對當(dāng)前納秒數(shù)據(jù)進(jìn)行正納秒補(bǔ)償；納秒加減標(biāo)志位為I時，本地時鐘超前于輸入信號，納秒計數(shù)器對當(dāng)前納秒數(shù)據(jù)進(jìn)行負(fù)納秒補(bǔ)償。 在上述技術(shù)方案中，所述納秒計數(shù)器對當(dāng)前納秒數(shù)據(jù)進(jìn)行正納秒補(bǔ)償時，在納秒補(bǔ)償信號的上升沿將納秒補(bǔ)償值加上納秒計數(shù)器的當(dāng)前值，賦值到下一個納秒計數(shù)周期，納秒計數(shù)器在此基礎(chǔ)上繼續(xù)計數(shù)，直至納秒計數(shù)器計數(shù)滿I秒，納秒計數(shù)器向秒計數(shù)器進(jìn)位，并產(chǎn)生含有納秒同步信息的第一 PPS信號，納秒計數(shù)器將第一 PPS信號同時發(fā)送到時間同步模塊和秒脈沖控制模塊；秒脈沖控制模塊將納秒計數(shù)器發(fā)來的第一 PPS信號發(fā)送到1PPS+T0D時間接口，1PPS+T0D時間接口再將秒脈沖控制模塊發(fā)來的第一 PPS信號發(fā)送到外部網(wǎng)絡(luò)；時間同步模塊根據(jù)納秒計數(shù)器發(fā)來的第一 PPS信號，保持納秒信息同步。在上述技術(shù)方案中，所述納秒計數(shù)器對當(dāng)前納秒數(shù)據(jù)進(jìn)行負(fù)納秒補(bǔ)償時，在納秒補(bǔ)償信號的上升沿將納秒補(bǔ)償值減去納秒計數(shù)器的當(dāng)前值，賦值到下一個納秒計數(shù)周期，納秒計數(shù)器在此基礎(chǔ)上繼續(xù)計數(shù)，直至納秒計數(shù)器減到零時，納秒計數(shù)器向秒計數(shù)器借位；納秒計數(shù)器在此基礎(chǔ)上繼續(xù)計數(shù)，直至納秒計數(shù)器計數(shù)滿I秒，納秒計數(shù)器向秒計數(shù)器進(jìn)位，并產(chǎn)生含有納秒同步信息的第一 PPS信號，納秒計數(shù)器將第一 PPS信號同時發(fā)送到時間同步模塊和秒脈沖控制模塊；秒脈沖控制模塊將納秒計數(shù)器發(fā)來的第一 PPS信號發(fā)送到1PPS+T0D時間接口，1PPS+T0D時間接口再將秒脈沖控制模塊發(fā)來的第一 PPS信號發(fā)送到外部網(wǎng)絡(luò)；時間同步模塊根據(jù)納秒計數(shù)器發(fā)來的第一 PPS信號，保持納秒信息同步。在上述技術(shù)方案中，所述秒補(bǔ)償信號為高電平時，賦值使能脈沖產(chǎn)生單元將秒補(bǔ)償信號和CPU發(fā)來的秒補(bǔ)償值發(fā)送給秒計數(shù)器；秒計數(shù)器檢測到秒補(bǔ)償信號有效時，結(jié)合賦值使能脈沖產(chǎn)生單元發(fā)來的秒補(bǔ)償值，對當(dāng)前秒數(shù)據(jù)進(jìn)行秒補(bǔ)償。在上述技術(shù)方案中，所述秒計數(shù)器通過設(shè)置秒加減標(biāo)志位，對當(dāng)前秒數(shù)據(jù)進(jìn)行正負(fù)秒補(bǔ)償。在上述技術(shù)方案中，所述秒加減標(biāo)志位為O時，本地時鐘落后于輸入信號，秒計數(shù)器對當(dāng)前秒數(shù)據(jù)進(jìn)行正秒補(bǔ)償；秒加減標(biāo)志位為I時，本地時鐘超前于輸入信號，秒計數(shù)器對當(dāng)前秒數(shù)據(jù)進(jìn)行負(fù)秒補(bǔ)償。在上述技術(shù)方案中，所述秒計數(shù)器對當(dāng)前秒數(shù)據(jù)進(jìn)行正秒補(bǔ)償時，在秒補(bǔ)償信號的上升沿將秒補(bǔ)償值加上秒計數(shù)器的當(dāng)前值，賦值到下一個秒計數(shù)周期，秒計數(shù)器在此基礎(chǔ)上繼續(xù)計數(shù)。
在上述技術(shù)方案中，所述秒計數(shù)器對當(dāng)前秒數(shù)據(jù)進(jìn)行負(fù)秒補(bǔ)償時，在秒補(bǔ)償信號的上升沿將秒補(bǔ)償值減去秒計數(shù)器的當(dāng)前值，賦值到下一個秒計數(shù)周期，秒計數(shù)器在此基礎(chǔ)上繼續(xù)計數(shù)。在上述技術(shù)方案中，步驟S3之后還包括以下步驟CPU發(fā)現(xiàn)時間偏差較大或者同步源發(fā)生改變時，產(chǎn)生一個清零指令，將清零指令發(fā)送到清零脈沖產(chǎn)生單元；清零脈沖產(chǎn)生單元接收到CPU發(fā)來的清零指令和TOD編解碼控制模塊發(fā)來的清零信號時，通過系統(tǒng)125M時鐘信號進(jìn)行同步化處理，產(chǎn)生一個125MHz脈沖寬度的清零脈沖，同時發(fā)送到納秒計數(shù)器和秒計數(shù)器，納秒計數(shù)器、秒計數(shù)器接收到清零脈沖時，觸發(fā)清零操作，重新開始計數(shù)。在上述技術(shù)方案中，步驟S3之后還包括以下步驟實現(xiàn)時間同步以后，CPU根據(jù)實際工程應(yīng)用選擇單步式工作模式或雙步式工作模式，在單步式工作模式下，CPU發(fā)送1588協(xié)議包中的同步報文到外部網(wǎng)絡(luò)，同步報文的發(fā)送時戳為納秒級精度的時戳；在雙步式工作模式下，CPU發(fā)送1588協(xié)議包中的同步報文、以及帶有同步報文發(fā)送時間的跟隨報文到外部網(wǎng)絡(luò)，同步報文的發(fā)送時戳為納秒級精度的時戳。
與現(xiàn)有技術(shù)相比，本發(fā)明的優(yōu)點如下本發(fā)明在主站從站頻率同步的基礎(chǔ)上,通過FPGA調(diào)整時間偏差、維護(hù)本地全局時間與主時間同步，靈活度高，便于升級維護(hù);CPU在主從站之間傳遞PTP報文信息，計算時間偏差，通過軟硬件結(jié)合的方式，利用時戳補(bǔ)償?shù)燃夹g(shù)對時間進(jìn)行處理，具有較高網(wǎng)絡(luò)可靠性，能有效快速地實現(xiàn)分組傳送網(wǎng)絡(luò)中主從站之間納秒級精度的系統(tǒng)時間同步，實現(xiàn)整個網(wǎng)絡(luò)的高精度定時，解決了軟件打時戳的同步精度低的問題，在分組傳送網(wǎng)絡(luò)的同步領(lǐng)域具有很廣泛的應(yīng)用前景。


圖I是本發(fā)明實施例中系統(tǒng)時間同步裝置的結(jié)構(gòu)框圖。圖2是本發(fā)明實施例中本地全局時間模塊的結(jié)構(gòu)框圖。
具體實施例方式下面結(jié)合附圖及具體實施例對本發(fā)明作進(jìn)一步的詳細(xì)描述。參見圖I所示，本發(fā)明實施例提供一種分組傳送網(wǎng)絡(luò)中的系統(tǒng)時間同步裝置，包括CPU、時間同步模塊、FPGA (Field — Programmable Gate Array,現(xiàn)場可編程門陣列)、1PPS+T0D (IPulse Per Second+Time of Day，秒脈沖日時間)時間接口、入口時戳模塊、出口時戳模塊、第一 PTP端口、第二 PTP端口，F(xiàn)PGA通過時間同步模塊與CPU相連，第一 PTP端口通過入口時戳模塊與CPU相連，第二 PTP端口通過出口時戳模塊與CPU相連，F(xiàn)PGA還分別與CPU、1PPS+T0D時間接口相連。第一PTP端口用于接收來自外部網(wǎng)絡(luò)的數(shù)據(jù)包，根據(jù)數(shù)據(jù)包中的PTP報文類型識別符，識別出帶有時戳的PTP報文，將帶有時戳的PTP報文轉(zhuǎn)發(fā)到入口時戳模塊，與上游設(shè)備同步。入口時戳模塊用于接收第一 PTP端口發(fā)來的帶有時戳的PTP報文，記錄接收時間，并將帶有時戳的PTP報文發(fā)送給CPU。時間同步模塊用于產(chǎn)生時戳并發(fā)送到CPU ;接收CPU發(fā)來的帶有時戳的PTP報文、FPGA發(fā)來的含有納秒同步信息的信號，聯(lián)合FPGA調(diào)整本地時鐘，保持納秒信息同步，實現(xiàn)本地時 鐘和主時鐘同步。CPU用于管理FPGA ;按移動1PPS+T0D時間接口標(biāo)準(zhǔn)配置1PPS+T0D時間接口同步的輸入/輸出工作模式；當(dāng)1PPS+T0D時間接口處于輸入工作模式時，CPU接收入口時戳模塊發(fā)來的帶有時戳的PTP報文，提取并記錄PTP報文的時戳，聯(lián)合FPGA計算出本地時間偏離主時間的納秒補(bǔ)償值、秒補(bǔ)償值，將納秒補(bǔ)償值、秒補(bǔ)償值配置到FPGA中；當(dāng)1PPS+T0D時間接口處于輸出工作模式時，CPU周期性的產(chǎn)生PTP報文，并將時間同步模塊發(fā)來的時戳封裝到PTP報文中，形成帶有時戳的PTP報文，并發(fā)送到出口時戳模塊；進(jìn)行清零配置數(shù)據(jù)的操作，設(shè)置清零寄存器的內(nèi)容。實現(xiàn)時間同步以后，CPU根據(jù)實際工程應(yīng)用選擇單步式工作模式或雙步式工作模式，在單步式工作模式下，CPU發(fā)送1588協(xié)議包中的同步報文到外部網(wǎng)絡(luò)，同步報文的發(fā)送時戳為納秒級精度的時戳；在雙步式工作模式下，CPU發(fā)送1588協(xié)議包中的同步報文、以及帶有同步報文發(fā)送時間的跟隨報文到外部網(wǎng)絡(luò)，同步報文的發(fā)送時戳為納秒級精度的時戳。出口時戳模塊用于接收CPU發(fā)來的帶有時戳的PTP報文，再發(fā)送到第二 PTP端口，并記錄發(fā)送時間。第二 PTP端口用于接收出口時戳模塊發(fā)來的PTP報文，將接收的PTP報文發(fā)送到外部網(wǎng)絡(luò)的端口。FPGA用于聯(lián)合時間同步模塊維護(hù)本地的全局時間，支持軟件賦初值；當(dāng)1PPS+T0D時間接口處于輸入工作模式時，F(xiàn)PGA接收到從外部直接輸入的標(biāo)準(zhǔn)時間信息，聯(lián)合CPU計算出本地時間偏離主時間的納秒補(bǔ)償值、秒補(bǔ)償值，進(jìn)行納秒級別、秒級別的正負(fù)時間補(bǔ)償，從而實現(xiàn)分組傳送網(wǎng)絡(luò)中設(shè)備的系統(tǒng)時間同步；當(dāng)1PPS+T0D時間接口處于輸出工作模式時，F(xiàn)PGA將本地經(jīng)過1588協(xié)議調(diào)整后的精確時間信息輸出到1PPS+T0D時間接口，以便1PPS+T0D時間接口將精確時間信息發(fā)送到外部網(wǎng)絡(luò)。1PPS+T0D時間接口用于將來自FPGA的TOD (Time of Day,日時間)信息、PPS(Pulse Per Second，秒脈沖)信息發(fā)送到外部網(wǎng)絡(luò)，基站或其他需要時間同步的設(shè)備直接從該接口獲取時間同步信息；將接收的來自外部網(wǎng)絡(luò)的TOD信息、PPS信息發(fā)送到FPGA ;物理接頭采用RJ45接口。參見圖I所示，F(xiàn)PGA包括本地全局時間模塊、秒脈沖控制模塊和TOD編解碼控制模塊，其中，本地全局時間模塊分別與秒脈沖控制模塊、TOD編解碼控制模塊、時間同步模塊、(PU相連，秒脈沖控制模塊與1PPS+T0D時間接口相連，TOD編解碼控制模塊還分別與CPU、1PPS+T0D時間接口相連。本地全局時間模塊用于接收CPU發(fā)來的納秒初值裝載脈沖、納秒初值、秒初值裝載脈沖、秒初值，裝載納秒初值和秒初值，在納秒初值的基礎(chǔ)上進(jìn)行納秒計數(shù)的累加操作，在秒初值的基礎(chǔ)上進(jìn)行秒計數(shù)的累加操作，在納秒計數(shù)、秒計數(shù)的累加操作過程中維護(hù)本地全局時間。秒脈沖控制模塊用于采用并發(fā)選收的方式對PPS信號進(jìn)行輸入/輸出的處理，將本地全局時間模塊發(fā)來的第一 PPS信號發(fā)送到1PPS+T0D時間接口，將1PPS+T0D時間接口發(fā)來的第二 PPS信號廣播到時間同步模塊。TOD編解碼控制模塊用于選擇1PPS+T0D時間接口的輸入/輸出工作模式，當(dāng)1PPS+T0D時間接口處于輸入工作模式時，按移動規(guī)范進(jìn)行TOD接口解碼輸入信號，并產(chǎn)生清零信號，發(fā)送給本地全局時間模塊；當(dāng)1PPS+T0D時間接口處于輸出工作模式時，按移動規(guī)范進(jìn)行TOD接口編碼輸出信號。參見圖2所示，本地全局時間模塊包括系統(tǒng)時鐘為30位的納秒計數(shù)器、系統(tǒng)時鐘為32位的秒計數(shù)器、納秒使能控制寄存器、秒使能控制寄存器、賦值使能脈沖產(chǎn)生單元清零脈沖產(chǎn)生單元，納秒計數(shù)器、秒計數(shù)器均與時間同步模塊相連，納秒計數(shù)器還通過秒脈沖控制模塊與1PPS+T0D時間接口相連，納秒使能控制寄存器與納秒計數(shù)器相連，秒使能控制寄存器與秒計數(shù)器相連，納秒計數(shù)器與秒計數(shù)器相連，賦值使能脈沖產(chǎn)生單元分別與CPU、納秒計數(shù)器、秒計數(shù)器相連，清零脈沖產(chǎn)生單元分別與納秒計數(shù)器、秒計數(shù)器、CPU、T0D編解碼控制模塊相連。納秒計數(shù)器用于根據(jù)CPU發(fā)來的納秒初值裝載脈沖、納秒初值，裝載納秒初值，在納秒初值的基礎(chǔ)上開始進(jìn)行計數(shù)累加操作以125MHz頻率的時鐘信號，在125MHz時鐘的上升沿每次加8納秒，進(jìn)行步長為8納秒的時間累加計數(shù)，累加計滿I秒時，納秒計數(shù)器向秒計數(shù)器進(jìn)位，并產(chǎn)生含有納秒同步信息的第一 PPS信號，納秒計數(shù)器將第一 PPS信號同時 發(fā)送到時間同步模塊和秒脈沖控制模塊，納秒計數(shù)器中的時間值為當(dāng)前本地全局的納秒時間值。秒計數(shù)器用于根據(jù)CPU發(fā)來的秒初值裝載脈沖、秒初值，裝載秒初值，在秒初值的基礎(chǔ)上開始進(jìn)行秒計數(shù)的累加操作在進(jìn)位有效時加1，以I秒鐘為步長進(jìn)行累加計數(shù)，秒計數(shù)器中的時間值為當(dāng)前本地全局的秒時間值。納秒使能控制寄存器用于先禁止納秒計數(shù)器計數(shù)，再使能納秒計數(shù)器開始計數(shù)，并將納秒計數(shù)器映射成只讀寄存器。秒使能控制寄存器用于先禁止秒計數(shù)器計數(shù)，再使能秒計數(shù)器開始計數(shù)，并將秒計數(shù)器映射成只讀寄存器。賦值使能脈沖產(chǎn)生單元用于接收CPU發(fā)來的寫信號、片選地址信號、納秒補(bǔ)償值、秒補(bǔ)償值，利用CPU發(fā)來的寫信號和片選地址信號，綜合出一個寫脈沖信號，并通過系統(tǒng)125M時鐘信號進(jìn)行同步化處理，產(chǎn)生兩個125MHz脈沖寬度的賦值使能脈沖，其中，一個賦值使能脈沖作為納秒補(bǔ)償信號，另一個賦值使能脈沖作為秒補(bǔ)償信號；當(dāng)納秒補(bǔ)償信號為高電平時，賦值使能脈沖產(chǎn)生單元將納秒補(bǔ)償信號和CPU發(fā)來的納秒補(bǔ)償值發(fā)送到納秒計數(shù)器，觸發(fā)納秒計數(shù)器進(jìn)行一次納秒偏差數(shù)據(jù)的補(bǔ)償；當(dāng)秒補(bǔ)償信號為高電平時，賦值使能脈沖產(chǎn)生單元將秒補(bǔ)償信號和CPU發(fā)來的秒補(bǔ)償值發(fā)送到秒計數(shù)器，觸發(fā)秒計數(shù)器進(jìn)行一次秒偏差數(shù)據(jù)的補(bǔ)償。納秒計數(shù)器還用于檢測到納秒補(bǔ)償信號有效時，結(jié)合賦值使能脈沖產(chǎn)生單元發(fā)來的納秒補(bǔ)償值，對當(dāng)前納秒數(shù)據(jù)進(jìn)行納秒補(bǔ)償。納秒計數(shù)器通過設(shè)置納秒加減標(biāo)志位，對當(dāng)前納秒數(shù)據(jù)進(jìn)行正負(fù)納秒補(bǔ)償。納秒加減標(biāo)志位為O時，本地時鐘落后于輸入信號，納秒計數(shù)器對當(dāng)前納秒數(shù)據(jù)進(jìn)行正納秒補(bǔ)償；納秒加減標(biāo)志位為I時，本地時鐘超前于輸入信號，納秒計數(shù)器對當(dāng)前納秒數(shù)據(jù)進(jìn)行負(fù)納秒補(bǔ)償。納秒計數(shù)器對當(dāng)前納秒數(shù)據(jù)進(jìn)行正納秒補(bǔ)償時，在納秒補(bǔ)償信號的上升沿將納秒補(bǔ)償值加上納秒計數(shù)器的當(dāng)前值，賦值到下一個納秒計數(shù)周期，納秒計數(shù)器在此基礎(chǔ)上繼續(xù)計數(shù)，直至納秒計數(shù)器計數(shù)滿I秒，納秒計數(shù)器向秒計數(shù)器進(jìn)位，并產(chǎn)生含有納秒同步信息的第一 PPS信號，納秒計數(shù)器將第一 PPS信號同時發(fā)送到時間同步模塊和秒脈沖控制模塊；秒脈沖控制模塊將納秒計數(shù)器發(fā)來的第一 PPS信號發(fā)送到1PPS+T0D時間接口，1PPS+T0D時間接口再將秒脈沖控制模塊發(fā)來的第一PPS信號發(fā)送到外部網(wǎng)絡(luò)；時間同步模塊根據(jù)納秒計數(shù)器發(fā)來的第一 PPS信號，保持納秒信息同步。納秒計數(shù)器對當(dāng)前納秒數(shù)據(jù)進(jìn)行負(fù)納秒補(bǔ)償時，在納秒補(bǔ)償信號的上升沿將納秒補(bǔ)償值減去納秒計數(shù)器的當(dāng)前值，賦值到下一個納秒計數(shù)周期，納秒計數(shù)器在此基礎(chǔ)上繼續(xù)計數(shù)，直至納秒計數(shù)器減到零時，納秒計數(shù)器向秒計數(shù)器借位；納秒計數(shù)器在此基礎(chǔ)上繼續(xù)計數(shù)，直至納秒計數(shù)器計數(shù)滿I秒，納秒計數(shù)器向秒計數(shù)器進(jìn)位，并產(chǎn)生含有納秒同步信息的第一 PPS信號，納秒計數(shù)器將第一 PPS信號同時發(fā)送到時間同步模塊和秒脈沖控制模塊；秒脈沖控制模塊將納秒計數(shù)器發(fā)來的第一PPS信號發(fā)送到1PPS+T0D時間接口，1PPS+T0D時間接口再將秒脈沖控制模塊發(fā)來的第一 PPS信號發(fā)送到外部網(wǎng)絡(luò)；時間同步模塊根據(jù)納秒計數(shù)器發(fā)來的第一 PPS信號，保持納秒信息同步。秒計數(shù)器還用于檢測到秒補(bǔ)償信號有效時，結(jié)合賦值使能脈沖產(chǎn)生單元發(fā)來的秒補(bǔ)償值，對當(dāng)前秒數(shù)據(jù)進(jìn)行秒補(bǔ)償。秒計數(shù)器通過設(shè)置秒加減標(biāo)志位，對當(dāng)前秒數(shù)據(jù)進(jìn)行正負(fù)秒補(bǔ)償。秒加減標(biāo)志位為O時，本地時鐘落后于輸入信號，秒計數(shù)器對當(dāng)前秒數(shù)據(jù)進(jìn)行 正秒補(bǔ)償；秒加減標(biāo)志位為I時，本地時鐘超前于輸入信號，秒計數(shù)器對當(dāng)前秒數(shù)據(jù)進(jìn)行負(fù)秒補(bǔ)償。秒計數(shù)器對當(dāng)前秒數(shù)據(jù)進(jìn)行正秒補(bǔ)償時，在秒補(bǔ)償信號的上升沿將秒補(bǔ)償值加上秒計數(shù)器的當(dāng)前值，賦值到下一個秒計數(shù)周期，秒計數(shù)器在此基礎(chǔ)上繼續(xù)計數(shù)。秒計數(shù)器對當(dāng)前秒數(shù)據(jù)進(jìn)行負(fù)秒補(bǔ)償時，在秒補(bǔ)償信號的上升沿將秒補(bǔ)償值減去秒計數(shù)器的當(dāng)前值，賦值到下一個秒計數(shù)周期，秒計數(shù)器在此基礎(chǔ)上繼續(xù)計數(shù)。清零脈沖產(chǎn)生單元用于CPU發(fā)現(xiàn)時間偏差較大或者同步源發(fā)生改變時，產(chǎn)生一個清零指令，將清零指令發(fā)送到清零脈沖產(chǎn)生單元；清零脈沖產(chǎn)生單元接收到CPU發(fā)來的清零指令和TOD編解碼控制模塊發(fā)來的清零信號時，通過系統(tǒng)125M時鐘信號進(jìn)行同步化處理，產(chǎn)生一個125MHz脈沖寬度的清零脈沖，同時發(fā)送到納秒計數(shù)器、秒計數(shù)器，納秒計數(shù)器、秒計數(shù)器接收到清零脈沖時，觸發(fā)清零操作。在上述系統(tǒng)時間同步裝置的基礎(chǔ)上，本發(fā)明實施例還提供一種分組傳送網(wǎng)絡(luò)中的系統(tǒng)時間同步方法，包括以下步驟SI、準(zhǔn)備工作設(shè)備上電后，先禁止納秒計數(shù)器、秒計數(shù)器計數(shù)，再使能納秒計數(shù)器、秒計數(shù)器開始計數(shù)，同時將納秒計數(shù)器和秒計數(shù)器均映射成只讀寄存器，CPU從只讀寄存器中獲取納秒計數(shù)器、秒計數(shù)器的當(dāng)前計數(shù)值，并計算出當(dāng)前時間值。S2、賦初值CPU寫裝載比特位，在125M時鐘信號下產(chǎn)生納秒初值裝載脈沖、秒初值裝載脈沖，并將納秒初值裝載脈沖和確定的納秒初值發(fā)送到納秒計數(shù)器，將秒初值裝載脈沖和確定的秒初值發(fā)送到秒計數(shù)器；納秒計數(shù)器檢測到CPU發(fā)來的納秒初值裝載脈沖、納秒初值，裝載納秒初值；秒計數(shù)器檢測到CPU發(fā)來的秒初值裝載脈沖、秒初值，裝載秒初值。S3、維護(hù)本地全局時間納秒計數(shù)器在納秒初值的基礎(chǔ)上開始進(jìn)行納秒計數(shù)的累加操作，并在納秒計數(shù)的累加操作過程中維護(hù)本地全局時間，實現(xiàn)時間同步；秒計數(shù)器在秒初值的基礎(chǔ)上開始進(jìn)行秒計數(shù)的累加操作，并在秒計數(shù)的累加操作過程中維護(hù)本地全局時間，實現(xiàn)時間同步。納秒計數(shù)器以125MHz頻率(對應(yīng)8納秒周期)的時鐘信號，在125MHz時鐘的上升沿每次加8納秒(即分辨率為8納秒)，進(jìn)行步長為8納秒的時間累加計數(shù)?；诘谝?PTP端口、第二 PTP端口支持路徑延遲的不對稱調(diào)整，調(diào)整的范圍為O納秒 100微秒，調(diào)整的步長要求不大于10納秒，所以本發(fā)明實施例設(shè)計的時間調(diào)整的步長為8納秒，能夠達(dá)到調(diào)整范圍的要求，同時第一 PTP端口、第二 PTP端口均支持時延調(diào)整設(shè)置功能。納秒計數(shù)器進(jìn)行以8納秒為步長的累加計數(shù)，累加計滿I秒(即計滿125000000個8納秒周期)時，納秒計數(shù)器向秒計數(shù)器進(jìn)位，并產(chǎn)生含有納秒同步信息的第一 PPS信號，納秒計數(shù)器將第一 PPS信號同時發(fā)送到時間同步模塊和秒脈沖控制模塊；秒計數(shù)器則在進(jìn)位有效時加1，以I秒鐘為步長進(jìn)行累加計數(shù)，納秒計數(shù)器、秒計數(shù)器里的時間值均為當(dāng)前本地全局的時間值。秒脈沖控制模塊將納秒計數(shù)器發(fā)來的第一 PPS信號發(fā)送到1PPS+T0D時間接口，1PPS+T0D時間接口再將秒脈沖控制模塊發(fā)來的第一 PPS信號發(fā)送到外部網(wǎng)絡(luò)；時間同步模塊根據(jù)納秒計數(shù)器發(fā)來的第一 PPS信號，保持納秒信息同步。1PPS+T0D時間接口將接收到的來自外部網(wǎng)絡(luò)的含有納秒同步信息的第二 PPS信號發(fā)送到秒脈沖控制模塊，秒脈沖控制模塊將第二 PPS信號廣播到時間同步模塊，時間同步模塊根據(jù)第二 PPS信號，保持納秒信息同步。在納秒計數(shù)器、秒計數(shù)器正常進(jìn)行累加計數(shù)的過程中，容易發(fā)生納秒數(shù)據(jù)和秒數(shù)據(jù)的偏差，此時CPU聯(lián)合FPGA中的全局時間模塊對納秒偏差數(shù)據(jù)和秒偏差數(shù)據(jù)進(jìn)行補(bǔ)償，補(bǔ)償過程如下CPU的1588軟件通過接收到的帶有時戳的PTP時間報文，計算出本地時間偏離主時間的納秒補(bǔ)償值、秒補(bǔ)償值，CPU將產(chǎn)生的寫信號、片選地址信號、納秒補(bǔ)償值、秒補(bǔ)償值發(fā)送給賦值使能脈沖產(chǎn)生單元；賦值使能脈沖產(chǎn)生單元利用CPU發(fā)來的寫信號和片選地址信號，綜合出一個寫脈沖信號，并通過系統(tǒng)125M時鐘信號進(jìn)行同步化處理，產(chǎn)生兩個125MHz脈沖寬度的賦值使能脈沖，其中，一個賦值使能脈沖作為納秒補(bǔ)償信號，另一個賦值使能脈沖作為秒補(bǔ)償信號；納秒補(bǔ)償信號為高電平時，賦值使能脈沖產(chǎn)生單元將納秒補(bǔ)償信號和CPU發(fā)來的納秒補(bǔ)償值發(fā)送給納秒計數(shù)器，觸發(fā)納秒計數(shù)器進(jìn)行一次納秒偏差數(shù)據(jù)的補(bǔ)償；納秒計數(shù)器檢測到納秒補(bǔ)償信號有效時，結(jié)合賦值使能脈沖產(chǎn)生單元發(fā)來的納秒補(bǔ)償值，對當(dāng)前納秒數(shù)據(jù)進(jìn)行納秒補(bǔ)償；秒補(bǔ)償信號為高電平時，賦值使能脈沖產(chǎn)生單元將秒補(bǔ)償信號和CPU發(fā)來的秒補(bǔ)償值發(fā)送給秒計數(shù)器，觸發(fā)秒計數(shù)器進(jìn)行一次秒偏差數(shù)據(jù)的補(bǔ)償；秒計數(shù)器檢測到秒補(bǔ)償信號有效時，結(jié)合賦值使能脈沖產(chǎn)生單元發(fā)來的秒補(bǔ)償值，對當(dāng)前秒數(shù)據(jù)進(jìn)行秒補(bǔ)償。納秒計數(shù)器通過設(shè)置納秒加減標(biāo)志位，對當(dāng)納前秒數(shù)據(jù)來進(jìn)行正負(fù)納秒補(bǔ)償納秒加減標(biāo)志位為O時，本地時鐘落后于輸入信號，納秒計數(shù)器對當(dāng)前納秒數(shù)據(jù)進(jìn)行正納秒補(bǔ)償；納秒加減標(biāo)志位為I時，本地時鐘超前于輸入信號，納秒計數(shù)器對當(dāng)前納秒數(shù)據(jù)進(jìn)行負(fù)納秒補(bǔ)償。納秒計數(shù)器對當(dāng)前納秒數(shù)據(jù)進(jìn)行正納秒補(bǔ)償時，納秒計數(shù)器做加法運算在納秒補(bǔ)償信號的上升沿將納秒補(bǔ)償值加上納秒計數(shù)器的當(dāng)前值，賦值到下一個納秒計數(shù)周期，納秒計數(shù)器在此基礎(chǔ)上繼續(xù)計數(shù)，直至納秒計數(shù)器計數(shù)滿I秒，納秒計數(shù)器向秒計數(shù)器進(jìn)位，并產(chǎn)生含有納秒同步信息的第一 PPS信號，納秒計數(shù)器將第一 PPS信號同時發(fā)送到時間同步模塊和秒脈沖控制模塊；秒脈沖控制模塊將納秒計數(shù)器發(fā)來的第一 PPS信號發(fā)送到1PPS+T0D時間接口，1PPS+T0D時間接口再將秒脈沖控制模塊發(fā)來的第一 PPS信號發(fā)送到外部網(wǎng)絡(luò)；時間同步模塊根據(jù)納秒計數(shù)器發(fā)來的第一PPS信號，保持納秒信息同步。
納秒計數(shù)器對當(dāng)前納秒數(shù)據(jù)進(jìn)行負(fù)納秒補(bǔ)償時，納秒計數(shù)器做減法運算在納秒補(bǔ)償信號的上升沿將納秒補(bǔ)償值減去納秒計數(shù)器的當(dāng)前值，賦值到下一個納秒計數(shù)周期，納秒計數(shù)器在此基礎(chǔ)上繼續(xù)計數(shù)，直至納秒計數(shù)器減到零時，納秒計數(shù)器向秒計數(shù)器借位；納秒計數(shù)器在此基礎(chǔ)上繼續(xù)計數(shù)，直至納秒計數(shù)器計數(shù)滿I秒，納秒計數(shù)器向秒計數(shù)器進(jìn)位，并產(chǎn)生含有納秒同步信息的第一 PPS信號，納秒計數(shù)器將第一 PPS信號同時發(fā)送到時間同步模塊和秒脈沖控制模塊；秒脈沖控制模塊將納秒計數(shù)器發(fā)來的第一 PPS信號發(fā)送到1PPS+T0D時間接口，1PPS+T0D時間接口再將秒脈沖控制模塊發(fā)來的第一 PPS信號發(fā)送到外部網(wǎng)絡(luò)；時間同步模塊根據(jù)納秒計數(shù)器發(fā)來的第一 PPS信號，保持納秒信息同步。秒計數(shù)器通過設(shè)置秒加減標(biāo)志位，對當(dāng)前秒數(shù)據(jù)進(jìn)行正負(fù)秒補(bǔ)償秒加減標(biāo)志位為O時，本地時鐘落后于輸入信號，秒計數(shù)器對當(dāng)前秒數(shù)據(jù)進(jìn)行正秒補(bǔ)償；秒加減標(biāo)志位為I時，本地時鐘超前于輸入信號，秒計數(shù)器對當(dāng)前秒數(shù)據(jù)進(jìn)行負(fù)秒補(bǔ)償。秒計數(shù)器對當(dāng)前秒數(shù)據(jù)進(jìn)行正秒補(bǔ)償時，秒計數(shù)器做加法運算在秒補(bǔ)償信號的上升沿將秒補(bǔ)償值加上秒計數(shù)器的當(dāng)前值，賦值到下一個秒計數(shù)周期，秒計數(shù)器在此基礎(chǔ)上繼續(xù)計數(shù)。秒計數(shù)器對當(dāng)前秒數(shù)據(jù)進(jìn)行負(fù)秒補(bǔ)償時，秒計數(shù)器做減法運算在秒補(bǔ)償信號的上升沿將秒補(bǔ)償值減去秒計數(shù)器的當(dāng)前值，賦值到下一個秒計數(shù)周期，秒計數(shù)器在此基礎(chǔ)上繼續(xù)計數(shù)。當(dāng)CPU發(fā)現(xiàn)時間偏差較大或者同步源發(fā)生改變時，產(chǎn)生一個清零指令，將清零指令發(fā)送到清零脈沖產(chǎn)生單元；清零脈沖產(chǎn)生單元接收到CPU發(fā)來的清零指令和TOD編解碼控制模塊發(fā)來的清零信號時，通過系統(tǒng)125M時鐘信號進(jìn)行同步化處理，產(chǎn)生一個125MHz脈沖寬度的清零脈沖，同時發(fā)送到納秒計數(shù)器、秒計數(shù)器，納秒計數(shù)器、秒計數(shù)器接收到清零脈沖時，觸發(fā)清零操作，重新開始計數(shù)。實現(xiàn)時間同步以后，CPU根據(jù)實際工程應(yīng)用選擇單步式工作模式或雙步式工作模式，在單步式工作模式下，CPU發(fā)送1588協(xié)議包中的同步報文到外部網(wǎng)絡(luò)，同步報文的發(fā)送時戳為納秒級精度的時戳；在雙步式工作模式下，CPU發(fā)送1588協(xié)議包中的同步報文、以及帶有同步報文發(fā)送時間的跟隨報文到外部網(wǎng)絡(luò)，同步報文的發(fā)送時戳為納秒級精度的時戳。顯然，本領(lǐng)域的技術(shù)人員可以對本發(fā)明進(jìn)行各種改動和變型而不脫離本發(fā)明的精神和范圍，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍之內(nèi)，則本發(fā)明包含這些改動和變型在內(nèi)。本說明書中未作詳細(xì)描述的內(nèi)容屬于本領(lǐng)域?qū)I(yè)技術(shù)人員公知的現(xiàn)有技術(shù)。
權(quán)利要求
1.一種分組傳送網(wǎng)絡(luò)中的系統(tǒng)時間同步裝置，其特征在于包括CPU、時間同步模塊、FPGAUPPS+TOD時間接口，所述FPGA通過時間同步模塊與CPU相連，F(xiàn)PGA還分別與CPU、1PPS+T0D時間接口相連，其中 所述CPU用于管理FPGA ;按移動1PPS+T0D時間接口標(biāo)準(zhǔn)配置1PPS+T0D時間接口的輸入/輸出工作模式，1PPS+T0D時間接口處于輸入工作模式時，CPU接收帶有時戳的PTP報文，提取并記錄PTP報文的時戳，聯(lián)合FPGA計算出本地時間偏離主時間的納秒補(bǔ)償值、秒補(bǔ)償值，將納秒補(bǔ)償值、秒補(bǔ)償值配置到FPGA中；1PPS+T0D時間接口處于輸出工作模式時，CPU周期性的產(chǎn)生PTP報文，并將時間同步模塊發(fā)來的時戳封裝到PTP報文中，形成帶有時戳的PTP報文并發(fā)送； 所述時間同步模塊用于產(chǎn)生時戳并發(fā)送到CPU ;接收CPU發(fā)來的帶有時戳的PTP報文、FPGA發(fā)來的含有納秒同步信息的信號，聯(lián)合FPGA調(diào)整本地時鐘，保持納秒信息同步，實現(xiàn)本地時鐘和主時鐘同步； 所述FPGA用于聯(lián)合時間同步模塊維護(hù)本地的全局時間，支持軟件賦初值；1PPS+T0D時間接口處于輸入工作模式時，F(xiàn)PGA接收到從外部直接輸入的標(biāo)準(zhǔn)時間信息，聯(lián)合CPU計算出本地時間偏離主時間的納秒補(bǔ)償值、秒補(bǔ)償值，進(jìn)行納秒級別、秒級別的正負(fù)時間補(bǔ)償，從而實現(xiàn)分組傳送網(wǎng)絡(luò)中設(shè)備的系統(tǒng)時間同步；1PPS+T0D時間接口處于輸出工作模式時，F(xiàn)PGA將本地經(jīng)過1588協(xié)議調(diào)整后的精確時間信息輸出到1PPS+T0D時間接口； 所述1PPS+T0D時間接口用于處于輸入工作模式時，將接收的來自外部網(wǎng)絡(luò)的TOD信息、PPS信息發(fā)送到FPGA ;處于輸出工作模式時，將來自FPGA的TOD信息、PPS信息發(fā)送到外部網(wǎng)絡(luò)，基站或其他需要時間同步的設(shè)備直接從該接口獲取時間同步信息。
2.如權(quán)利要求I所述的分組傳送網(wǎng)絡(luò)中的系統(tǒng)時間同步裝置，其特征在于所述系統(tǒng)時間同步裝置還包括入口時戳模塊、出口時戳模塊、第一 PTP端口、第二 PTP端口，所述第一PTP端口通過入口時戳模塊與CPU相連，所述第二 PTP端口通過出口時戳模塊與CPU相連，其中 所述第一PTP端口用于接收來自外部網(wǎng)絡(luò)的數(shù)據(jù)包，根據(jù)數(shù)據(jù)包中的PTP報文類型識別符，識別出帶有時戳的PTP報文，將帶有時戳的PTP報文轉(zhuǎn)發(fā)到入口時戳模塊，與上游設(shè)備同步； 所述入口時戳模塊用于接收第一 PTP端口發(fā)來的帶有時戳的PTP報文，記錄接收時間，并將帶有時戳的PTP報文發(fā)送給CPU ； 所述出口時戳模塊用于接收CPU發(fā)來的帶有時戳的PTP報文，再發(fā)送到第二 PTP端口，并記錄發(fā)送時間； 所述第二 PTP端口用于接收出口時戳模塊發(fā)來的PTP報文，將接收的PTP報文發(fā)送到外部網(wǎng)絡(luò)的端口。
3.如權(quán)利要求2所述的分組傳送網(wǎng)絡(luò)中的系統(tǒng)時間同步裝置，其特征在于所述FPGA包括本地全局時間模塊、秒脈沖控制模塊和TOD編解碼控制模塊，本地全局時間模塊分別與秒脈沖控制模塊、TOD編解碼控制模塊、時間同步模塊、CPU相連，秒脈沖控制模塊與1PPS+T0D時間接口相連，TOD編解碼控制模塊還分別與CPUUPPS+T0D時間接口相連，其中 所述本地全局時間模塊用于接收CPU發(fā)來的納秒初值裝載脈沖、納秒初值、秒初值裝載脈沖、秒初值，裝載納秒初值和秒初值，在納秒初值的基礎(chǔ)上進(jìn)行納秒計數(shù)的累加操作，在秒初值的基礎(chǔ)上進(jìn)行秒計數(shù)的累加操作，在納秒計數(shù)、秒計數(shù)的累加操作過程中維護(hù)本地全局時間； 所述秒脈沖控制模塊用于采用并發(fā)選收的方式對PPS信號進(jìn)行輸入/輸出的處理，將本地全局時間模塊發(fā)來的第一 PPS信號發(fā)送到1PPS+T0D時間接口，將1PPS+T0D時間接口發(fā)來的第二 PPS信號廣播到時間同步模塊； 所述TOD編解碼控制模塊用于選擇1PPS+T0D時間接口的輸入/輸出工作模式，當(dāng)1PPS+T0D時間接口處于輸入工作模式時，按移動規(guī)范進(jìn)行TOD接口解碼輸入信號，并產(chǎn)生清零信號，發(fā)送給本地全局時間模塊；當(dāng)1PPS+T0D時間接口處于輸出工作模式時，按移動規(guī)范進(jìn)行TOD接口編碼輸出信號。
4.如權(quán)利要求3所述的分組傳送網(wǎng)絡(luò)中的系統(tǒng)時間同步裝置，其特征在于所述本地全局時間模塊包括納秒計數(shù)器和秒計數(shù)器，所述納秒計數(shù)器與秒計數(shù)器相連，納秒計數(shù)器、秒計數(shù)器均與時間同步模塊相連，納秒計數(shù)器還通過秒脈沖控制模塊與1PPS+T0D時間接口相連，所述納秒計數(shù)器用于根據(jù)CPU發(fā)來的納秒初值裝載脈沖、納秒初值，裝載納秒初值，在納秒初值的基礎(chǔ)上開始進(jìn)行計數(shù)累加操作；所述秒計數(shù)器用于根據(jù)CPU發(fā)來的秒初值裝載脈沖、秒初值，裝載秒初值，在秒初值的基礎(chǔ)上開始進(jìn)行秒計數(shù)的累加操作。
5.如權(quán)利要求4所述的分組傳送網(wǎng)絡(luò)中的系統(tǒng)時間同步裝置，其特征在于所述納秒計數(shù)器是系統(tǒng)時鐘為30位的納秒計數(shù)器。
6.如權(quán)利要求5所述的分組傳送網(wǎng)絡(luò)中的系統(tǒng)時間同步裝置，其特征在于所述秒計數(shù)器是系統(tǒng)時鐘為32位的秒計數(shù)器。
7.如權(quán)利要求6所述的分組傳送網(wǎng)絡(luò)中的系統(tǒng)時間同步裝置，其特征在于所述本地全局時間模塊還包括納秒使能控制寄存器、秒使能控制寄存器，所述納秒使能控制寄存器與納秒計數(shù)器相連，所述秒使能控制寄存器與秒計數(shù)器相連，所述納秒使能控制寄存器用于先禁止納秒計數(shù)器計數(shù)，再使能納秒計數(shù)器開始計數(shù)，并將納秒計數(shù)器映射成只讀寄存器；所述秒使能控制寄存器用于先禁止秒計數(shù)器計數(shù)，再使能秒計數(shù)器開始計數(shù)，并將秒計數(shù)器映射成只讀寄存器。
8.如權(quán)利要求7所述的分組傳送網(wǎng)絡(luò)中的系統(tǒng)時間同步裝置，其特征在于所述CPU還用于從只讀寄存器中獲取納秒計數(shù)器、秒計數(shù)器的當(dāng)前計數(shù)值，并計算出當(dāng)前時間值。
9.如權(quán)利要求8所述的分組傳送網(wǎng)絡(luò)中的系統(tǒng)時間同步裝置，其特征在于所述納秒計數(shù)器還用于以125MHz頻率的時鐘信號，在125MHz時鐘的上升沿每次加8納秒，進(jìn)行步長為8納秒的時間累加計數(shù)，累加計滿I秒時，納秒計數(shù)器向秒計數(shù)器進(jìn)位，并產(chǎn)生含有納秒同步信息的第一 PPS信號，納秒計數(shù)器將第一 PPS信號同時發(fā)送到時間同步模塊和秒脈沖控制模塊，納秒計數(shù)器中的時間值為當(dāng)前本地全局的納秒時間值。
10.如權(quán)利要求9所述的分組傳送網(wǎng)絡(luò)中的系統(tǒng)時間同步裝置，其特征在于所述秒計數(shù)器還用于在進(jìn)位有效時加1，以I秒鐘為步長進(jìn)行累加計數(shù)，秒計數(shù)器中的時間值為當(dāng)前本地全局的秒時間值。
11.如權(quán)利要求10所述的分組傳送網(wǎng)絡(luò)中的系統(tǒng)時間同步裝置，其特征在于所述本地全局時間模塊還包括賦值使能脈沖產(chǎn)生單元，所述賦值使能脈沖產(chǎn)生單元分別與CPU、納秒計數(shù)器、秒計數(shù)器相連，所述賦值使能脈沖產(chǎn)生單元用于接收CPU發(fā)來的寫信號、片選地址信號，利用CPU發(fā)來的寫信號和片選地址信號，綜合出一個寫脈沖信號，并通過系統(tǒng)125M時鐘信號進(jìn)行同步化處理，產(chǎn)生兩個125MHz脈沖寬度的賦值使能脈沖，其中，一個賦值使能脈沖作為納秒補(bǔ)償信號，另一個賦值使能脈沖作為秒補(bǔ)償信號；納秒補(bǔ)償信號為高電平時，賦值使能脈沖產(chǎn)生單元觸發(fā)納秒計數(shù)器進(jìn)行一次納秒偏差數(shù)據(jù)的補(bǔ)償；秒補(bǔ)償信號為高電平時，賦值使能脈沖產(chǎn)生單元觸發(fā)秒計數(shù)器進(jìn)行一次秒偏差數(shù)據(jù)的補(bǔ)償。
12.如權(quán)利要求11所述的分組傳送網(wǎng)絡(luò)中的系統(tǒng)時間同步裝置，其特征在于所述賦值使能脈沖產(chǎn)生單元還用于接收CPU發(fā)來的納秒補(bǔ)償值、秒補(bǔ)償值，當(dāng)納秒補(bǔ)償信號為高電平時，賦值使能脈沖產(chǎn)生單元將納秒補(bǔ)償信號和CPU發(fā)來的納秒補(bǔ)償值發(fā)送到納秒計數(shù)器，觸發(fā)納秒計數(shù)器進(jìn)行一次納秒偏差數(shù)據(jù)的補(bǔ)償；當(dāng)秒補(bǔ)償信號為高電平時，賦值使能脈沖產(chǎn)生單元將秒補(bǔ)償信號和CPU發(fā)來的秒補(bǔ)償值發(fā)送到秒計數(shù)器，觸發(fā)秒計數(shù)器進(jìn)行一次秒偏差數(shù)據(jù)的補(bǔ)償。
13.如權(quán)利要求12所述的分組傳送網(wǎng)絡(luò)中的系統(tǒng)時間同步裝置，其特征在于所述納秒計數(shù)器還用于檢測到納秒補(bǔ)償信號有效時，結(jié)合賦值使能脈沖產(chǎn)生單元發(fā)來的納秒補(bǔ)償值，對當(dāng)前納秒數(shù)據(jù)進(jìn)行納秒補(bǔ)償。
14.如權(quán)利要求13所述的分組傳送網(wǎng)絡(luò)中的系統(tǒng)時間同步裝置，其特征在于所述納秒計數(shù)器通過設(shè)置納秒加減標(biāo)志位，對當(dāng)前納秒數(shù)據(jù)進(jìn)行正負(fù)納秒補(bǔ)償。
15.如權(quán)利要求14所述的分組傳送網(wǎng)絡(luò)中的系統(tǒng)時間同步裝置，其特征在于所述納秒加減標(biāo)志位為O時，本地時鐘落后于輸入信號，納秒計數(shù)器對當(dāng)前納秒數(shù)據(jù)進(jìn)行正納秒補(bǔ)償；納秒加減標(biāo)志位為I時，本地時鐘超前于輸入信號，納秒計數(shù)器對當(dāng)前納秒數(shù)據(jù)進(jìn)行負(fù)納秒補(bǔ)償。
16.如權(quán)利要求15所述的分組傳送網(wǎng)絡(luò)中的系統(tǒng)時間同步裝置，其特征在于所述納秒計數(shù)器對當(dāng)前納秒數(shù)據(jù)進(jìn)行正納秒補(bǔ)償時，在納秒補(bǔ)償信號的上升沿將納秒補(bǔ)償值加上納秒計數(shù)器的當(dāng)前值，賦值到下一個納秒計數(shù)周期，納秒計數(shù)器在此基礎(chǔ)上繼續(xù)計數(shù)，直至納秒計數(shù)器計數(shù)滿I秒，納秒計數(shù)器向秒計數(shù)器進(jìn)位，并產(chǎn)生含有納秒同步信息的第一 PPS信號，納秒計數(shù)器將第一 PPS信號同時發(fā)送到時間同步模塊和秒脈沖控制模塊；秒脈沖控制模塊將納秒計數(shù)器發(fā)來的第一PPS信號發(fā)送到1PPS+T0D時間接口，1PPS+T0D時間接口再將秒脈沖控制模塊發(fā)來的第一 PPS信號發(fā)送到外部網(wǎng)絡(luò)；時間同步模塊根據(jù)納秒計數(shù)器發(fā)來的第一 PPS信號，保持納秒信息同步。
17.如權(quán)利要求15所述的分組傳送網(wǎng)絡(luò)中的系統(tǒng)時間同步裝置，其特征在于所述納秒計數(shù)器對當(dāng)前納秒數(shù)據(jù)進(jìn)行負(fù)納秒補(bǔ)償時，在納秒補(bǔ)償信號的上升沿將納秒補(bǔ)償值減去納秒計數(shù)器的當(dāng)前值，賦值到下一個納秒計數(shù)周期，納秒計數(shù)器在此基礎(chǔ)上繼續(xù)計數(shù)，直至納秒計數(shù)器減到零時，納秒計數(shù)器向秒計數(shù)器借位；納秒計數(shù)器在此基礎(chǔ)上繼續(xù)計數(shù)，直至納秒計數(shù)器計數(shù)滿I秒，納秒計數(shù)器向秒計數(shù)器進(jìn)位，并產(chǎn)生含有納秒同步信息的第一 PPS信號，納秒計數(shù)器將第一 PPS信號同時發(fā)送到時間同步模塊和秒脈沖控制模塊；秒脈沖控制模塊將納秒計數(shù)器發(fā)來的第一 PPS信號發(fā)送到1PPS+T0D時間接口，1PPS+T0D時間接口再將秒脈沖控制模塊發(fā)來的第一 PPS信號發(fā)送到外部網(wǎng)絡(luò)；時間同步模塊根據(jù)納秒計數(shù)器發(fā)來的第一 PPS信號，保持納秒信息同步。
18.如權(quán)利要求12所述的分組傳送網(wǎng)絡(luò)中的系統(tǒng)時間同步裝置，其特征在于所述秒計數(shù)器還用于檢測到秒補(bǔ)償信號有效時，結(jié)合賦值使能脈沖產(chǎn)生單元發(fā)來的秒補(bǔ)償值，對當(dāng)前秒數(shù)據(jù)進(jìn)行秒補(bǔ)償。
19.如權(quán)利要求18所述的分組傳送網(wǎng)絡(luò)中的系統(tǒng)時間同步裝置，其特征在于所述秒計數(shù)器通過設(shè)置秒加減標(biāo)志位，對當(dāng)前秒數(shù)據(jù)進(jìn)行正負(fù)秒補(bǔ)償。
20.如權(quán)利要求19所述的分組傳送網(wǎng)絡(luò)中的系統(tǒng)時間同步裝置，其特征在于所述秒加減標(biāo)志位為O時，本地時鐘落后于輸入信號，秒計數(shù)器對當(dāng)前秒數(shù)據(jù)進(jìn)行正秒補(bǔ)償；秒加減標(biāo)志位為I時，本地時鐘超前于輸入信號，秒計數(shù)器對當(dāng)前秒數(shù)據(jù)進(jìn)行負(fù)秒補(bǔ)償。
21.如權(quán)利要求20所述的分組傳送網(wǎng)絡(luò)中的系統(tǒng)時間同步裝置，其特征在于所述秒計數(shù)器對當(dāng)前秒數(shù)據(jù)進(jìn)行正秒補(bǔ)償時，在秒補(bǔ)償信號的上升沿將秒補(bǔ)償值加上秒計數(shù)器的當(dāng)前值，賦值到下一個秒計數(shù)周期，秒計數(shù)器在此基礎(chǔ)上繼續(xù)計數(shù)。
22.如權(quán)利要求20所述的分組傳送網(wǎng)絡(luò)中的系統(tǒng)時間同步裝置，其特征在于所述秒計數(shù)器對當(dāng)前秒數(shù)據(jù)進(jìn)行負(fù)秒補(bǔ)償時，在秒補(bǔ)償信號的上升沿將秒補(bǔ)償值減去秒計數(shù)器的當(dāng)前值，賦值到下一個秒計數(shù)周期，秒計數(shù)器在此基礎(chǔ)上繼續(xù)計數(shù)。
23.如權(quán)利要求22所述的分組傳送網(wǎng)絡(luò)中的系統(tǒng)時間同步裝置，其特征在于所述CPU還用于進(jìn)行清零配置數(shù)據(jù)的操作，設(shè)置清零寄存器的內(nèi)容。
24.如權(quán)利要求23所述的分組傳送網(wǎng)絡(luò)中的系統(tǒng)時間同步裝置，其特征在于所述本地全局時間模塊還包括清零脈沖產(chǎn)生單元，所述清零脈沖產(chǎn)生單元分別與納秒計數(shù)器、秒計數(shù)器、CPU、TOD編解碼控制模塊相連，所述清零脈沖產(chǎn)生單元用于CPU發(fā)現(xiàn)時間偏差較大或者同步源發(fā)生改變時，產(chǎn)生一個清零指令，將清零指令發(fā)送到清零脈沖產(chǎn)生單元；清零脈沖產(chǎn)生單元接收到CPU發(fā)來的清零指令和TOD編解碼控制模塊發(fā)來的清零信號時，通過系統(tǒng)125M時鐘信號進(jìn)行同步化處理，產(chǎn)生一個125MHz脈沖寬度的清零脈沖，同時發(fā)送到納秒計數(shù)器、秒計數(shù)器。
25.如權(quán)利要求24所述的分組傳送網(wǎng)絡(luò)中的系統(tǒng)時間同步裝置，其特征在于所述納秒計數(shù)器還用于接收到所述清零脈沖產(chǎn)生單元發(fā)來的清零脈沖時，觸發(fā)清零操作。
26.如權(quán)利要求25所述的分組傳送網(wǎng)絡(luò)中的系統(tǒng)時間同步裝置，其特征在于所述秒計數(shù)器還用于接收到所述清零脈沖產(chǎn)生單元發(fā)來的清零脈沖時，觸發(fā)清零操作。
27.如權(quán)利要求I至26中任一項所述的分組傳送網(wǎng)絡(luò)中的系統(tǒng)時間同步裝置，其特征在于所述CPU還用于實現(xiàn)時間同步以后，CPU根據(jù)實際工程應(yīng)用選擇單步式工作模式或雙步式工作模式，在單步式工作模式下，CPU發(fā)送1588協(xié)議包中的同步報文到外部網(wǎng)絡(luò)，同步報文的發(fā)送時戳為納秒級精度的時戳；在雙步式工作模式下，CPU發(fā)送1588協(xié)議包中的同步報文、以及帶有同步報文發(fā)送時間的跟隨報文到外部網(wǎng)絡(luò)，同步報文的發(fā)送時戳為納秒級精度的時戳。
28.如權(quán)利要求I至26中任一項所述的分組傳送網(wǎng)絡(luò)中的系統(tǒng)時間同步裝置，其特征在于所述1PPS+T0D時間接口的物理接頭采用RJ45接口。
29.一種基于權(quán)利要求4至28任一項所述系統(tǒng)時間同步裝置的分組傳送網(wǎng)絡(luò)中的系統(tǒng)時間同步方法，其特征在于包括以下步驟 ·51、準(zhǔn)備工作設(shè)備上電后，先禁止納秒計數(shù)器、秒計數(shù)器計數(shù)，再使能納秒計數(shù)器、秒計數(shù)器開始計數(shù)，同時將納秒計數(shù)器和秒計數(shù)器均映射成只讀寄存器，CPU從只讀寄存器中獲取納秒計數(shù)器、秒計數(shù)器的當(dāng)前計數(shù)值，并計算出當(dāng)前時間值； ·52、賦初值CPU寫裝載比特位，在125M時鐘信號下產(chǎn)生納秒初值裝載脈沖、秒初值裝載脈沖，并將納秒初值裝載脈沖和確定的納秒初值發(fā)送到納秒計數(shù)器，將秒初值裝載脈沖和確定的秒初值發(fā)送到秒計數(shù)器；納秒計數(shù)器檢測到CPU發(fā)來的納秒初值裝載脈沖、納秒初值，裝載納秒初值；秒計數(shù)器檢測到CPU發(fā)來的秒初值裝載脈沖、秒初值，裝載秒初值； S3、維護(hù)本地全局時間納秒計數(shù)器在納秒初值的基礎(chǔ)上開始進(jìn)行納秒計數(shù)的累加操作，并在納秒計數(shù)的累加操作過程中維護(hù)本地全局時間，實現(xiàn)時間同步；秒計數(shù)器在秒初值的基礎(chǔ)上開始進(jìn)行秒計數(shù)的累加操作，并在秒計數(shù)的累加操作過程中維護(hù)本地全局時間，實現(xiàn)時間同步。
30.如權(quán)利要求29所述的分組傳送網(wǎng)絡(luò)中的系統(tǒng)時間同步方法，其特征在于步驟S3包括以下步驟所述納秒計數(shù)器以125MHz頻率的時鐘信號，在125MHz時鐘的上升沿每次加8納秒，進(jìn)行步長為8納秒的時間累加計數(shù)，累加計滿I秒時，納秒計數(shù)器向秒計數(shù)器進(jìn)位，并產(chǎn)生含有納秒同步信息的第一 PPS信號，納秒計數(shù)器將第一 PPS信號同時發(fā)送到時間同步模塊和秒脈沖控制模塊；秒計數(shù)器則在進(jìn)位有效時加1，以I秒鐘為步長進(jìn)行累加計數(shù)，納秒計數(shù)器、秒計數(shù)器里的時間值均為當(dāng)前本地全局的時間值。
31.如權(quán)利要求30所述的分組傳送網(wǎng)絡(luò)中的系統(tǒng)時間同步方法，其特征在于步驟S3還包括以下步驟所述秒脈沖控制模塊將納秒計數(shù)器發(fā)來的第一PPS信號發(fā)送到1PPS+TOD時間接口，1PPS+TOD時間接口再將秒脈沖控制模塊發(fā)來的第一 PPS信號發(fā)送到外部網(wǎng)絡(luò)；時間同步模塊根據(jù)納秒計數(shù)器發(fā)來的第一 PPS信號，保持納秒信息同步。
32.如權(quán)利要求31所述的分組傳送網(wǎng)絡(luò)中的系統(tǒng)時間同步方法，其特征在于步驟S3還包括以下步驟所述1PPS+TOD時間接口將接收到的來自外部網(wǎng)絡(luò)的含有納秒同步信息的第二 PPS信號發(fā)送到秒脈沖控制模塊，秒脈沖控制模塊將第二 PPS信號廣播到時間同步模塊，時間同步模塊根據(jù)第二 PPS信號，保持納秒信息同步。
33.如權(quán)利要求32所述的分組傳送網(wǎng)絡(luò)中的系統(tǒng)時間同步方法，其特征在于步驟S3還包括以下步驟在納秒計數(shù)器、秒計數(shù)器在正常累加計數(shù)的過程中，發(fā)生納秒數(shù)據(jù)和秒數(shù)據(jù)的偏差時，CPU聯(lián)合FPGA中的全局時間模塊對納秒偏差數(shù)據(jù)和秒偏差數(shù)據(jù)進(jìn)行補(bǔ)償。
34.如權(quán)利要求33所述的分組傳送網(wǎng)絡(luò)中的系統(tǒng)時間同步方法，其特征在于所述CPU聯(lián)合FPGA中的全局時間模塊對納秒偏差數(shù)據(jù)和秒偏差數(shù)據(jù)進(jìn)行補(bǔ)償?shù)倪^程如下CPU的1588軟件通過接收到的帶有時戳的PTP時間報文，計算出本地時間偏離主時間的納秒補(bǔ)償值、秒補(bǔ)償值，CPU將產(chǎn)生的寫信號、片選地址信號、納秒補(bǔ)償值、秒補(bǔ)償值發(fā)送給賦值使能脈沖產(chǎn)生單元；賦值使能脈沖產(chǎn)生單元利用CPU發(fā)來的寫信號和片選地址信號，綜合出一個寫脈沖信號，并通過系統(tǒng)125M時鐘信號進(jìn)行同步化處理，產(chǎn)生兩個125MHz脈沖寬度的賦值使能脈沖，其中，一個賦值使能脈沖作為納秒補(bǔ)償信號，另一個賦值使能脈沖作為秒補(bǔ)償信號；納秒補(bǔ)償信號為高電平時，觸發(fā)納秒計數(shù)器進(jìn)行一次納秒偏差數(shù)據(jù)的補(bǔ)償；秒補(bǔ)償信號為高電平時，觸發(fā)秒計數(shù)器進(jìn)行一次秒偏差數(shù)據(jù)的補(bǔ)償。
35.如權(quán)利要求34所述的分組傳送網(wǎng)絡(luò)中的系統(tǒng)時間同步方法，其特征在于所述納秒補(bǔ)償信號為高電平時，賦值使能脈沖產(chǎn)生單元將納秒補(bǔ)償信號和CPU發(fā)來的納秒補(bǔ)償值發(fā)送給納秒計數(shù)器；納秒計數(shù)器檢測到納秒補(bǔ)償信號有效時，結(jié)合賦值使能脈沖產(chǎn)生單元發(fā)來的納秒補(bǔ)償值，對當(dāng)前納秒數(shù)據(jù)進(jìn)行納秒補(bǔ)償。
36.如權(quán)利要求35所述的分組傳送網(wǎng)絡(luò)中的系統(tǒng)時間同步方法，其特征在于所述納秒計數(shù)器通過設(shè)置納秒加減標(biāo)志位，對當(dāng)前納秒數(shù)據(jù)進(jìn)行正負(fù)納秒補(bǔ)償。
37.如權(quán)利要求36所述的分組傳送網(wǎng)絡(luò)中的系統(tǒng)時間同步方法，其特征在于所述納秒加減標(biāo)志位為O時，本地時鐘落后于輸入信號，納秒計數(shù)器對當(dāng)前納秒數(shù)據(jù)進(jìn)行正納秒補(bǔ)償；納秒加減標(biāo)志位為I時，本地時鐘超前于輸入信號，納秒計數(shù)器對當(dāng)前納秒數(shù)據(jù)進(jìn)行負(fù)納秒補(bǔ)償。
38.如權(quán)利要求37所述的分組傳送網(wǎng)絡(luò)中的系統(tǒng)時間同步方法，其特征在于所述納秒計數(shù)器對當(dāng)前納秒數(shù)據(jù)進(jìn)行正納秒補(bǔ)償時，在納秒補(bǔ)償信號的上升沿將納秒補(bǔ)償值加上納秒計數(shù)器的當(dāng)前值，賦值到下一個納秒計數(shù)周期，納秒計數(shù)器在此基礎(chǔ)上繼續(xù)計數(shù)，直至納秒計數(shù)器計數(shù)滿I秒，納秒計數(shù)器向秒計數(shù)器進(jìn)位，并產(chǎn)生含有納秒同步信息的第一 PPS信號，納秒計數(shù)器將第一 PPS信號同時發(fā)送到時間同步模塊和秒脈沖控制模塊；秒脈沖控制模塊將納秒計數(shù)器發(fā)來的第一PPS信號發(fā)送到1PPS+T0D時間接口，1PPS+T0D時間接口再將秒脈沖控制模塊發(fā)來的第一 PPS信號發(fā)送到外部網(wǎng)絡(luò)；時間同步模塊根據(jù)納秒計數(shù)器發(fā)來的第一 PPS信號，保持納秒信息同步。
39.如權(quán)利要求37所述的分組傳送網(wǎng)絡(luò)中的系統(tǒng)時間同步方法，其特征在于所述納秒計數(shù)器對當(dāng)前納秒數(shù)據(jù)進(jìn)行負(fù)納秒補(bǔ)償時，在納秒補(bǔ)償信號的上升沿將納秒補(bǔ)償值減去納秒計數(shù)器的當(dāng)前值，賦值到下一個納秒計數(shù)周期，納秒計數(shù)器在此基礎(chǔ)上繼續(xù)計數(shù)，直至納秒計數(shù)器減到零時，納秒計數(shù)器向秒計數(shù)器借位；納秒計數(shù)器在此基礎(chǔ)上繼續(xù)計數(shù)，直至納秒計數(shù)器計數(shù)滿I秒，納秒計數(shù)器向秒計數(shù)器進(jìn)位，并產(chǎn)生含有納秒同步信息的第一 PPS信號，納秒計數(shù)器將第一 PPS信號同時發(fā)送到時間同步模塊和秒脈沖控制模塊；秒脈沖控制模塊將納秒計數(shù)器發(fā)來的第一 PPS信號發(fā)送到1PPS+T0D時間接口，1PPS+T0D時間接口再將秒脈沖控制模塊發(fā)來的第一 PPS信號發(fā)送到外部網(wǎng)絡(luò)；時間同步模塊根據(jù)納秒計數(shù)器發(fā)來的第一 PPS信號，保持納秒信息同步。
40.如權(quán)利要求34所述的分組傳送網(wǎng)絡(luò)中的系統(tǒng)時間同步方法，其特征在于所述秒補(bǔ)償信號為高電平時，賦值使能脈沖產(chǎn)生單元將秒補(bǔ)償信號和CPU發(fā)來的秒補(bǔ)償值發(fā)送給秒計數(shù)器；秒計數(shù)器檢測到秒補(bǔ)償信號有效時，結(jié)合賦值使能脈沖產(chǎn)生單元發(fā)來的秒補(bǔ)償值，對當(dāng)前秒數(shù)據(jù)進(jìn)行秒補(bǔ)償。
41.如權(quán)利要求40所述的分組傳送網(wǎng)絡(luò)中的系統(tǒng)時間同步方法，其特征在于所述秒計數(shù)器通過設(shè)置秒加減標(biāo)志位，對當(dāng)前秒數(shù)據(jù)進(jìn)行正負(fù)秒補(bǔ)償。
42.如權(quán)利要求41所述的分組傳送網(wǎng)絡(luò)中的系統(tǒng)時間同步方法，其特征在于所述秒加減標(biāo)志位為O時，本地時鐘落后于輸入信號，秒計數(shù)器對當(dāng)前秒數(shù)據(jù)進(jìn)行正秒補(bǔ)償；秒加減標(biāo)志位為I時，本地時鐘超前于輸入信號，秒計數(shù)器對當(dāng)前秒數(shù)據(jù)進(jìn)行負(fù)秒補(bǔ)償。
43.如權(quán)利要求42所述的分組傳送網(wǎng)絡(luò)中的系統(tǒng)時間同步方法，其特征在于所述秒計數(shù)器對當(dāng)前秒數(shù)據(jù)進(jìn)行正秒補(bǔ)償時，在秒補(bǔ)償信號的上升沿將秒補(bǔ)償值加上秒計數(shù)器的當(dāng)前值，賦值到下一個秒計數(shù)周期，秒計數(shù)器在此基礎(chǔ)上繼續(xù)計數(shù)。
44.如權(quán)利要求42所述的分組傳送網(wǎng)絡(luò)中的系統(tǒng)時間同步方法，其特征在于所述秒計數(shù)器對當(dāng)前秒數(shù)據(jù)進(jìn)行負(fù)秒補(bǔ)償時，在秒補(bǔ)償信號的上升沿將秒補(bǔ)償值減去秒計數(shù)器的當(dāng)前值，賦值到下一個秒計數(shù)周期，秒計數(shù)器在此基礎(chǔ)上繼續(xù)計數(shù)。
45.如權(quán)利要求29至44中任一項所述的分組傳送網(wǎng)絡(luò)中的系統(tǒng)時間同步方法，其特征在于步驟S3之后還包括以下步驟CPU發(fā)現(xiàn)時間偏差較大或者同步源發(fā)生改變時，產(chǎn)生一個清零指令，將清零指令發(fā)送到清零脈沖產(chǎn)生單元；清零脈沖產(chǎn)生單元接收到CPU發(fā)來的清零指令和TOD編解碼控制模塊發(fā)來的清零信號時，通過系統(tǒng)125M時鐘信號進(jìn)行同步化處理，產(chǎn)生一個125MHz脈沖寬度的清零脈沖，同時發(fā)送到納秒計數(shù)器和秒計數(shù)器，納秒計數(shù)器、秒計數(shù)器接收到清零脈沖時，觸發(fā)清零操作，重新開始計數(shù)。
46.如權(quán)利要求29至44中任一項所述的分組傳送網(wǎng)絡(luò)中的系統(tǒng)時間同步方法，其特征在于步驟S3之后還包括以下步驟實現(xiàn)時間同步以后，CPU根據(jù)實際工程應(yīng)用選擇單步式工作模式或雙步式工作模式，在單步式工作模式下，CPU發(fā)送1588協(xié)議包中的同步報文到外部網(wǎng)絡(luò)，同步報文的發(fā)送時戳為納秒級精度的時戳；在雙步式工作模式下，CPU發(fā)送1588協(xié)議包中的同步報文、以及帶有同步報文發(fā)送時間的跟隨報文到外部網(wǎng)絡(luò)，同步報文的發(fā)送時戳為納秒級精度的時戳。
全文摘要
本發(fā)明公開了一種分組傳送網(wǎng)絡(luò)中的系統(tǒng)時間同步裝置及方法，涉及光通信中的分組傳送網(wǎng)絡(luò)，該系統(tǒng)時間同步裝置包括CPU、時間同步模塊、FPGA、1PPS+TOD時間接口、入口時戳模塊、出口時戳模塊、第一PTP端口、第二PTP端口，F(xiàn)PGA通過時間同步模塊與CPU相連，第一PTP端口通過入口時戳模塊與CPU相連，第二PTP端口通過出口時戳模塊與CPU相連，F(xiàn)PGA還分別與CPU、1PPS+TOD時間接口相連。本發(fā)明通過軟硬件結(jié)合的方式，能有效快速地實現(xiàn)分組傳送網(wǎng)絡(luò)中主從站之間納秒級精度的系統(tǒng)時間同步，實現(xiàn)整個網(wǎng)絡(luò)的高精度定時。
文檔編號H04L7/00GK102868515SQ20121036560
公開日2013年1月9日 申請日期2012年9月27日 優(yōu)先權(quán)日2012年9月27日
發(fā)明者朱冬艷, 章燦輝, 林雪, 袁衛(wèi)軍, 計世榮, 吳海波 申請人:烽火通信科技股份有限公司