專利名稱：多通道arinc429總線接口的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種廣泛應(yīng)用于航空電子設(shè)備間信息交換和傳輸?shù)亩嗤ǖ繟RINC429總線接口 IPCore模塊。
背景技術(shù)：
隨著現(xiàn)代航空電子的技術(shù)發(fā)展，航電系統(tǒng)內(nèi)部設(shè)備間要傳輸大量信息，而各設(shè)備制造商間接口規(guī)范、電氣指標(biāo)不統(tǒng)一，造成了許多互聯(lián)互通的矛盾和沖突。為了解決該問題，由美國各航空電子設(shè)備制造商、飛機制造商 等機構(gòu)聯(lián)合成立的航空無線電公司，制定了用于航空電子系統(tǒng)通信的工業(yè)標(biāo)準(zhǔn)一ARINC429規(guī)范。該規(guī)范忽略了不同廠家間接口的復(fù)雜性，規(guī)定了統(tǒng)一的互聯(lián)接口技術(shù)指標(biāo)、電器性能和接插件形式，為設(shè)備互聯(lián)提供了統(tǒng)一的平臺。ARICN429總線為串行總線，采用差分雙絞電纜傳輸信號，傳輸電壓范圍在12V±1V，最高傳輸速率可達到IOOK Bit/s，工作方式為雙極性歸零模式，傳輸距離較遠，目前國內(nèi)航空領(lǐng)域多采用ARICN429總線實現(xiàn)設(shè)備和系統(tǒng)間數(shù)據(jù)交換?，F(xiàn)有ARICN429總線接口模塊主要存在以下三個方面的不足之處
一是通信速率不可變。某些國內(nèi)大型機載平臺，要求航電設(shè)備的總線傳輸速率根據(jù)系統(tǒng)要求可調(diào)整。而國內(nèi)多數(shù)ARICN429總線接口模塊采用單片機和協(xié)議芯片方案，若要改變總線傳輸速率，需要改變模塊的晶振頻率，涉及到模塊硬件的改動，兼容性和可維護性不強。二抗干擾能力較弱。機載設(shè)備工作環(huán)境復(fù)雜，各設(shè)備間容易產(chǎn)生電磁干擾。ARINC429總線數(shù)據(jù)傳輸易受到電磁干擾而導(dǎo)致電平出現(xiàn)毛刺、畸變等現(xiàn)象，采樣判決中如果僅ARINC429電平信號進行單次采樣，結(jié)果易被干擾而產(chǎn)生錯誤的判決。這要求ARICN429總線有足夠的魯棒性，能夠防止突發(fā)性電平畸變和毛刺對數(shù)據(jù)判決的影響，而現(xiàn)有ARICN429接口模塊由于其硬件結(jié)構(gòu)固定、采樣方法單一，不能有效防止電磁干擾帶來的錯誤判決。三是通道單一。隨著航電系統(tǒng)的發(fā)展設(shè)備間交換數(shù)據(jù)量越來越大，傳統(tǒng)的單一數(shù)據(jù)通道已無法滿足要求，需研制具有多個收發(fā)通道的接口模塊，且收發(fā)通道間可靈活組合配對。目前國內(nèi)采用現(xiàn)有ARICN429總線接口都存在進一步的技術(shù)升級和功能擴展的需要，均要求通信速率可變，并進一步降低誤碼率，減小模塊體積，提高系統(tǒng)的魯棒性和兼容性。

發(fā)明內(nèi)容
本發(fā)明的任務(wù)是提供一種基于FPGA實現(xiàn)多通道ARINC429總線接口，較傳統(tǒng)的429總線接口，它具有多通道、參數(shù)可配置、多速率選擇、低誤碼、高容錯等特點，特別是能夠滿足航空電子設(shè)備間數(shù)據(jù)通信要求的多通道ARINC429總線接口。本發(fā)明的目的可以通過以下措施來達到一種多通道ARINC429總線接口，包括，收發(fā)ARINC429總線接口模塊數(shù)據(jù)的DSP處理器模塊和總線驅(qū)動模塊，其特征在于，ARINC429總線接口模塊基于FPGA實現(xiàn)，DSP處理器模塊采用高速數(shù)字信號處理芯片作為主控芯片，完成與ARINC429總線接口間數(shù)據(jù)收發(fā)控制和通道參數(shù)配置，ARINC429總線接口模塊具有2個通道控制器，一個提供4路發(fā)送通道數(shù)據(jù)路徑的發(fā)送通道控制器、一個提供8路接收通道數(shù)據(jù)路徑的接收通道控制器，DSP處理器模塊發(fā)送數(shù)據(jù)時，首先由發(fā)送通道控制器寫入待發(fā)送的數(shù)據(jù)和命令信息，選擇發(fā)送通道號和設(shè)置發(fā)送速率，在FPGA內(nèi)部對數(shù)據(jù)進行處理和組包，在精確時序控制下，將組包后的并行數(shù)據(jù)轉(zhuǎn)換成串行數(shù)字信號，送入總線驅(qū)動模塊，經(jīng)總線驅(qū)動模塊內(nèi)置的驅(qū)動電路總線緩沖、電壓比較和波形成形，將數(shù)字信號轉(zhuǎn)換成符合ARINC429總線電平的模擬信號，發(fā)送到預(yù)設(shè)的發(fā)送通道。DSP處理器模塊接收數(shù)據(jù)過程為以上發(fā)送過程的逆過程。本發(fā)明的有益效果是
本發(fā)明根據(jù)綜合化航空電子設(shè)備互聯(lián)互通要求，在ARINC429總線接口模塊中設(shè)至少4路數(shù)據(jù)發(fā)送通道的發(fā)送通道控制器和至少8路數(shù)據(jù)接收通道的接收通道控制器，實現(xiàn)了多個發(fā)送、接收通道間自由匹配，發(fā)送/接收通道控制器可以任意選擇數(shù)據(jù)收發(fā)通路，大大 增加了通信系統(tǒng)的靈活性和可配置性。DSP處理器以中斷方式接收接口模塊傳來的數(shù)據(jù)，保證了接收的實時性和可靠性。本發(fā)明依據(jù)ARINC429通信協(xié)議規(guī)范設(shè)置了發(fā)送/接收通道控制寄存器，實現(xiàn)了收發(fā)通道的參數(shù)化配置。通過命令字可配置數(shù)據(jù)的奇/偶校驗?zāi)Ｊ剑x擇總線傳輸速率(100K/12. 5K)，通道開關(guān)控制等命令，以滿足不同接收端對ARINC429總線數(shù)據(jù)要求，提高了系統(tǒng)的兼容性和可擴展性。本發(fā)明充分利用FPGA的高數(shù)據(jù)吞吐率、大存儲空間，對基于FPGA實現(xiàn)的ARINC429總線接口模塊收發(fā)數(shù)據(jù)進行緩存，減小了總線數(shù)據(jù)的丟包率。電平采樣引入多次采樣判決機制，總線接口模塊在晶振輸出的精確時鐘控制下，在FPGA內(nèi)部采用寬度為5個時鐘周期的滑動判決窗口，對接收到的ARINC429比特電平進行采樣判決，避免了單次采樣的不確定性，經(jīng)過實驗驗證該方法能夠降低由電磁干擾而引起的傳輸誤碼率。本發(fā)明設(shè)計的ARINC429總線接口可以推廣應(yīng)用到使用ARINC429總線的航空電子、航天電子、汽車電子以及工業(yè)控制等場合。


下面結(jié)合附圖對本發(fā)明專利進一步說明。圖I是本發(fā)明多通道ARINC429總線接口的物理組成示意圖。圖2是本發(fā)明ARINC429總線電平采樣判決圖。圖3是本發(fā)明多通道ARINC429總線接口 FPGA數(shù)據(jù)處理框圖。圖4是本發(fā)明多通道ARINC429總線接口數(shù)據(jù)收發(fā)流程圖。
具體實施例方式參閱圖I。在以下描述的一個最佳實施例中，多通道ARINC429總線接口，包括，DSP處理器模塊、ARINC429總線接口模塊和總線驅(qū)動模塊。DSP處理器模塊采用高速數(shù)字信號處理芯片作為主控芯片，完成與ARINC429總線接口間數(shù)據(jù)收發(fā)控制、通道參數(shù)配置等功能。ARINC429總線接口模塊完成總線收發(fā)通道選擇和配置，設(shè)置的發(fā)送通道控制器和接收通道控制器包括4路數(shù)據(jù)發(fā)送通道、8路數(shù)據(jù)接收通道，且可通過參數(shù)配置收發(fā)通路的特性。也就是說ARINC429總線接口模塊具有2個通道控制器，提供數(shù)據(jù)路徑的4個發(fā)送通道、8個接收通道，通道控制器來配置各通道參數(shù)，如設(shè)置通道號、通道開/斷狀態(tài)、奇偶校驗?zāi)Ｊ?、?shù)據(jù)傳輸速率等。DSP處理器模塊發(fā)送數(shù)據(jù)時，首先由發(fā)送通道控制器寫入待發(fā)送的數(shù)據(jù)和命令信息，選擇發(fā)送通道號和設(shè)置發(fā)送速率，在FPGA內(nèi)部對數(shù)據(jù)進行處理和組包，然后在嚴(yán)格時序控制下，將組包后的并行數(shù)據(jù)轉(zhuǎn)換成串行數(shù)字信號，輸出的串行數(shù)字信號送入總線驅(qū)動模塊，經(jīng)總線驅(qū)動模塊內(nèi)置的驅(qū)動電路總線緩沖、電壓比較和波形成形，將數(shù)字信號轉(zhuǎn)換成符合ARINC429總線電平的模擬信號，發(fā)送到預(yù)設(shè)的發(fā)送通道。DSP處理器模塊數(shù)據(jù)接收為發(fā)送的逆過程?？偩€驅(qū)動模塊含有依次串聯(lián)的總線緩沖電路、電壓比較電路和波形成形電路，由此構(gòu)成的總線驅(qū)動電路，完成數(shù)字信號與符合ARINC429總線電平的模擬信號間轉(zhuǎn)換。
參閱圖2。ARINC429總線接口模塊在晶振輸出的精確時鐘控制下，在FPGA內(nèi)部設(shè)置了寬度為5個時鐘周期的滑動判決窗口，對接收到的ARINC429比特電平進行采樣判決。圖中，(a)為ARINC429總線電平信號(“ 1010”)，為雙極性歸零碼，速率為100K bit/s ； (b)為經(jīng)電平轉(zhuǎn)換后的數(shù)字信號；(c)為采樣時鐘信號，頻率為IOMHz，每個ARINC429比特電平持續(xù)100個采樣時鐘周期；(d)為FPGA內(nèi)設(shè)置的寬度為5個采樣周期的滑動判決窗口。采用滑動窗口多次采樣機制，對經(jīng)轉(zhuǎn)換后的ARINC429總線數(shù)字信號進行采樣，降低了判決的誤碼率。具體方法如下通過總線驅(qū)動模塊電平轉(zhuǎn)換后的ARINC429信號，每個比特流持續(xù)時間是100個采樣時鐘周期。由于采用雙極性歸零碼，只有前50個時鐘周期包含有用信號，F(xiàn)PGA采樣時刻選取有效電平持續(xù)時間的中間時刻點，即第25時刻點，作為第一個比特電平最佳采樣點，選作為滑動窗口中心位置，以第25時刻點為中心，前后各取2個采樣點組成窗口元素，在滑動窗口內(nèi)對第一個比特電平連續(xù)進行5次采樣，并記錄下采樣的結(jié)果，若結(jié)果為’ I’的次數(shù)大于2次，判定該比特電平為’ 1’，否則判定為’O’ ;以此類推，后續(xù)三個電平的最佳采樣點位置分別為 第125，225，325時刻點。如圖2所示，對圖2(a)對電平“ 1010”采樣，4個滑動窗口的位置分別為[23. . 27]，[123..127], [223..227], [323. .327]。參閱圖3。FPGA數(shù)據(jù)處理包括發(fā)送數(shù)據(jù)處理和接收數(shù)據(jù)處理兩部分，其中發(fā)送部分實現(xiàn)思路為=DSP處理器模塊按先寫低位再寫高位順序，向發(fā)送通路寄存器寫入寬度為32Bit的待發(fā)送數(shù)據(jù)，再寫入發(fā)送控制命令。DSP處理器模通過寫入數(shù)據(jù)/命令信息模塊將32Bit的數(shù)據(jù)發(fā)送至FPGA，F(xiàn)PGA設(shè)置通道參數(shù)模塊在接收到數(shù)據(jù)和指令后，首先解析控制命令并按照要求設(shè)置通道控制器的發(fā)送通道號、通道開/斷狀態(tài)、奇偶校驗?zāi)Ｊ?、?shù)據(jù)發(fā)送速率等參數(shù)，然后通過內(nèi)置添加校驗?zāi)K對待發(fā)送數(shù)據(jù)添加校驗信息，將處理后的校驗數(shù)據(jù)緩存至發(fā)送緩存模塊中，再經(jīng)編碼模塊完成數(shù)據(jù)編碼，通過并串轉(zhuǎn)換模塊將并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)，最后在并串轉(zhuǎn)換模塊嚴(yán)格的時鐘控制下，輸出符合ARINC429通信協(xié)議的兩路ARINC429TX土差分?jǐn)?shù)字信號，輸出的差分?jǐn)?shù)字信號經(jīng)總線驅(qū)動模塊將差分?jǐn)?shù)字信號轉(zhuǎn)換成符合ARINC429總線電平的模擬信號，發(fā)送到預(yù)設(shè)的發(fā)送通道。接收部分實現(xiàn)思路為當(dāng)來自外部ARINC429總線模擬信號到來時，先經(jīng)過總線驅(qū)動模塊電平轉(zhuǎn)換、總線緩沖后，將ARINC429電平特性的模擬信號轉(zhuǎn)換為FPGA可采樣的兩路ARINC429RX土差分?jǐn)?shù)字信號，送到FPGA的數(shù)據(jù)接收端，F(xiàn)PGA接收端檢測到有效數(shù)據(jù)幀到來后，按預(yù)設(shè) 的總線傳輸速率開始接收數(shù)據(jù)，在FPGA內(nèi)部完成串并轉(zhuǎn)換、解碼、接收緩存和處理，并在接收完一幀數(shù)據(jù)后，發(fā)送中斷信號通知DSP處理器模塊接收數(shù)據(jù)。具體實現(xiàn)方式如下
FPGA在檢測到待接收的數(shù)據(jù)和指令到來后，在晶振輸出的高精度時鐘控制下，采用寬度為5個時鐘周期的滑動判決窗口對每個比特進行采樣，通過串并轉(zhuǎn)換模塊將串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)，然后經(jīng)解碼模塊對并行數(shù)據(jù)進行解碼，以32個數(shù)據(jù)組成一個數(shù)據(jù)包，將數(shù)據(jù)包緩存至接收緩存模塊中，通過FPGA內(nèi)置的數(shù)據(jù)處理模塊完成數(shù)據(jù)處理后，經(jīng)中斷信號模塊發(fā)送中斷信號，通知DSP處理器接收32Bit數(shù)據(jù)，處理器接收中斷處理模塊通過查詢到接收到的中斷信號，判斷接收通道號并調(diào)用相應(yīng)的中斷處理程序來接收數(shù)據(jù)。參閱圖4。處理器啟動后，首先運行初始化函數(shù)，配置處理器工作方式，包括設(shè)置工作頻率、初始化IO 口、配置中斷寄存器以接收外部中斷。然后進入主循環(huán)，檢測收發(fā)通道狀態(tài)。當(dāng)判斷到有待發(fā)送數(shù)據(jù)時，進入數(shù)據(jù)發(fā)送流程。首先處理器寫入待發(fā)送數(shù)據(jù)和控制命令，在FPGA中解析數(shù)據(jù)，根據(jù)控制命令設(shè)置數(shù)據(jù)校驗?zāi)Ｊ胶桶l(fā)送速率，并按ARINC429協(xié)議要求進行數(shù)據(jù)編碼，最后在嚴(yán)格時鐘控制下發(fā)送數(shù)據(jù)，數(shù)據(jù)發(fā)送流程結(jié)束。當(dāng)主循環(huán)中檢測到接收數(shù)據(jù)來時，進入接收流程。首先判斷幀起始信號是否到來，如果未檢測到幀起始信號則繼續(xù)等待。當(dāng)檢測到幀起始信號后開始接收數(shù)據(jù)，在FPGA中完成串并轉(zhuǎn)換并對數(shù)據(jù)進行組包，當(dāng)一幀數(shù)據(jù)組包完成后，對該包數(shù)據(jù)進行處理并發(fā)送中斷信號通知處理器。處理器在收到外部中斷信號后進入中斷處理函數(shù)，首先查詢中斷向量寄存器來確定接收通道號，然后往該接收通道寫入讀使能/時鐘信號，再從接收寄存器讀出數(shù)據(jù)并進行處理，即完成數(shù)據(jù)接收流程。
權(quán)利要求
1.一種多通道ARINC429總線接口，包括，收發(fā)ARINC429總線接口模塊數(shù)據(jù)的DSP處理器模塊和總線驅(qū)動模塊，其特征在于，ARINC429總線接口模塊基于FPGA實現(xiàn)，DSP處理器模塊采用高速數(shù)字信號處理芯片作為主控芯片，完成與ARINC429總線接口間數(shù)據(jù)收發(fā)控制和通道參數(shù)配置，ARINC429總線接口模塊具有2個通道控制器，一個提供4路發(fā)送通道數(shù)據(jù)路徑的發(fā)送通道控制器、一個提供8路接收通道數(shù)據(jù)路徑的接收通道控制器，DSP處理器模塊發(fā)送數(shù)據(jù)時，首先由發(fā)送通道控制器寫入待發(fā)送的數(shù)據(jù)和命令信息，選擇發(fā)送通道號和設(shè)置發(fā)送速率，在FPGA內(nèi)部對數(shù)據(jù)進行處理和組包，在精確時序控制下，將組包后的并行數(shù)據(jù)轉(zhuǎn)換成串行數(shù)字信號，送入總線驅(qū)動模塊，經(jīng)總線驅(qū)動模塊內(nèi)置的驅(qū)動電路總線緩沖、電壓比較和波形成形，將數(shù)字信號轉(zhuǎn)換成符合ARINC429總線電平的模擬信號，發(fā)送到預(yù)設(shè)的發(fā)送通道。
2.如權(quán)利要求I所述的多通道ARINC429總線接口，其特征在于，總線驅(qū)動模塊含有依次串聯(lián)的總線緩沖電路、電壓比較電路和波形成形電路，由此構(gòu)成的總線驅(qū)動電路，完成數(shù)字信號與符合ARINC429總線電平的模擬信號間轉(zhuǎn)換。
3.如權(quán)利要求I所述的多通道ARINC429總線接口，其特征在于，當(dāng)來自外部ARINC429總線模擬信號到來時，先經(jīng)過總線驅(qū)動模塊電平轉(zhuǎn)換、總線緩沖后，將ARINC429電平特性的模擬信號轉(zhuǎn)換為FPGA可采樣的兩路ARINC429RX土差分?jǐn)?shù)字信號，送到FPGA的數(shù)據(jù)接收端，F(xiàn)PGA接收端檢測到有效數(shù)據(jù)幀到來后，按預(yù)設(shè)的總線傳輸速率開始接收數(shù)據(jù)，在FPGA內(nèi)部完成串并轉(zhuǎn)換、解碼、接收緩存和處理，并在接收完一幀數(shù)據(jù)后，發(fā)送中斷信號通知DSP處理器模塊接收數(shù)據(jù)。
4.如權(quán)利要求I所述的多通道ARINC429總線接口，其特征在于，DSP處理器模塊通過查詢接收通道相連的中斷處理寄存器判斷接收通道號，調(diào)用相應(yīng)中斷處理函數(shù)來接收數(shù)據(jù)。
5.如權(quán)利要求I所述的多通道ARINC429總線接口，其特征在于，DSP處理器模塊按先寫低位再寫高位順序，向發(fā)送通路寄存器寫入寬度為32Bit的待發(fā)送數(shù)據(jù)，再寫入發(fā)送控制命令。
6.如權(quán)利要求I所述的多通道ARINC429總線接口，其特征在于，DSP處理器模塊通過寫入數(shù)據(jù)/命令信息將32Bit的數(shù)據(jù)發(fā)送至FPGA，F(xiàn)PGA設(shè)置通道參數(shù)模塊在接收到數(shù)據(jù)和指令后，首先解析控制命令并按照要求設(shè)置通道控制器的發(fā)送通道號、通道開/斷狀態(tài)、奇偶校驗?zāi)Ｊ?、?shù)據(jù)傳輸速率等參數(shù)，然后通過內(nèi)置添加校驗?zāi)K對待發(fā)送數(shù)據(jù)添加校驗信息，將處理后的校驗數(shù)據(jù)緩存至發(fā)送緩存模塊，再經(jīng)編碼模塊完成數(shù)據(jù)編碼，通過并串轉(zhuǎn)換模塊將并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)，最后在并串轉(zhuǎn)換模塊嚴(yán)格的時鐘控制下，輸出符合ARINC429通信協(xié)議的兩路ARINC429TX土差分?jǐn)?shù)字信號，輸出的差分?jǐn)?shù)字信號經(jīng)總線驅(qū)動模塊，將差分?jǐn)?shù)字信號轉(zhuǎn)換成符合ARINC429總線電平的模擬信號，發(fā)送到預(yù)設(shè)的發(fā)送通道。
7.如權(quán)利要求I所述的多通道ARINC429總線接口，其特征在于，ARINC429總線接口模塊在晶振輸出的精確時鐘控制下，在FPGA內(nèi)部設(shè)置了寬度為5個時鐘周期的滑動判決窗口，對接收到的ARINC429比特電平進行采樣判決。
8.如權(quán)利要求I所述的多通道ARINC429總線接口，其特征在于，ARINC429總線接口模塊接收到數(shù)據(jù)和指令后，將待發(fā)送數(shù)據(jù)緩存至發(fā)送緩存模塊中，并解析控制命令，根據(jù)通道控制器要求設(shè)置奇偶校驗?zāi)Ｊ?、?shù)據(jù)發(fā)送速率，在FPGA內(nèi)部完成添加校驗、數(shù)據(jù)編碼和并串轉(zhuǎn)換。
9.如權(quán)利要求I所述的多通道ARINC429總線接口，其特征在于，F(xiàn)PGA內(nèi)部采用滑動窗口對每個ARINC429比特電平進行采樣，再通過并串轉(zhuǎn)換模塊將串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)，然后經(jīng)解碼模塊對并行數(shù)據(jù)進行解碼，以32個數(shù)據(jù)組成一個數(shù)據(jù)包，將數(shù)據(jù)包緩存至接收緩存模塊中，通過FPGA內(nèi)置的數(shù)據(jù)處理模塊完成數(shù)據(jù)處理后，經(jīng)中斷信號模塊發(fā)送中斷信號，通知處理器接收32Bit數(shù)據(jù)，處理器接收中斷處理模塊通過查詢到接收到的中斷信號，判斷接收通道號并調(diào)用相應(yīng)的中斷處理程序來接收數(shù)據(jù)。
10.權(quán)利要求I所述的多通道ARINC429總線接口，其特征在于，通過總線驅(qū)動模塊電平轉(zhuǎn)換后的ARINC429信號，每個比特流持續(xù)時間是100個時鐘周期。
全文摘要
本發(fā)明提出的一種多通道ARINC429總線接口，包括，收發(fā)ARINC429總線接口模塊數(shù)據(jù)的DSP處理器模塊和總線驅(qū)動模塊，ARINC429總線接口模塊具有2個通道控制器，一個提供4路發(fā)送通道數(shù)據(jù)路徑的發(fā)送通道控制器、一個提供8路接收通道數(shù)據(jù)路徑的接收通道控制器，DSP處理器模塊發(fā)送數(shù)據(jù)時，首先由發(fā)送通道控制器寫入待發(fā)送的數(shù)據(jù)和命令信息，選擇發(fā)送通道號和設(shè)置發(fā)送速率，在FPGA內(nèi)部對數(shù)據(jù)進行處理和組包，在時序控制下，將組包后的并行數(shù)據(jù)轉(zhuǎn)換成串行數(shù)字信號，送入總線驅(qū)動模塊，經(jīng)總線驅(qū)動模塊內(nèi)置的驅(qū)動電路總線緩沖、電壓比較和波形成形，將數(shù)字信號轉(zhuǎn)換成符合ARINC429總線電平的模擬信號，發(fā)送到預(yù)設(shè)的發(fā)送通道。
文檔編號H04L25/02GK102932489SQ20121041975
公開日2013年2月13日 申請日期2012年10月28日 優(yōu)先權(quán)日2012年10月28日
發(fā)明者李聲飛, 代華山, 羅海明 申請人:中國電子科技集團公司第十研究所