專利名稱：靈活接收器架構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明總體上涉及數(shù)據(jù)通信。更具體而言，本發(fā)明涉及用于高速數(shù)據(jù)鏈路的電路。
背景技術(shù)：
高速數(shù)據(jù)鏈路用來在系統(tǒng)中的設(shè)備之間傳達數(shù)據(jù)。已經(jīng)為這樣的高速鏈路在日益增加的快速數(shù)據(jù)速率開發(fā)了串行接口協(xié)議。用于串行接口的工業(yè)標準協(xié)議的示例包括PCI Express (外圍部件互連快速)、xaui (χ附件單元接口)、sRio(串行高速 ο)和其它協(xié)議。隨著高速數(shù)據(jù)鏈路的操作速度增加至數(shù)十吉比特每秒(Gbps)的速率，精細均衡方案為了補償高頻信號損耗而變得更有必要。遺憾的是，盡管均衡電路可以被設(shè)計成實施復(fù)雜均衡技術(shù)，但是這樣的電路通常消耗大量功率并且一般在滿足各種不同類型的應(yīng)用的要求方面不靈活。

發(fā)明內(nèi)容
一個實施例涉及一種用于數(shù)據(jù)鏈路的接收器電路。該接收器電路至少包括第一信號路徑、第二信號路徑和路徑選擇器電路。第一信號路徑包括第一均衡電路，并且第二信號路徑包括第二均衡電路。路徑選擇器電路被配置成選擇第一信號路徑和第二信號路徑中的一個信號路徑。另一實施例涉及一種至少包括串行數(shù)據(jù)接收器和路徑選擇器電路的集成電路。該串行數(shù)據(jù)電路包括多個信號路徑，并且每個信號路徑包括至少一個均衡電路。該路徑選擇器電路被配置成選擇多個信號路徑中的一個信號路徑。另一實施例涉及一種接收器均衡的方法。集成電路被配置成將多個信號路徑中的所選信號路徑用于接收器均衡。可以使用所選信號路徑而又關(guān)斷去往非所選信號路徑的功率來對接收的數(shù)據(jù)執(zhí)行均衡。還公開其它實施例和特征。


圖1是根據(jù)本發(fā)明的實施例的通信鏈路的高級圖。圖2描繪了根據(jù)本發(fā)明的實施例的接收器均衡器電路。圖3描繪了根據(jù)本發(fā)明的實施例的連續(xù)時間線性估計(CTLE)電路。圖4描繪了根據(jù)本發(fā)明的實施例的可變CTLE電路。圖5描繪了根據(jù)本發(fā)明的實施例的路徑選擇器電路。圖6是根據(jù)本發(fā)明的實施例的用于接收串行數(shù)據(jù)信號的方法的流程圖。圖7是可以包括本發(fā)明的方面的現(xiàn)場可編程門陣列(FPGA)的簡化部分框圖。圖8是可以運用本發(fā)明的技術(shù)的示例性數(shù)字系統(tǒng)的框圖。
具體實施例方式本公開內(nèi)容提供了一種克服上文討論的問題的創(chuàng)新接收器架構(gòu)。該接收器架構(gòu)支持靈活使用可以與不同類型的應(yīng)用一起靈活使用的均衡電路。圖1是根據(jù)本發(fā)明的實施例的通信鏈路的高級圖。如圖1中所示，通信鏈路一般由發(fā)射器(TX) 120、接收器(RX) 140和位于發(fā)射器與接收器之間的通信信道(CH) 130組成。TX 120可以包括并行輸入串行輸出(PISO)電路122。PISO(串行化器)電路122被配置成接收并行數(shù)據(jù)信號并且將它轉(zhuǎn)換成串行數(shù)據(jù)信號。例如，發(fā)射器120可以是集成電路的部分，并且并行數(shù)據(jù)信號可以由集成電路中的通信協(xié)議模塊提供。串行數(shù)據(jù)信號可以由發(fā)射器均衡器(TX EQ)電路124調(diào)整。在一個實施例中，TXEQ電路124可以實施有限沖激響應(yīng)(FIR)均衡，該FIR均衡對發(fā)射的信號進行預(yù)失真以補償信道130中的信號失真。時鐘生成器(CLK)電路121可以利用鎖相環(huán)電路以向PIS0122和TX EQ 124電路提供時鐘信號。可以向驅(qū)動器電路126提供來自TX EQ 124電路的輸出。驅(qū)動器電路126可以被配置成通過信道130發(fā)射串行數(shù)據(jù)信號。信道130向接收器140傳達來自發(fā)射器120的串行數(shù)據(jù)信號。信道130可以使用多個通道(lane)以傳達串行數(shù)據(jù)信號。接收器140可以被配置成向緩沖器電路142中接收來自多通道信道的發(fā)射的串行數(shù)據(jù)信號。緩沖器電路142可以向接收器均衡(RXEQ)電路144輸出接收的串行數(shù)據(jù)信號。RX EQ電路144可以被配置成如這里進一步描述的那樣執(zhí)行一個或者多個均衡，以補償信道中的高頻信號損耗。RX EQ電路144可以向時鐘數(shù)據(jù)恢復(fù)(OTR)電路145并且向鎖存器電路146的數(shù)據(jù)輸入輸出“經(jīng)均衡的”串行數(shù)據(jù)信號。⑶R電路145可以使用PLL以從串行數(shù)據(jù)信號恢復(fù)時鐘信號?？梢韵騌X EQ電路144和鎖存器電路146的時鐘輸入提供恢復(fù)的時鐘信號。鎖存器電路146可以被配置成在它的數(shù)據(jù)輸入從RX EQ電路144接收“經(jīng)均衡的”串行數(shù)據(jù)信號并且在它的時鐘輸入從CDR電路145接收恢復(fù)的時鐘信號。鎖存器電路146向串行輸入并行輸出(SIPO)電路148輸出重新生成的串行數(shù)據(jù)信號。SIPO(串行化器)電路148被配置成接收串行數(shù)據(jù)信號并且將它轉(zhuǎn)換成并行數(shù)據(jù)信號?？梢韵蚪邮赵O(shè)備的其它電路提供并行數(shù)據(jù)信號。例如，接收設(shè)備可以是集成電路，并且可以向集成電路中的通信協(xié)議模塊提供并行數(shù)據(jù)信號。圖2描繪根據(jù)本發(fā)明的實施例的接收器均衡器(RX EQ)電路144。如所示，RX EQ電路144從RX緩沖器電路142接收串行數(shù)據(jù)信號并且在向串行數(shù)據(jù)信號施加均衡之后向⑶R電路145和鎖存器電路146輸出“經(jīng)均衡的”串行數(shù)據(jù)信號。來自RX緩沖器電路142的串行數(shù)據(jù)信號由第一連續(xù)時間線性估計(CTLE)電路202接收。第一 CTLE電路202向信號施加初始的一般為線性的補償。下文關(guān)于圖3描述第一 CTLE電路202的一個實施例。第一 CTLE電路202可以向兩個信號路徑提供它的輸出信號。第一信號路徑在圖中的底部上被示出并且可以通向第二 CTLE電路204。第二 CTLE電路204向信號施加又一個一般為線性的補償。在一個實施例中，也可以如下文關(guān)于圖3描述的那樣實施第二 CTLE電路204。第二 CTLE電路204可以向判決反饋均衡器(DFE)電路206提供它的輸出信號。DFE電路206是非線性均衡電路，該電路使用與先前發(fā)射的數(shù)據(jù)位的邏輯狀態(tài)有關(guān)的反饋以便判決當前數(shù)據(jù)位的邏輯狀態(tài)?？梢岳肈FE電路206的各種實施例。例如,在一個實施例中，可以如在通過整體引用將其公開內(nèi)容結(jié)合于此的于2010年4月13日向王等人授予的第7，697，603號美國專利中描述的那樣實施DFE電路206。在另一實施例中，可以用與如在 Sameh A.1brahim 和 Behzad Razavi 在 Digest of TechnicalPapers, IEEEInternational Solid-State Circuits Conference (ISSCC) 2010 年 2 月第170-171 頁中發(fā)表的“A 20Gb/s 40mff Equalizer in 90nm CMOSTechnology”中公開方式相似的方式實施DFE電路206。在其它實施例中，可以用其它常規(guī)設(shè)計實施DFE電路206。第二信號路徑在圖中的頂部上被示出并且可以包括串聯(lián)的一個或者多個模擬均衡器電路。如圖2中所示，第二信號路徑包括一系列N個CTLE電路(208-1至208-N)，其中N至少為一。在一個實施例中，每個CTLE電路208-n可以是可變CTLE電路。下文關(guān)于圖4描述可變CTLE電路的一個實施例。其它實施例也可以包括串聯(lián)的可變CTLE電路和不可變CTLE電路(例如，如圖3中所示)。可以向路徑選擇器電路210的第一輸入⑴提供第一信號路徑的DFE電路206的輸出，并且可以向路徑選擇器電路210的第二輸入(0)提供第二信號路徑的最后CTLE電路208-N的輸出。路徑選擇器電路210可以被配置成從第一輸入或者第二輸入選擇“經(jīng)均衡的”串行數(shù)據(jù)信號。下文關(guān)于圖5描述路徑選擇器電路210的一個實施例。圖3描繪了根據(jù)本發(fā)明的實施例的CTLE電路300。如所示，CTLE電路300可以包括兩個漏極電阻器Rdl和Rd2、晶體管Ml和M2、源極電阻器Rs、源極電容器Cs以及兩個源級電流宿Isl和Is2。漏極電阻器Rdl可以連接于晶體管Ml的漏極與電壓源Vdd之間，并且漏極電阻器Rd2可以連接于晶體管M2的漏極與電壓源Vdd之間。電流宿Isl可以連接于晶體管Ml的源極與接地之間，并且電流宿Is2可以連接于晶體管M2的源極與接地之間。向晶體管Ml和M2的柵極提供差分輸入信號Vin，并且在兩個輸出節(jié)點生成差分輸出信號Vout，其中第一輸出節(jié)點在晶體管Ml的漏極與漏極電阻器Rdl之間，而第二輸出節(jié)點在晶體管M2的漏極與漏極電阻器Rd2之間。源極電容器Cs和源極電阻器Rs可以用并聯(lián)方式連接于兩個晶體管Ml與M2的源極之間。源極電容器Cs充當峰化電容器，該峰化電容器可以用來調(diào)整在諧振頻率產(chǎn)生的增益量。源極電阻器Rs充當源極退化電阻器，該源極退化可以用來調(diào)整CTLE電路300的低頻增益。圖4描繪了根據(jù)本發(fā)明的實施例的可變CTLE電路400。圖4的可變CTLE電路400與圖3的CTLE電路300相似。不同之處在于，在可變CTLE電路400中，源極電容器是可變電容器Cv，并且源極電阻器是可變電阻器Rv?？勺冸娙萜鰿v和可變電阻器Rv出于均衡目的而支持調(diào)整電路400的頻率和增益特性。圖5描繪了根據(jù)本發(fā)明的實施例的路徑選擇器電路210。如所示，路徑選擇器電路210可以包括兩個電阻器Rdl和Rd2、第一對晶體管Ml和M2、第二對晶體管M3和M4以及兩個電流宿IsO和Isl。電阻器Rdl可以連接于電壓源Vdd與晶體管Ml的漏極之間并且也連接于電壓源Vdd與晶體管M3的漏極之間。電阻器Rd2可以連接于電壓源Vdd與晶體管M2的漏極之間并且也連接于電壓源Vdd與晶體管M4的漏極之間。電流宿IsO可以連接于晶體管Ml的源極與接地之間并且也連接于晶體管M2的源極與接地之間。電流宿Isl可以連接于晶體管M3的源極與接地之間并且也連接于晶體管M4的源極與接地之間?？梢韵虻谝粚w管Ml和M2的柵極提供第一差分輸入信號VinO,并且可以向第二對晶體管M3和M4的柵極提供第二差分輸入信號Vinl。在兩個輸出節(jié)點生成差分輸出信號Vout。第一輸出節(jié)點在電阻器Rdl與晶體管Ml的漏極之間并且也在電阻器Rdl與晶體管M3的漏極之間。第二輸出節(jié)點在電阻器Rd2與晶體管M2的漏極之間并且也在電阻器Rd2與晶體管M4的漏極之間。為了選擇第一差分輸入信號VinO以驅(qū)動輸出信號Vout,接通第一電流宿IsO而關(guān)斷第二電流宿Isl。為了選擇第二差分輸入信號Vinl以驅(qū)動輸出信號Vout，接通第二電流宿Isl而關(guān)斷第一電流宿IsO。圖6是根據(jù)本發(fā)明的實施例的用于接收器均衡的方法600的流程圖。提供602具有多路徑接收器均衡器的集成電路。在一個實施例中，多路徑接收器可以如上文關(guān)于圖2描述的那樣具有兩個信號路徑。繼而可以配置(編程)604集成電路以將所選信號路徑用于接收器均衡。繼而可以使用所選信號路徑而又關(guān)斷去往非所選信號路徑的功率來對接收的信號執(zhí)行606均衡。參照上文關(guān)于圖2描述的均衡電路200，選擇圖2的底部上的第一路徑(具有CTLE204和DFE 206)可能由于DFE電路206的減少符號間干擾(ISI)而又對時鐘抖動的靈敏度更少的能力而在某些應(yīng)用中有利。然而，DFE電路206 —般需要相對大量的功率來操作。另一方面，選擇圖2的頂部上的第二路徑(具有一系列的CTLE電路208-1至208-N)可能在某些應(yīng)用中是足夠的并且可以有利地消耗比第一路徑更少的功率。通過去激活第一路徑的電路(關(guān)斷去往第一路徑的電路的功率)來實現(xiàn)消耗更少功率。因此，本公開內(nèi)容提供了一種可以有利地根據(jù)鏈路應(yīng)用來配置的用于接收器均衡的靈活架構(gòu)。例如，為了支持更遠程的應(yīng)用(比如25至28Gbps底板應(yīng)用)，可以選擇第一路徑(包括DFE)。另一方面，為了支持更短程的應(yīng)用(比如28Gbps芯片到芯片應(yīng)用)，可以選擇第二路徑(一系列CTLE)以便節(jié)約大量功率。在這一情況下，第二路徑的電路可以被配置成支持沒有AC升高的寬帶寬。也可以選擇第二路徑以支持更低速度的10_16Gbps應(yīng)用。在這一情況下，第二路徑的電路可以被配置成在更低頻率升高信號幅度(即在更低頻率提供AC升高)。圖7是可以包括本發(fā)明的方面的現(xiàn)場可編程門陣列(FPGA)IO的簡化部分框圖。應(yīng)當理解，本發(fā)明的實施例可以使用于諸多類型的集成電路(比如現(xiàn)場可編程門陣列(FPGA)、可編程邏輯器件(PLD)、復(fù)雜可編程邏輯器件(CPLD)、可編程邏輯陣列(PLA)、數(shù)字信號處理器(DSP)和專用集成電路(ASIC))中。FPGAlO在它的“核”內(nèi)包括由可變長度和速度的列和行互連導(dǎo)體的網(wǎng)絡(luò)互連的可編程邏輯陣列塊(或者LAB) 12的二維陣列。LAB12包括多個(例如，十個)邏輯元件(或者 LE)。LE是提供高效實施用戶限定的邏輯功能的可編程邏輯塊。FPGA具有可以配置成實施各種組合和依序功能的諸多邏輯元件。邏輯元件具有對可編程互連結(jié)構(gòu)的訪問?？删幊袒ミB結(jié)構(gòu)可以被編程為在幾乎任何所需配置中互連邏輯元件。FPGA 10也可以包括分布式存儲器結(jié)構(gòu)，該存儲器結(jié)構(gòu)包括在整個陣列內(nèi)提供的可變大小的隨機存取存儲器(RAM)塊。RAM塊例如包括塊14、塊16和塊18。這些存儲器塊也可以包括移位寄存器和FIFO緩沖器。
FPGA 10還可以包括數(shù)字信號處理(DSP)塊20，這些塊例如可以實施具有加法或者減法特征的乘法器。在這一示例中，位于芯片的外圍周圍的輸入/輸出元件(IOE) 22支持諸多單端和/或差分輸入/輸出標準。每個IOE 22耦合到FPGA 10的外部端子(即管腳)。收發(fā)器(TX/RX)信道陣列可以例如如所示布置，其中每個TX/RX信道電路30耦合到若干LAB。TX/RX信道電路30可以包括這里描述的接收器電路以及其它電路。將理解，這里僅出于例示性目的而描述FPGA 10，并且本發(fā)明可以實施于許多不同類型的PLD、FPGA和ASIC中。本發(fā)明也可以實施于具有FPGA作為若干部件之一的系統(tǒng)中。圖8示出了可以體現(xiàn)本發(fā)明的技術(shù)的示例性數(shù)字系統(tǒng)50的框圖。系統(tǒng)50可以是編程的數(shù)字計算機系統(tǒng)、數(shù)字信號處理系統(tǒng)、專門化的數(shù)字切換網(wǎng)絡(luò)或者其它處理系統(tǒng)。另外，可以設(shè)計這樣的系統(tǒng)以用于廣泛多種應(yīng)用，比如電信系統(tǒng)、汽車系統(tǒng)、控制系統(tǒng)、消費者電子設(shè)備、個人計算機、因特網(wǎng)通信和聯(lián)網(wǎng)以及其它應(yīng)用。另外，可以在單個板上、在多個板上或者在多個罩內(nèi)提供系統(tǒng)50。系統(tǒng)50包括由一個或者多個總線互連在一起的處理單元52、存儲器單元54和輸入/輸出(I/o)單元56。根據(jù)這一示例性實施例，F(xiàn)PGA 58嵌入于處理單元52中。FPGA 58可以服務(wù)于系統(tǒng)50內(nèi)的許多不同目的。FPGA 58例如可以是處理單元52的邏輯構(gòu)建塊，這些塊支持處理單元的內(nèi)部和外部操作。FPGA 58被編程為實施為了實現(xiàn)它在系統(tǒng)操作中的特定作用而必需的邏輯功能。FPGA 58可以具體地通過連接60耦合到存儲器54并且通過連接62耦合到I/O單元56。處理單元52可以將數(shù)據(jù)引向適當系統(tǒng)部件以用于處理或者存儲、執(zhí)行存儲于存儲器54中的程序、經(jīng)由I/O單元56接收和發(fā)射數(shù)據(jù)或者其它相似功能。處理單元52可以是中央處理單元(CPU)、微處理器、浮點協(xié)處理器、圖形協(xié)處理器、硬件控制器、微控制器、編程用作控制器、網(wǎng)絡(luò)控制器或者任何類型的處理器或者控制器的現(xiàn)場可編程門陣列。另外，在許多實施例中，經(jīng)常無需CPU。例如，替代CPU，一個或者多個FPGA 58可以控制系統(tǒng)的邏輯操作。作為另一示例，F(xiàn)PGA 58充當可以如需要的那樣被重新編程為處理特定計算任務(wù)的可重配置的處理器。備選地，F(xiàn)PGA 58可以本身包括嵌入式微處理器。存儲器單元54可以是隨機存取存儲器(RAM)、只讀存儲器(ROM)、固定或者靈活盤介質(zhì)、閃存、磁帶或者任何其它存儲裝置或者這些存儲裝置的組合。在上文描述中，給出了諸多具體細節(jié)以提供對本發(fā)明的實施例的透徹理解。然而，對本發(fā)明的所示實施例的上文描述并非旨在于窮舉本發(fā)明或者使本發(fā)明限于公開的精確形式。相關(guān)領(lǐng)域技術(shù)人員將認識到，可以在沒有具體細節(jié)中的一個或者多個細節(jié)的情況下或者用其它方法、部件等實現(xiàn)本發(fā)明。在其它實例中，未具體示出或者描述公知結(jié)構(gòu)或者操作以免模糊本發(fā)明的方面。盡管這里出于示例目的而描述了本發(fā)明的具體實施例和用于本發(fā)明的示例，但是如本領(lǐng)域技術(shù)人員將認識到的那樣，各種可能的等效修改在本發(fā)明的范圍內(nèi)?？梢园凑丈衔木唧w描述對本發(fā)明進行這些修改。
權(quán)利要求
1.一種用于數(shù)據(jù)鏈路的接收器電路，所述接收器電路包括: 第一信號路徑，包括第一均衡電路； 第二信號路徑，包括第二均衡電路；以及 路徑選擇器電路，配置成選擇所述第一信號路徑和所述第二信號路徑中的一個信號路徑。
2.根據(jù)權(quán)利要求1所述的接收器電路，其中所述第一信號路徑包括判決反饋均衡器電路。
3.根據(jù)權(quán)利要求2所述的接收器電路，其中所述第一信號路徑包括與所述判決反饋均衡器電路串聯(lián)的連續(xù)時間線性估計電路。
4.根據(jù)權(quán)利要求1所述的接收器電路，其中所述第二信號路徑包括至少一個模擬均衡器電路。
5.根據(jù)權(quán)利要求4所述的接收器電路，其中所述第二信號路徑包括可變連續(xù)時間線性估計電路。
6.根據(jù)權(quán)利要求5所述的接收器電路，其中所述可變連續(xù)時間線性估計電路被配置成針對頻率范圍升高信號幅度。
7.根據(jù)權(quán)利要求4所述的接收器電路，其中所述第二信號路徑包括一系列的連續(xù)時間線性估計電路，它們包括至少一個可變連續(xù)時間線性估計電路。
8.根據(jù)權(quán)利要求1所述的接收 器電路，其中所述接收器電路被配置成關(guān)斷去往非所選信號路徑的功率。
9.根據(jù)權(quán)利要求1所述的接收器電路，還包括: 第一模擬均衡器電路，用于接收數(shù)據(jù)信號并且用于向所述第一信號路徑和所述第二信號路徑輸出所述數(shù)據(jù)信號。
10.根據(jù)權(quán)利要求9所述的接收器電路，還包括: 緩沖器電路，用于向所述第一模擬均衡器電路提供所述數(shù)據(jù)信號；以及 時鐘數(shù)據(jù)恢復(fù)電路，用于從所述路徑選擇器電路接收經(jīng)均衡的數(shù)據(jù)信號。
11.一種集成電路，包括: 串行數(shù)據(jù)接收器，包括多個信號路徑，每個信號路徑包括至少一個均衡電路；以及 路徑選擇器電路，配置成選擇所述多個信號路徑中的一個信號路徑。
12.根據(jù)權(quán)利要求11所述的集成電路，其中第一信號路徑包括判決反饋均衡器電路，并且第二信號路徑包括至少一個模擬均衡器電路。
13.根據(jù)權(quán)利要求12所述的集成電路，其中所述第一信號路徑包括與所述判決反饋均衡器電路串聯(lián)的連續(xù)時間線性估計電路。
14.根據(jù)權(quán)利要求13所述的集成電路，其中所述第二信號路徑包括可變連續(xù)時間線性估計電路。
15.根據(jù)權(quán)利要求11所述的集成電路，其中所述串行數(shù)據(jù)接收器被配置成關(guān)斷去往非所選信號路徑的功率。
16.根據(jù)權(quán)利要求11所述的集成電路，其中所述集成電路包括現(xiàn)場可編程門陣列。
17.一種接收器均衡的方法，所述方法包括: 配置具有多路徑接收器均衡器的集成電路以將所選信號路徑用于接收器均衡；并且使用所述所選信號路徑對接收的數(shù)據(jù)執(zhí)行均衡。
18.根據(jù)權(quán)利要求17所述的方法，其中第一信號路徑包括判決反饋均衡電路。
19.根據(jù)權(quán)利要求18所述的方法，還包括: 如果未選擇所述第一信號路徑，則關(guān)斷去往所述判決反饋均衡電路的功率。
20.根據(jù)權(quán)利要求18所述的方法，其中第二信號路徑包括可變連續(xù)時間線性估計電路。
全文摘要
本發(fā)明總體上涉及靈活接收器架構(gòu)，其中，一個實施例涉及一種用于數(shù)據(jù)鏈路的接收器電路。該接收器電路至少包括第一信號路徑、第二信號路徑和路徑選擇器電路。第一信號路徑包括第一均衡電路，并且第二信號路徑包括第二均衡電路。路徑選擇器電路被配置成選擇第一信號路徑和第二信號路徑中的一個信號路徑。還公開了其它實施例和特征。
文檔編號H04L25/03GK103095618SQ20121044103
公開日2013年5月8日 申請日期2012年11月2日 優(yōu)先權(quán)日2011年11月4日
發(fā)明者丁瑋琦, S·舒馬拉耶夫, 李鵬, S·納拉揚 申請人:阿爾特拉公司