專利名稱：基于fpga的可實(shí)現(xiàn)干擾抵消與基站鎖定的系統(tǒng)及方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種實(shí)現(xiàn)基站鎖定的系統(tǒng)及方法，特別是基于FPGA的可實(shí)現(xiàn)干擾抵消與基站鎖定的系統(tǒng)及方法。
背景技術(shù)：
在數(shù)字無線直放站中，由于不能對接收信號進(jìn)行篩選而同時放大所有接收信號，會導(dǎo)致可能出現(xiàn)導(dǎo)頻污染，因此在通訊過程中，需要采用基站鎖定技術(shù)進(jìn)行基站鎖定。現(xiàn)有的方案主要是將上下行信號分開不同模塊平臺處理，且對應(yīng)CDMA2000、WCDMA、TD-SCDMA等 不同制式系統(tǒng)的直放站，需要開發(fā)不同的基站鎖定系統(tǒng)，生成成本高。

發(fā)明內(nèi)容
為了解決上述的技術(shù)問題，本發(fā)明提供了一種低成本的、可兼容多種系統(tǒng)制式的直放站的基于FPGA的可實(shí)現(xiàn)干擾抵消與基站鎖定的系統(tǒng)。本發(fā)明還提供了一種低成本的、可兼容多種系統(tǒng)制式的直放站的基于FPGA的可實(shí)現(xiàn)干擾抵消與基站鎖定的方法。本發(fā)明解決其技術(shù)問題所采用的技術(shù)方案是基于FPGA的可實(shí)現(xiàn)干擾抵消與基站鎖定的系統(tǒng)，包括第一低噪聲放大器、第二低噪聲放大器、用于協(xié)同實(shí)現(xiàn)干擾抵消及基站鎖定的第一 FPGA及第二 FPGA，所述第一低噪聲放大器的輸入端接下行輸入信號，所述第一低噪聲放大器的輸出端依次連接有第一濾波器、第一下變頻器及模數(shù)轉(zhuǎn)換器；所述第二低噪聲放大器的輸入端接上行輸入信號，所述第二低噪聲放大器的輸出端依次連接有第二濾波器及第二下變頻器，所述第二下變頻器的輸出端與模數(shù)轉(zhuǎn)換器連接;所述模數(shù)轉(zhuǎn)換器的第一輸出端與第二輸出端均通過第一 FPGA與第二 FPGA連接，所述第二 FPGA的輸出端分別連接有第一數(shù)模轉(zhuǎn)換器、第二數(shù)模轉(zhuǎn)換器及串行數(shù)模轉(zhuǎn)換器；所述第一數(shù)模轉(zhuǎn)換器的輸出端依次連接有第一 IQ調(diào)制器、第三濾波器及第一功放器，所述第二數(shù)模轉(zhuǎn)換器的輸出端依次連接有第二 IQ調(diào)制器、第四濾波器及第二功放器，所述串行數(shù)模轉(zhuǎn)換器的輸出端連接有壓控晶振。進(jìn)一步，還包括第一鎖相環(huán)及第二鎖相環(huán)，所述第一鎖相環(huán)的輸出端分別與第一下變頻器及第一 IQ調(diào)制器連接，所述第二鎖相環(huán)的輸出端分別與第二下變頻器及第二 IQ調(diào)制器連接。進(jìn)一步，還包括CPU，所述CPU的輸出端分別與模數(shù)轉(zhuǎn)換器、第一 FPGA、第二 FPGA、第一數(shù)模轉(zhuǎn)換器及第二數(shù)模轉(zhuǎn)換器連接。進(jìn)一步，所述第一低噪聲放大器的輸出端與第一濾波器的輸入端之間連接有第一自動增益控制電路，所述第二低噪聲放大器的輸出端與第二濾波器的輸入端之間連接有第二自動增益控制電路，所述第三濾波器的輸出端與第一功放器的輸入端之間連接有第三自動增益控制電路，所述第四濾波器的輸出端與第二功放器的輸入端之間連接有第四自動增益控制電路。進(jìn)一步，所述CPU的輸出端還分別與第一自動增益控制電路、第二自動增益控制電路、第三自動增益控制電路及第四自動增益控制電路連接。本發(fā)明解決其技術(shù)問題所采用的另一技術(shù)方案是基于FPGA的可實(shí)現(xiàn)干擾抵消與基站鎖定的方法，包括上行信號處理流程S11、接收上行輸入信號后對其依次進(jìn)行低噪聲放大、濾波、下變頻及模數(shù)轉(zhuǎn)換處理，得到上行數(shù)字輸入信號；S12、對上行數(shù)字輸入信號依次進(jìn)行數(shù)字下變頻、干擾抵消及自動電平控制處理后，再進(jìn)行數(shù)字上變頻，得到上行中頻信號；
S13、對上行中頻信號依次進(jìn)行數(shù)模轉(zhuǎn)換及IQ調(diào)制處理后，得到正交的上行模擬
信號;S14、將上行模擬信號依次進(jìn)行濾波及功率放大處理后發(fā)送出去；以及下行信號處理流程S21、接收下行輸入信號后對其依次進(jìn)行低噪聲放大、濾波、下變頻及模數(shù)轉(zhuǎn)換處理，得到下行數(shù)字輸入信號；S22、對下行數(shù)字輸入信號依次進(jìn)行數(shù)字下變頻、干擾抵消及自動電平控制處理后，再依次進(jìn)行基站鎖定處理及數(shù)字上變頻，得到下行中頻信號；S23、對下行中頻信號依次進(jìn)行數(shù)模轉(zhuǎn)換及IQ調(diào)制處理后，得到正交的下行模擬
信號;S24、將下行模擬信號依次進(jìn)行濾波及功率放大處理后發(fā)送出去；進(jìn)一步，所述步驟Sll,其具體為接收上行輸入信號后對其依次進(jìn)行低噪聲放大、自動增益控制、濾波、下變頻及模數(shù)轉(zhuǎn)換處理，得到上行數(shù)字輸入信號；所述步驟S14，其具體為將上行模擬信號依次進(jìn)行濾波、自動增益控制及功率放大處理后發(fā)送出去。進(jìn)一步，所述步驟S21，其具體為接收下行輸入信號后對其依次進(jìn)行低噪聲放大、自動增益控制、濾波、下變頻及模數(shù)轉(zhuǎn)換處理，得到下行數(shù)字輸入信號；所述步驟S24，其具體為將下行模擬信號依次進(jìn)行濾波、自動增益控制及功率放大處理后發(fā)送出去。進(jìn)一步，所述步驟S22中所述基站鎖定處理，包括頻偏校正過程、小區(qū)同步過程及導(dǎo)頻抵消流過程；所述頻偏校正過程包括S221、進(jìn)行頻偏估計(jì)，計(jì)算出頻偏量，并將頻偏量發(fā)送到串行DAC ；S222、串行DAC將該頻偏量轉(zhuǎn)化為電壓調(diào)整值，并將該電壓調(diào)整值發(fā)送到壓控晶振；S223、壓控晶振接收所述電壓調(diào)整值并根據(jù)該電壓調(diào)整值進(jìn)行頻率調(diào)整，完成頻偏校正。
進(jìn)一步，所述步驟S221中所述頻偏估計(jì)，采用以下公式/ = ^arg {4
k其中，f為頻偏估計(jì)值，k為移位寄存器長度，Z為相關(guān)值。本發(fā)明的有益效果是本發(fā)明的基于FPGA的可實(shí)現(xiàn)干擾抵消與基站鎖定的系統(tǒng)，可實(shí)現(xiàn)干擾抵消與基站鎖定功能，同時可解決因基站選址而導(dǎo)致的導(dǎo)頻污染問題，同時本系統(tǒng)可兼容處理上行信號及下行信號，實(shí)現(xiàn)方式簡單，減低了生產(chǎn)成本，而且只要改變本系統(tǒng)中的濾波器，即可兼容多種系統(tǒng)制式。本發(fā)明的另一有益效果是本發(fā)明的基于FPGA的可實(shí)現(xiàn)干擾抵消與基站鎖定的方法，可實(shí)現(xiàn)干擾抵消與基站鎖定，同時可解決因基站選址而導(dǎo)致的導(dǎo)頻污染問題，同時本方法可同時處理上行信號及下行信號，實(shí)現(xiàn)方式簡單，減低了生產(chǎn)成本，而且只要在實(shí)施過 程中改變?yōu)V波器，即可兼容多種系統(tǒng)制式。


下面結(jié)合附圖和實(shí)施例對本發(fā)明作進(jìn)一步說明。圖I是本發(fā)明的基于FPGA的可實(shí)現(xiàn)干擾抵消與基站鎖定的系統(tǒng)的結(jié)構(gòu)框圖；圖2是本發(fā)明基于FPGA的可實(shí)現(xiàn)干擾抵消與基站鎖定的系統(tǒng)的的實(shí)施例的結(jié)構(gòu)框圖；圖3是本發(fā)明的基于FPGA的可實(shí)現(xiàn)干擾抵消與基站鎖定的方法進(jìn)行頻偏估算過程中使用的分層相關(guān)器結(jié)構(gòu)；圖4是本發(fā)明的基于FPGA的可實(shí)現(xiàn)干擾抵消與基站鎖定的方法進(jìn)行頻偏校正過程中采用非連續(xù)組合方案計(jì)算時隙頭的方法示意圖；圖5是頻偏校正過程中在兩個連續(xù)的部分相關(guān)值間的相位變化示意圖；圖6是頻偏校正過程中采用時隙內(nèi)查分組合方案計(jì)算時隙頭的方法示意圖；圖7是頻偏校正過程中進(jìn)行頻偏細(xì)調(diào)的方法示意圖。
具體實(shí)施例方式為了便于下文的描述，首先給出以下名詞解釋ADC (Analog-to-Digital Converter):模數(shù)轉(zhuǎn)換器；DAC (Digital-to-Analog Converter):數(shù)模轉(zhuǎn)換器；DDC (Digital down converter):數(shù)字下變頻器；DUC (Digital Up Converter):數(shù)字上變頻器；LNA (Low-Noise Amplifier):低噪聲放大器；PA (Power Amplifier):功率放大器；AGC (Automatic Gain Control):自動增益控制；FPGA (Field Programmable Gate Array):現(xiàn)場可編程門陣列；ICS (Interference Cancellation System):干擾抵消系統(tǒng)；IQ (IN phase Orthogonal):同相正交；CPU (Central Processing Unit):中央處理器；ARM7 :英國ARM公司設(shè)計(jì)的主流嵌入式處理器，內(nèi)核是0. 9MIPS/MHz的三級流水線和馮 諾伊曼結(jié)構(gòu)。在附圖中，為了讓圖片更為簡潔，對低噪聲放大器、自動增益控制電路、數(shù)模轉(zhuǎn)換器及功率放大器，分別采用相應(yīng)的簡稱LNA、AGC電路、DAC及PA表示。參照圖1，本發(fā)明提供了一種基于FPGA的可實(shí)現(xiàn)干擾抵消與基站鎖定的系統(tǒng)，包括第一低噪聲放大器、第二低噪聲放大器、用于協(xié)同實(shí)現(xiàn)干擾抵消及基站鎖定的第一FPGA及第二 FPGA,所述第一低噪聲放大器的輸入端接下行輸入信號,所述第一低噪聲放大器的輸出端依次連接有第一濾波器、第一下變頻器及模數(shù)轉(zhuǎn)換器；所述第二低噪聲放大器的輸入端接上行輸入信號，所述第二低噪聲放大器的輸出端依次連接有第二濾波器及第二下變頻器，所述第二下變頻器的輸出端與模數(shù)轉(zhuǎn)換器連接;所述模數(shù)轉(zhuǎn)換器的第一輸出端與第二輸出端均通過第一 FPGA與第二 FPGA連接，所述第二 FPGA的輸出端分別連接有第一數(shù)模轉(zhuǎn)換器、第二數(shù)模轉(zhuǎn)換器及串行數(shù)模轉(zhuǎn)換器；所述第一數(shù)模轉(zhuǎn)換器的輸出端依次連接有第一 IQ調(diào)制器、第三濾波器及第一功放器，所述第二數(shù)模轉(zhuǎn)換器的輸出端依次連接有第二 IQ調(diào)制器、第四濾波器及第二功放器，所述串行數(shù)模轉(zhuǎn)換器的輸出端連接有壓控晶振。這里使用了兩個FPGA協(xié)同處理，完成干擾抵消及基站鎖定等處理，兩個FPGA之間存在81條數(shù)據(jù)線，在協(xié)同處理過程中通過此81條數(shù)據(jù)線進(jìn)行處理數(shù)據(jù)的相互傳遞，進(jìn)而實(shí)現(xiàn)FPGA資源的分配。圖I中，DL_in指下行輸入信號，UL_in指上行輸入信號，DL_out指下行輸出信號，UL_out指上行輸出信號。進(jìn)一步作為優(yōu)選的實(shí)施方式，參照圖2，還包括第一鎖相環(huán)及第二鎖相環(huán)，所述第一鎖相環(huán)的輸出端分別與第一下變頻器及第一 IQ調(diào)制器連接，所述第二鎖相環(huán)的輸出端分別與第二下變頻器及第二 IQ調(diào)制器連接。進(jìn)一步作為優(yōu)選的實(shí)施方式，還包括CPU，所述CPU的輸出端分別與模數(shù)轉(zhuǎn)換器、第一 FPGA、第二 FPGA、第一數(shù)模轉(zhuǎn)換器及第二數(shù)模轉(zhuǎn)換器連接。進(jìn)一步作為優(yōu)選的實(shí)施方式，所述第一低噪聲放大器的輸出端與第一濾波器的輸入端之間連接有第一自動增益控制電路，所述第二低噪聲放大器的輸出端與第二濾波器的輸入端之間連接有第二自動增益控制電路，所述第三濾波器的輸出端與第一功放器的輸入端之間連接有第三自動增益控制電路，所述第四濾波器的輸出端與第二功放器的輸入端之間連接有第四自動增益控制電路。進(jìn)一步作為優(yōu)選的實(shí)施方式，所述CPU的輸出端還分別與第一自動增益控制電路、第二自動增益控制電路、第三自動增益控制電路及第四自動增益控制電路連接。優(yōu)選的，所述CPU采用ARM7處理器。本發(fā)明還提供了一種基于FPGA的可實(shí)現(xiàn)干擾抵消與基站鎖定的方法，包括上行信號處理流程S11、接收上行輸入信號后對其依次進(jìn)行低噪聲放大、濾波、下變頻及模數(shù)轉(zhuǎn)換處理，得到上行數(shù)字輸入信號；S12、對上行數(shù)字輸入信號依次進(jìn)行數(shù)字下變頻、干擾抵消及自動電平控制處理后，再進(jìn)行數(shù)字上變頻，得到上行中頻信號；
S13、對上行中頻信號依次進(jìn)行數(shù)模轉(zhuǎn)換及IQ調(diào)制處理后，得到正交的上行模擬
信號;S14、將上行模擬信號依次進(jìn)行濾波及功率放大處理后發(fā)送出去；以及下行信號處理流程S21、接收下行輸入信號后對其依次進(jìn)行低噪聲放大、濾波、下變頻及模數(shù)轉(zhuǎn)換處理，得到下行數(shù)字輸入信號；S22、對下行數(shù)字輸入信號依次進(jìn)行數(shù)字下變頻、干擾抵消及自動電平控制處理后，再依次進(jìn)行基站鎖定處理及數(shù)字上變頻，得到下行中頻信號；S23、對下行中頻信號依次進(jìn)行數(shù)模轉(zhuǎn)換及IQ調(diào)制處理后，得到正交的下行模擬
信號;S24、將下行模擬信號依次進(jìn)行濾波及功率放大處理后發(fā)送出去；進(jìn)一步作為優(yōu)選的實(shí)施方式，所述步驟S11，其具體為接收上行輸入信號后對其依次進(jìn)行低噪聲放大、自動增益控制、濾波、下變頻及模數(shù)轉(zhuǎn)換處理，得到上行數(shù)字輸入信號；所述步驟S14，其具體為將上行模擬信號依次進(jìn)行濾波、自動增益控制及功率放大處理后發(fā)送出去。進(jìn)一步作為優(yōu)選的實(shí)施方式，所述步驟S21，其具體為接收下行輸入信號后對其依次進(jìn)行低噪聲放大、自動增益控制、濾波、下變頻及模數(shù)轉(zhuǎn)換處理，得到下行數(shù)字輸入信號；所述步驟S24，其具體為將下行模擬信號依次進(jìn)行濾波、自動增益控制及功率放大處理后發(fā)送出去。進(jìn)一步作為優(yōu)選的實(shí)施方式，所述步驟S22中所述基站鎖定處理，包括頻偏校正過程、小區(qū)同步過程及導(dǎo)頻抵消流過程；所述頻偏校正過程包括S221、進(jìn)行頻偏估計(jì)，計(jì)算出頻偏量，并將頻偏量發(fā)送到串行DAC ；S222、串行DAC將該頻偏量轉(zhuǎn)化為電壓調(diào)整值，并將該電壓調(diào)整值發(fā)送到壓控晶振；S223、壓控晶振接收所述電壓調(diào)整值并根據(jù)該電壓調(diào)整值進(jìn)行頻率調(diào)整，完成頻偏校正。進(jìn)一步作為優(yōu)選的實(shí)施方式，所述步驟S221中所述頻偏估計(jì)，采用以下公式f = jsxg{z)
k其中，f為頻偏估計(jì)值，k為移位寄存器長度，Z為相關(guān)值。系統(tǒng)頻偏的大小不僅僅影響到了小區(qū)同步的穩(wěn)定，同時也影響著導(dǎo)頻抵消的實(shí)現(xiàn)。本系統(tǒng)采用的壓控晶振為帶壓控引腳的晶振，當(dāng)有電壓值作用于壓控引腳時，晶振將根據(jù)該電壓值改變系統(tǒng)頻率，即進(jìn)行頻率調(diào)整,從而完成頻偏校正。頻偏校正是利用接收信號，這里指下行輸入信號，與本地主同步碼和本地?cái)_碼的相關(guān)性，提取出頻偏的信息，從而改變系統(tǒng)晶振的頻率，減少頻偏。針對不同系統(tǒng)制式的信號，如WCDMA、CDMA200以及GSM信號等，頻偏估計(jì)方法也稍有差異，這里提供WCDMA信號的頻偏估計(jì)方法
首先，進(jìn)行頻率粗調(diào)，使用與主同步碼的相關(guān)運(yùn)算，假設(shè)接收信號為r[i]，采樣時亥IJ為t=iT。，Tc為WCDMA的碼片長度，r[i]可以表示為r[i] = ^P[i]/2a[i]ej0]i]Cpsch[i -々]十 </]其中，P[i]是主同步碼的功率，a [i]是由于信道衰落產(chǎn)生的增益變化，0 [i]是由于信道和壓控晶振之間的頻率差而產(chǎn)生的相位畸變，Cpsch[i]為減小匹配濾波器復(fù)雜度而設(shè)計(jì)的主同步碼，kT。是由于信道和接收濾波器產(chǎn)生的延時，n[i]包括小區(qū)內(nèi)干擾，小區(qū)間干擾和終端噪聲。主同步碼只在一幀10個時隙中的第一個時隙中傳輸，P[i]可以以2560為周期，其表達(dá)式為
權(quán)利要求
1.基于FPGA的可實(shí)現(xiàn)干擾抵消與基站鎖定的系統(tǒng)，其特征在于，包括第一低噪聲放大器、第二低噪聲放大器、用于協(xié)同實(shí)現(xiàn)干擾抵消及基站鎖定的第一 FPGA及第二 FPGA，所述第一低噪聲放大器的輸出端依次連接有第一濾波器、第一下變頻器及模數(shù)轉(zhuǎn)換器；所述第二低噪聲放大器的輸出端依次連接有第二濾波器及第二下變頻器，所述第二下變頻器的輸出端與模數(shù)轉(zhuǎn)換器連接；所述模數(shù)轉(zhuǎn)換器的第一輸出端與第二輸出端均通過第一 FPGA與第二 FPGA連接，所述第二 FPGA的輸出端分別連接有第一數(shù)模轉(zhuǎn)換器、第二數(shù)模轉(zhuǎn)換器及串行數(shù)模轉(zhuǎn)換器；所述第一數(shù)模轉(zhuǎn)換器的輸出端依次連接有第一 IQ調(diào)制器、第三濾波器及第一功放器， 所述第二數(shù)模轉(zhuǎn)換器的輸出端依次連接有第二 IQ調(diào)制器、第四濾波器及第二功放器，所述串行數(shù)模轉(zhuǎn)換器的輸出端連接有壓控晶振。
2.根據(jù)權(quán)利要求I所述的基于FPGA的可實(shí)現(xiàn)干擾抵消與基站鎖定的系統(tǒng)，其特征在于還包括第一鎖相環(huán)及第二鎖相環(huán)，所述第一鎖相環(huán)的輸出端分別與第一下變頻器及第一IQ調(diào)制器連接，所述第二鎖相環(huán)的輸出端分別與第二下變頻器及第二 IQ調(diào)制器連接。
3.根據(jù)權(quán)利要求2所述的基于FPGA的可實(shí)現(xiàn)干擾抵消與基站鎖定的系統(tǒng)，其特征在于還包括CPU，所述CPU的輸出端分別與模數(shù)轉(zhuǎn)換器、第一 FPGA、第二 FPGA、第一數(shù)模轉(zhuǎn)換器及第二數(shù)模轉(zhuǎn)換器連接。
4.根據(jù)權(quán)利要求3所述的基于FPGA的可實(shí)現(xiàn)干擾抵消與基站鎖定的系統(tǒng)，其特征在于所述第一低噪聲放大器的輸出端與第一濾波器的輸入端之間連接有第一自動增益控制電路，所述第二低噪聲放大器的輸出端與第二濾波器的輸入端之間連接有第二自動增益控制電路，所述第三濾波器的輸出端與第一功放器的輸入端之間連接有第三自動增益控制電路，所述第四濾波器的輸出端與第二功放器的輸入端之間連接有第四自動增益控制電路。
5.根據(jù)權(quán)利要求4所述的基于FPGA的可實(shí)現(xiàn)干擾抵消與基站鎖定的系統(tǒng)，其特征在于所述CPU的輸出端還分別與第一自動增益控制電路、第二自動增益控制電路、第三自動增益控制電路及第四自動增益控制電路連接。
6.基于FPGA的可實(shí)現(xiàn)干擾抵消與基站鎖定的方法，其特征在于，包括上行信號處理流程·511、接收上行輸入信號后對其依次進(jìn)行低噪聲放大、濾波、下變頻及模數(shù)轉(zhuǎn)換處理，得到上行數(shù)字輸入信號；·512、對上行數(shù)字輸入信號依次進(jìn)行數(shù)字下變頻、干擾抵消及自動電平控制處理后，再進(jìn)行數(shù)字上變頻，得到上行中頻信號；·513、對上行中頻信號依次進(jìn)行數(shù)模轉(zhuǎn)換及IQ調(diào)制處理后，得到正交的上行模擬信號；·514、將上行模擬信號依次進(jìn)行濾波及功率放大處理后發(fā)送出去；以及下行信號處理流程·521、接收下行輸入信號后對其依次進(jìn)行低噪聲放大、濾波、下變頻及模數(shù)轉(zhuǎn)換處理，得到下行數(shù)字輸入信號；·522、對下行數(shù)字輸入信號依次進(jìn)行數(shù)字下變頻、干擾抵消及自動電平控制處理后，再依次進(jìn)行基站鎖定處理及數(shù)字上變頻，得到下行中頻信號；·523、對下行中頻信號依次進(jìn)行數(shù)模轉(zhuǎn)換及IQ調(diào)制處理后，得到正交的下行模擬信號；·524、將下行模擬信號依次進(jìn)行濾波及功率放大處理后發(fā)送出去。
7.根據(jù)權(quán)利要求6所述的基于FPGA的可實(shí)現(xiàn)干擾抵消與基站鎖定的方法，其特征在于所述步驟Sll，其具體為接收上行輸入信號后對其依次進(jìn)行低噪聲放大、自動增益控制、濾波、下變頻及模數(shù)轉(zhuǎn)換處理，得到上行數(shù)字輸入信號；所述步驟S14，其具體為將上行模擬信號依次進(jìn)行濾波、自動增益控制及功率放大處理后發(fā)送出去。
8.根據(jù)權(quán)利要求6所述的基于FPGA的可實(shí)現(xiàn)干擾抵消與基站鎖定的方法，其特征在于所述步驟S21，其具體為接收下行輸入信號后對其依次進(jìn)行低噪聲放大、自動增益控制、濾波、下變頻及模數(shù)轉(zhuǎn)換處理，得到下行數(shù)字輸入信號；所述步驟S24，其具體為將下行模擬信號依次進(jìn)行濾波、自動增益控制及功率放大處理后發(fā)送出去。
9.根據(jù)權(quán)利要求6所述的基于FPGA的可實(shí)現(xiàn)干擾抵消與基站鎖定的方法，其特征在于，所述步驟S22中所述基站鎖定處理，包括頻偏校正過程、小區(qū)同步過程及導(dǎo)頻抵消流過程;所述頻偏校正過程包括5221、進(jìn)行頻偏估計(jì)，計(jì)算出頻偏量，并將頻偏量發(fā)送到串行DAC;5222、串行DAC將該頻偏量轉(zhuǎn)化為電壓調(diào)整值，并將該電壓調(diào)整值發(fā)送到壓控晶振；5223、壓控晶振接收所述電壓調(diào)整值并根據(jù)該電壓調(diào)整值進(jìn)行頻率調(diào)整，完成頻偏校正。
10.根據(jù)權(quán)利要求9所述的基于FPGA的可實(shí)現(xiàn)干擾抵消與基站鎖定的方法，其特征在于，所述步驟S221中所述頻偏估計(jì)，采用以下公式I/ = Jar^frS k其中，f為頻偏估計(jì)值，k為移位寄存器長度，Z為相關(guān)值。
全文摘要
本發(fā)明公開了基于FPGA的可實(shí)現(xiàn)干擾抵消與基站鎖定的系統(tǒng)及方法，該系統(tǒng)第一低噪聲放大器的輸出端依次連接有第一濾波器、第一下變頻器及模數(shù)轉(zhuǎn)換器；第二低噪聲放大器的輸出端依次連接有第二濾波器及第二下變頻器，第二下變頻器的輸出端與模數(shù)轉(zhuǎn)換器連接；模數(shù)轉(zhuǎn)換器的第一輸出端與第二輸出端均通過第一FPGA與第二FPGA連接，第二FPGA的輸出端分別連接有第一DAC、第二DAC及串行數(shù)模轉(zhuǎn)換器；第一DAC的輸出端依次連接有第一IQ調(diào)制器、第三濾波器及第一功放器，第二DAC的輸出端依次連接有第二IQ調(diào)制器、第四濾波器及第二功放器，串行數(shù)模轉(zhuǎn)換器的輸出端連接有壓控晶振。本發(fā)明實(shí)現(xiàn)方式簡單、成本低、可兼容多種系統(tǒng)制式，可廣泛應(yīng)用于通信行業(yè)中。
文檔編號H04W88/10GK102984105SQ20121046005
公開日2013年3月20日 申請日期2012年11月15日 優(yōu)先權(quán)日2012年11月15日
發(fā)明者郝祿國, 楊建坡, 曾文彬, 余嘉池, 鄭喜平 申請人:奧維通信股份有限公司