專利名稱：一種16:66路信號變換及并行同步檢測方法
技術(shù)領(lǐng)域：
本發(fā)明涉及通信技術(shù)領(lǐng)域，特別涉及一種16:66路信號變換及并行同步檢測方法。
背景技術(shù)：
隨著高寬帶業(yè)務(wù)的出現(xiàn)，用戶對于接入帶寬的需求逐漸增加，推動(dòng)了傳統(tǒng)PON技術(shù)向下一代PON技術(shù)的發(fā)展。IOG EPON是一種能提供lOGb/s超大帶寬的無源光網(wǎng)絡(luò)。它基于萬兆以太網(wǎng)技術(shù)和無源光網(wǎng)絡(luò)技術(shù)，采用點(diǎn)到多點(diǎn)的邏輯拓?fù)浣Y(jié)構(gòu)，通過單纖雙向的光纖作為傳輸媒質(zhì)，實(shí)現(xiàn)了局端和用戶端的超寬帶光纖接入。從2005年開始，IEEE開始進(jìn)行IOG EPON技術(shù)的研究和標(biāo)準(zhǔn)化工作，并取得突破進(jìn)展；2009年9月，標(biāo)準(zhǔn)正式發(fā)布(標(biāo)準(zhǔn)號為IEEE802. 3av)。萬兆以太網(wǎng)物理層IOG BASE-RPHY包括物理編碼子層(PCS)、物理媒質(zhì)連接子層(PMA)、物理媒質(zhì)相關(guān)子層(PMD)。電路實(shí)現(xiàn)時(shí)，PCS層又分成了發(fā)送電路和接收電路。按照協(xié)議IEEE802. 3ae標(biāo)準(zhǔn)，PCS層發(fā)送電路分為空閑塊刪除(Idle Deletion)、64B/66B 編碼電路(Encode)、擾碼(Scramble)、FEC 編碼器(FEC Encoder)和變速箱(Gearbox)模塊。解碼過程是編碼過程的逆過程，電路實(shí)現(xiàn)上分為同步(Synchronizer)、FEC解碼器(FEC Decoder)、解擾器(Descrambler)、64B/66B解碼電路(Decode)和空閑塊插入(Idle Insertion)模塊。在10G EPON發(fā)送端PCS層，Gearbox模塊將編碼之后的66bit寬度數(shù)據(jù)變換為16bit寬度數(shù)據(jù)，通過16bit寬度的XSBI接口傳遞給PMA層；在接收端是一個(gè)相反的過程，16bit寬度數(shù)據(jù)通過XSBI接口傳遞給PCS層，通過16:66bit速率變換和高速同步檢測，得到66bit寬度的有效數(shù)據(jù)進(jìn)入FEC解碼模塊，然后進(jìn)入后續(xù)的處理過程。PCS層要求對速率進(jìn)`行高速匹配操作，即將16路644. 53Mbit/s的數(shù)據(jù)變?yōu)?6路156. 25Mbit/s的輸出信號，并且要對66路的數(shù)據(jù)進(jìn)行高速同步。具體電路的設(shè)計(jì)可以基于FPGA來實(shí)現(xiàn)，標(biāo)準(zhǔn)中并沒有規(guī)定使用的器件類型。

發(fā)明內(nèi)容
(一)要解決的技術(shù)問題本發(fā)明要解決的技術(shù)問題是如何提供一種16:66路信號變換及并行同步檢測方法，以解決硬件高頻時(shí)鐘電路的不穩(wěn)定以及時(shí)鐘漂移等不確定因素造成的收發(fā)器輸出數(shù)據(jù)時(shí)序上的不同步的問題。(二)技術(shù)方案為解決上述技術(shù)問題，本發(fā)明提供了一種16:66路信號變換及并行同步檢測方法，其特征是，該方法包括以下步驟S1:將發(fā)送端發(fā)送的16路信號經(jīng)接收端轉(zhuǎn)換為同步的32路信號；S2 :將32路信號轉(zhuǎn)換為66路信號。所述步驟SI具體為
Sll :將發(fā)送端發(fā)送的16路信號發(fā)送到接收端的16個(gè)收發(fā)器中；S12 :將所述16個(gè)收發(fā)器輸出的數(shù)據(jù)進(jìn)行緩存和移位操作；S13 :檢測所述緩存和移位操作后的16路信號中的主通道同步序列，通過所述同步序列找到主通道和從通道，標(biāo)記所述主通道的有效指示信號和主通道有效信號時(shí)刻，根據(jù)所述主通道的有效指示信號將主通道的有效數(shù)據(jù)進(jìn)行緩存；S14:通過所述主通道的有效指示信號檢測從通道同步序列，進(jìn)而得到從通道的有效指示信號和從通道有效信號時(shí)刻，根據(jù)所述從通道的有效指示信號將從通道的有效信號進(jìn)行緩存，標(biāo)記所述主通道有效信號時(shí)刻和所述從通道有效信號時(shí)刻之間的時(shí)間段為主從周期；S15:根據(jù)所述主從周期對主通道的有效信號和從通道的有效信號進(jìn)行排序，得到同步后的有效彳目號序列；S16 :接收端每個(gè)周期輸出2個(gè)bit的有效信號序列，實(shí)現(xiàn)16路信號轉(zhuǎn)換為同步的32路信號。所述緩存和移位操作具體為每個(gè)所述收發(fā)器每個(gè)周期向16個(gè)緩存器分別輸出2個(gè)bit信號，所述緩存器每個(gè)周期整體向右移動(dòng)2個(gè)bit。所述緩存器的容量為50bit。所述發(fā)送端發(fā)送的16路信號的速度為644. 53Mbit/s。所 述收發(fā)器的線速度為5. 15625Gbit/s。(三)有益效果本發(fā)明通過主通道同步序列和從通道同步序列分別對主通道的有效信號和從通道的有效信號進(jìn)行定位，從而確定了信號的有效數(shù)據(jù)的起始通道，并按照主從周期對主通道有效信號和從通道有效信號進(jìn)行排序，使得在接收端的信號和發(fā)送端發(fā)送的信號達(dá)到了完全同步，避免了由于硬件高頻時(shí)鐘電路的不穩(wěn)定及時(shí)鐘漂移造成的信號不同步；實(shí)現(xiàn)了16:66路信號的快速同步變換。


圖1是16:66路變換整體的結(jié)構(gòu)圖；圖2是32:66路變換過程圖；圖3是將收發(fā)器輸出數(shù)據(jù)進(jìn)行緩存移位圖；圖4是檢測到主通道以及各從通道檢測到sync2的指示信號變化圖；圖5是各個(gè)收發(fā)器輸出有效數(shù)據(jù)鎖定圖。
具體實(shí)施例方式下面結(jié)合附圖和實(shí)施例，對本發(fā)明的具體實(shí)施方式
作進(jìn)一步詳細(xì)描述。以下實(shí)施例用于說明本發(fā)明，但不用來限制本發(fā)明的范圍。為了解決硬件高頻時(shí)鐘電路的不穩(wěn)定以及時(shí)鐘漂移等不確定因素造成的16個(gè)收發(fā)器輸出數(shù)據(jù)時(shí)序上的不同步、有效數(shù)據(jù)起始位置進(jìn)入到哪個(gè)收發(fā)器的不確定性以及每個(gè)收發(fā)器輸出數(shù)據(jù)起始位置的不確定性的問題，本發(fā)明提供了利用收發(fā)器對接收數(shù)據(jù)進(jìn)行八倍采樣處理，利用RX端的1:16路串并變換功能，以及給主通道和從通道設(shè)置不同的同步頭并獨(dú)立檢測，最后利用FIFO進(jìn)行32:66路變換這樣一個(gè)整體的方案。本發(fā)明的步驟為S1:將發(fā)送端發(fā)送的16路信號經(jīng)接收端轉(zhuǎn)換為同步的32路信號；發(fā)送端發(fā)送的16路信號的速度為644. 53Mbit/s ;收發(fā)器的線速度為5. 15625Gbit/s ；Sll :將發(fā)送端發(fā)送的16路信號發(fā)送到接收端的16個(gè)收發(fā)器中；S12 :將所述16個(gè)收發(fā)器輸出的數(shù)據(jù)進(jìn)行緩存和移位操作；每個(gè)所述收發(fā)器每個(gè)周期向16個(gè)緩存器分別輸出2個(gè)bit信號，所述緩存器每個(gè)周期整體向右移動(dòng)2個(gè)bit ;所述緩存器的容量為50bit ；S13 :檢測所述緩存和移位操作后的16路信號中的主通道同步序列，通過所述同步序列找到主通道和從通道，標(biāo)記所述主通道的有效指示信號和主通道有效信號時(shí)刻，根據(jù)所述主通道的有效指示信號將主通道的有效數(shù)據(jù)進(jìn)行緩存；S14:通過所述主通道的有效指示信號檢測從通道同步序列，進(jìn)而得到從通道的有效指示信號和從通道有效信號時(shí)刻，根據(jù)所述從通道的有效指示信號將從通道的有效信號進(jìn)行緩存，標(biāo)記所述主通道有效信號時(shí)刻和所述從通道有效信號時(shí)刻之間的時(shí)間段為主從周期；S15 :根據(jù)所述主從周期對主通道的有效信號和從通道的有效信號進(jìn)行排序，得到同步后的有效彳目號序列；S16 :接收端每個(gè)周期輸出2個(gè)bit的有效信號序列，實(shí)現(xiàn)16路信號轉(zhuǎn)換為同步的32路信號；

S2 :將32路信號轉(zhuǎn)換為66路信號。本發(fā)明的一個(gè)實(shí)施例如下利用Xilinx 公司 Virtex5 系列 XC5VFX100T 中有 16 個(gè) GTXtransceiver,每個(gè)收發(fā)器能夠支持的速率高達(dá)6. 5Gbit/s，通過合理的設(shè)計(jì)來實(shí)現(xiàn)本發(fā)明。一、16:66路高速變速箱設(shè)計(jì)可以將gearbox的設(shè)計(jì)分為兩步,第一進(jìn)行16:32路變換,采用的是收發(fā)器1:16路串并變換功能；第二 進(jìn)行32:66路變換，采用FIFO進(jìn)行乒乓操作。見圖1。首先，從發(fā)送端發(fā)送的數(shù)據(jù)是16路644. 53Mbit/s的信號，在接收端，將這16路信號分別連接到16個(gè)收發(fā)器上，設(shè)置每個(gè)收發(fā)器的線速率為5. 15625Gbit/s，并且每個(gè)收發(fā)器進(jìn)行1:16路變換。收發(fā)器對輸入的數(shù)據(jù)進(jìn)行八倍采樣，原來的‘ I’變?yōu)椤?11111111”，‘ O ’變?yōu)椤?0000000”。因此，對于串并變換之后的16路數(shù)據(jù)，應(yīng)該每八個(gè)bit取一位(比如圖1中所示的第2位和第10位)，并按高低順序排列轉(zhuǎn)換成32路信號。1:16路變換是收發(fā)器的功能，Virtex5XC5VFX100T中有16個(gè)收發(fā)器，每個(gè)收發(fā)器有RX端和TX端，其中RX端有串并變換的功能，可以進(jìn)行1:8、1:16、1:32變換；RX端有并串變換的功能，可以進(jìn)行8:1、16:1、32:1變換。在此采用RX的1:16路變換功能。從發(fā)送端發(fā)送的數(shù)據(jù)是16路644. 53Mbit/s的信號，單個(gè)收發(fā)器接口速率設(shè)置為5. 15625Gbit/s，相當(dāng)于對接收信號的每一個(gè)比特采樣了 8次。每一個(gè)收發(fā)器都進(jìn)行1:16路變換，即每個(gè)收發(fā)器接收2bit的數(shù)據(jù)就會輸出16bit的數(shù)據(jù)，在沒有無效數(shù)據(jù)‘0’輸出的前提下，這16bit的數(shù)據(jù)前8位是一樣的，是對接收數(shù)據(jù)第一個(gè)bit的八次重復(fù)，后8位也是一樣的，是對接收數(shù)據(jù)第二個(gè)bit的八次重復(fù)。在接收端接收的16路數(shù)據(jù)是有聞低順序的,所謂聞低順序是指聞低位,在一路串行數(shù)據(jù)中，先發(fā)送的數(shù)據(jù)是高位，后發(fā)送的數(shù)據(jù)是低位。lOGbit/s的串行數(shù)據(jù)由Serdes(串行器/解串器)按照高低位順序變換成16路644. 53Mbit/s的數(shù)據(jù)，分別進(jìn)入16個(gè)收發(fā)器，比如先發(fā)送的第I個(gè)bit進(jìn)入到了第二個(gè)收發(fā)器，那么緊接著的第2個(gè)bit進(jìn)入第三個(gè)收發(fā)器，依次類推，第16個(gè)bit進(jìn)入第一個(gè)收發(fā)器，第17個(gè)bit進(jìn)入第二個(gè)收發(fā)器，第18個(gè)bit進(jìn)入第三個(gè)收發(fā)器，第32個(gè)bit進(jìn)入第一個(gè)收發(fā)器，循環(huán)往復(fù)。上個(gè)問題說到，每個(gè)收發(fā)器輸出16bit，實(shí)際上含有2個(gè)bit的接收數(shù)據(jù)，因?yàn)槊?位是重復(fù)的，16個(gè)收發(fā)器共輸出16*16bit數(shù)據(jù)，實(shí)際上含有16*16/8=32個(gè)接收數(shù)據(jù)。而這32bit的數(shù)據(jù)是由高低位的，按照上面的例子，第二個(gè)收發(fā)器輸出的16bit數(shù)據(jù)，前8位代表一個(gè)相同的bit，是最高位，第三個(gè)收發(fā)器輸出的16bit數(shù)據(jù)，前8位代表一個(gè)相同的bit，是第二位，依次類推，第二個(gè)收發(fā)器輸出的16bit數(shù)據(jù)，后8位代表一個(gè)相同的bit，是第17位，第一個(gè)收發(fā)器輸出的16bit數(shù)據(jù)，后8位代表一個(gè)相同的bit，是第32位，因此按高地位順序組成了 32bit的數(shù)據(jù)，速率為 644. 53/2=322. 265Mbit/s。接下來需要再進(jìn)行32:66路的變換。在FIFO設(shè)計(jì)中，采用乒乓操作，即開辟兩塊數(shù)據(jù)緩存區(qū)，每塊緩沖區(qū)的容量為1056bit，數(shù)據(jù)完全存入和完全讀取需要33個(gè)寫周期和16個(gè)讀周期。能夠在同一時(shí)間完全存滿并讀空，緩存器需要最小的容量為1056bit。如圖2，假定兩塊數(shù)據(jù)緩存區(qū)分別為RO和Rl，分別配置指示指針PO和Pl。假定在第N輪的33個(gè)寫周期內(nèi)，數(shù)據(jù)將存入R0，PO在前32個(gè)周期內(nèi)為‘0’，在第33個(gè)周期寫滿時(shí)，跳變?yōu)椤甀’，準(zhǔn)備轉(zhuǎn)入對Rl的寫操作，在這一輪對RO進(jìn)行數(shù)據(jù)存入的同時(shí)，對Rl進(jìn)行數(shù)據(jù)讀取操作，即16個(gè)讀周期內(nèi)，將之前存入Rl的數(shù)據(jù)全部讀空，Pl在前15個(gè)周期內(nèi)為‘I’，在第16個(gè)周期讀空時(shí)，跳變?yōu)椤?’，準(zhǔn)備對RO進(jìn)行數(shù)據(jù)讀取操作。那么在第N+1輪時(shí)，將對RO進(jìn)行讀操作，而對Rl進(jìn)行寫操作，如此往復(fù)。需要注意的是，由于讀和寫的速率不同，因而需要采用兩個(gè)指針分別在讀時(shí)鐘域和寫時(shí)鐘域進(jìn)行寄存區(qū)的控制，即指針只是用于寄存區(qū)的選取。這樣，就能滿 足在同一段時(shí)間內(nèi)，數(shù)據(jù)既能完全寫入而不會發(fā)生覆蓋，又能滿足完全讀出而不會發(fā)生丟失。為了能夠降低亞穩(wěn)態(tài)發(fā)生的概率，得到穩(wěn)定的數(shù)據(jù)輸出，可以在讀取時(shí)采用雙鎖存同步器設(shè)計(jì)。二、收發(fā)器高速同步設(shè)計(jì)在運(yùn)用GTX Transceiver進(jìn)行16:32路變換時(shí)，由于每個(gè)通道在收發(fā)器互連、時(shí)鐘再生和數(shù)據(jù)接收延遲上各不相同，會使輸出的數(shù)據(jù)產(chǎn)生“錯(cuò)位”的情況。Xilinx Virtex5系列Rocket I/O模塊的IP核提供了通道綁定預(yù)解決方案，經(jīng)過Rocket I/O內(nèi)部數(shù)據(jù)緩沖、通道預(yù)綁定處理、時(shí)鐘修正，各個(gè)通道理論上是可以進(jìn)行同步輸出的。但由于硬件高頻時(shí)鐘電路的不穩(wěn)定以及時(shí)鐘漂移等不確定因素，在實(shí)際工程應(yīng)用中還是會發(fā)生格式錯(cuò)位、通道之間不同步的現(xiàn)象。另外，接收端所接收到的16路數(shù)據(jù)分別進(jìn)入16個(gè)收發(fā)器，由于有效數(shù)據(jù)前會有一些無效數(shù)據(jù)O的填充，所以有效數(shù)據(jù)起始位置進(jìn)入哪個(gè)收發(fā)器也是不確定的。針對以上提出的收發(fā)器輸出數(shù)據(jù)不同步以及數(shù)據(jù)起始位置不確定兩個(gè)問題，提出了有效的解決方案。在接收端指定有效數(shù)據(jù)起始位置進(jìn)入的通道為主通道，其余通道都稱之為從通道。對主通道單獨(dú)設(shè)置一個(gè)特殊的序列，稱為sync I，對所有的從通道設(shè)置一個(gè)相同的序列，稱為sync2 (sync2與syncl不同)，這些序列都是在發(fā)送端發(fā)送數(shù)據(jù)流的時(shí)候加進(jìn)去的，統(tǒng)稱為同步序列(synchronic sequence)。無論主通道還是從通道,在輸出數(shù)據(jù)流時(shí)都可獨(dú)立地檢測同步序列，進(jìn)而鎖定本通道緩存中接收到有效數(shù)據(jù)的位置。具體實(shí)現(xiàn)方案如下設(shè)定主通道同步序列syncl〈= “00001111000011110000000011111111”，從通道同步序列 sync2〈= “00000000111111110000000011111111”。第一步在接收端，16個(gè)收發(fā)器分別將輸出的數(shù)據(jù)進(jìn)行緩存、移位。見圖3。每個(gè)收發(fā)器在一個(gè)周期輸出2個(gè)bit，分別進(jìn)入16個(gè)緩存器(每個(gè)緩存器的容量均為50bit)，每個(gè)周期整體向右移位2個(gè)bit。第二步對16路緩存的數(shù)據(jù)，獨(dú)立的檢測同步序列syncl，檢測到syncl之后，即找到了主通道，使有效指示信號first_valid為高，并將主通道的有效數(shù)據(jù)進(jìn)行緩存。1.將每個(gè)緩存器的(49:18位)和(48:17位)分別和synl進(jìn)行異或，得到distancei_l 和 dis tancei_2,并分別計(jì)算其碼重 disai, disbi ;見圖 4。主通道輸出的數(shù)據(jù)是有效數(shù)據(jù)的起始端，是整體數(shù)據(jù)的最高位，把16個(gè)收發(fā)器輸出的數(shù)據(jù)按照高低位排序，組成32位的數(shù)據(jù)。檢測主通道的方法在于主通道的同步頭和其它通道的同步頭不一樣(同步頭是在發(fā)送斷發(fā)送數(shù)據(jù)時(shí)加上的)，而且是對每個(gè)收發(fā)器分別進(jìn)行檢測的。每個(gè)收發(fā)器一個(gè)周期輸出2bit實(shí)際的數(shù)據(jù)，將其緩存到容量為50bit的寄存器的最高兩位，每個(gè)周期依次向后移位。由于設(shè)置的同步頭syncl和sync2都是32位的，因此要和寄存器中最高的32位進(jìn)行比較。有效數(shù)據(jù)前會有一些無效的比特‘0’數(shù)據(jù)，即使是主通道出來的16bit數(shù)據(jù)也不一定全是有效數(shù)據(jù)，所以每個(gè)收發(fā)器輸出的2bit實(shí)際的數(shù)據(jù)，有可能第一個(gè)比特就是有效數(shù)據(jù)起始端，也有可能第二個(gè)比特是有效數(shù)據(jù)起始端，同步頭的長度為32位。2.將disai，disbi分別與3進(jìn)行比較。若disai〈3，則主通道有效數(shù)據(jù)起始位置cnts<=44 ;若disbi〈3,則cnts〈=43 (這里假設(shè)從異或到計(jì)算碼距和比較總共用了 3個(gè)周期，如果大于3個(gè)周期，cnts的值也會變化)。兩種情況下均使主收發(fā)器標(biāo)號為s，first,valid=，I，，valid (s)〈=，I，，這里同步頭設(shè)置的是syncK= ^00001111000011110000000011111111sync2<= “00000000111111110000000011111111，，考慮到數(shù)據(jù)在光纖中傳輸會產(chǎn)生錯(cuò)誤，在錯(cuò)誤率小于3bit/32bit的條件下，將每個(gè)收發(fā)器收到的數(shù)據(jù)分別和同步頭syncl進(jìn)行異或，為的是比較和同步頭的碼距，如果大于3，就一直檢測，如果小于3，那么檢測到的收發(fā)器就是主通道。有且僅有一個(gè)收發(fā)器是主通道，因?yàn)橹挥幸粋€(gè)收發(fā)器的同步頭是syncl，其它收發(fā)器的同步頭都是sync2。3.在first_valid=’ I’的條件下，將主通道的有效數(shù)據(jù)輸出進(jìn)行緩存、移位。第三步各從通道依據(jù)主通道的有效指示信號分別檢測同步序列sync2，各從通道檢測到同步序列sync2之后，分別使從通道的有效數(shù)據(jù)指示信號valid(i)為1，其中，i=l, 2, · · · 15,并記錄first_valid為I時(shí)刻與valid(i)為I時(shí)刻之間的主從周期數(shù)cnt(i)，同時(shí)分別將各個(gè)從通道的有效數(shù)據(jù)進(jìn)行緩存。見圖4。1.在 first_valid〈=’ I，and valid(i) <=> O，條件下，將每個(gè)緩存器的(37:6 位)和(36:5位)分別和synl進(jìn)行異或,得到distancei_l和distancei_2,并分別計(jì)算其碼重disai, disbi ；2.將disai，disbi分別與3進(jìn)行比較。若disai〈3，則從通道有效數(shù)據(jù)起始位置pnti〈=30 ;若 disbi〈3，則 pnti〈=29 ;兩種情況下均使 valid(i)〈=’ I，；3.在valid(i)〈=’ I’的條件下，將各個(gè)從通道的有效數(shù)據(jù)分別進(jìn)行緩存(緩存器的容量為20bit)，并且每個(gè)周期整體向右移位2個(gè)bit。第四步根據(jù)各個(gè)從通道的cnt(i)，鎖定各個(gè)從通道有效數(shù)據(jù)的位置，輸出有效數(shù)據(jù)，從而實(shí)現(xiàn)同步。見圖5。將各收發(fā)器有效數(shù)據(jù)緩存并鎖定同步位置之后，即可進(jìn)行16:32路的轉(zhuǎn)換。令s表示有效數(shù)據(jù)起始位置所進(jìn)入的收發(fā)器的標(biāo)號，從該收發(fā)器輸出的數(shù)據(jù)為接收數(shù)據(jù)的起始端，每個(gè)周期輸出2個(gè)bit數(shù)據(jù)，分別是32路數(shù)據(jù)的第O位和第16位。第((s+l)modl6)個(gè)收發(fā)器輸出的2個(gè)bit數(shù)據(jù)，分別是32路數(shù)據(jù)的第I位和第17位。依次類推，第((s+15)modl6)個(gè)收發(fā)器輸出的2個(gè)bit數(shù)據(jù)分別是32路數(shù)據(jù)的第15位和第31位。輸出32路數(shù)據(jù)之后便可進(jìn)行32:66路的變換。本發(fā)明通過主通道同步序列和從通道同步序列分別對主通道的有效信號和從通道的有效信號進(jìn)行定位，從而確定了信號的有效數(shù)據(jù)的起始通道，并按照主從周期對主通道有效信號和從通道有效信號進(jìn)行排序，使得在接收端的信號和發(fā)送端發(fā)送的信號達(dá)到了完全同步，避免了由于硬件高頻時(shí)鐘電路的不穩(wěn)定及時(shí)鐘漂移造成的信號不同步；實(shí)現(xiàn)了16:66路信號的快速同步變換。本發(fā)明實(shí)現(xiàn)了 10GEP0N接收端PCS層16:66路速率變換；解決了各個(gè)收發(fā)器時(shí)序上輸出不 同步的問題；找到了有效數(shù)據(jù)起始端，實(shí)現(xiàn)了 66路數(shù)據(jù)的高速同步。以上實(shí)施方式僅用于說明本發(fā)明，而并非對本發(fā)明的限制，有關(guān)技術(shù)領(lǐng)域的普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍的情況下，還可以做出各種變化和變型，因此所有等同的技術(shù)方案也屬于本發(fā)明的范疇，本發(fā)明的專利保護(hù)范圍應(yīng)由權(quán)利要求限定。
權(quán)利要求
1.一種16:66路信號變換及并行同步檢測方法，其特征是，該方法包括以下步驟51:將發(fā)送端發(fā)送的16路信號經(jīng)接收端轉(zhuǎn)換為同步的32路信號；52:將32路信號轉(zhuǎn)換為66路信號。
2.根據(jù)權(quán)利要求1所述的方法，其特征是，所述步驟SI具體為511:將發(fā)送端發(fā)送的16路信號發(fā)送到接收端的16個(gè)收發(fā)器中；512:將所述16個(gè)收發(fā)器輸出的數(shù)據(jù)進(jìn)行緩存和移位操作；513:檢測所述緩存和移位操作后的16路信號中的主通道同步序列，通過所述同步序列找到主通道和從通道，標(biāo)記所述主通道的有效指示信號和主通道有效信號時(shí)刻，根據(jù)所述主通道的有效指示信號將主通道的有效數(shù)據(jù)進(jìn)行緩存；514:通過所述主通道的有效指示信號檢測從通道同步序列，進(jìn)而得到從通道的有效指示信號和從通道有效信號時(shí)刻，根據(jù)所述從通道的有效指示信號將從通道的有效信號進(jìn)行緩存，標(biāo)記所述主通道有效信號時(shí)刻和所述從通道有效信號時(shí)刻之間的時(shí)間段為主從周期；S15:根據(jù)所述主從周期對主通道的有效信號和從通道的有效信號進(jìn)行排序，得到同步后的有效信號序列；S16 :接收端每個(gè)周期輸出2個(gè)bit的有效信號序列，實(shí)現(xiàn)16路信號轉(zhuǎn)換為同步的32路信號。
3.根據(jù)權(quán)利要求2所述的方法，其特征是，所述緩存和移位操作具體為每個(gè)所述收發(fā)器每個(gè)周期向16個(gè)緩存器分別輸出2個(gè)bit信號，所述緩存器每個(gè)周期整體向右移動(dòng)2個(gè)bit。
4.根據(jù)權(quán)利要求2所述的方法，其特征是，所述緩存器的容量為50bit。
5.根據(jù)權(quán)利要求2所述的方法，其特征是，所述發(fā)送端發(fā)送的16路信號的速度為 644.53Mbit/s。
6.根據(jù)權(quán)利要求2所述的方法，其特征是，所述收發(fā)器的線速度為5.15625Gbit/s。
全文摘要
本發(fā)明公開了通信技術(shù)領(lǐng)域中的一種16:66路信號變換及并行同步檢測方法。本發(fā)明先將發(fā)送端發(fā)送的16路信號經(jīng)接收端轉(zhuǎn)換為同步的32路信號；然后將32路信號轉(zhuǎn)換為66路信號。本發(fā)明通過主通道同步序列和從通道同步序列分別對主通道的有效信號和從通道的有效信號進(jìn)行定位，從而確定了信號的有效數(shù)據(jù)的起始通道，并按照主從周期對主通道有效信號和從通道有效信號進(jìn)行排序，使得在接收端的信號和發(fā)送端發(fā)送的信號達(dá)到了完全同步，避免了由于硬件高頻時(shí)鐘電路的不穩(wěn)定及時(shí)鐘漂移造成的信號不同步；實(shí)現(xiàn)了16:66路信號的快速同步變換。
文檔編號H04B17/00GK103051440SQ201210564649
公開日2013年4月17日 申請日期2012年12月21日 優(yōu)先權(quán)日2012年12月21日
發(fā)明者張民, 李啟旺, 王焱紅, 韓衛(wèi)平 申請人:北京郵電大學(xué)