專利名稱：時(shí)間同步的校準(zhǔn)系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及同步時(shí)間校準(zhǔn)領(lǐng)域，具體地說(shuō)，是涉及一種時(shí)間同步的校準(zhǔn)系統(tǒng)。
背景技術(shù)：
在現(xiàn)有技術(shù)中，信息無(wú)處不在，同時(shí)信息的收發(fā)、交換及處理設(shè)備也是無(wú)處不在的。很多時(shí)候，都需要對(duì)信號(hào)的接收時(shí)間進(jìn)行記錄，然后把與信號(hào)相關(guān)的信息數(shù)據(jù)進(jìn)行打包，以便在后端對(duì)信號(hào)再進(jìn)行相應(yīng)的處理。尤其是在能夠?qū)π畔⑦M(jìn)行收發(fā)、交換以及處理的設(shè)備中，前端主要的工作是完成信號(hào)的接收、處理，并獲取相關(guān)的數(shù)據(jù)，提取相關(guān)的信息，然后將信息打包送給后端；后端主要的工作是將所獲取的信息按照時(shí)間順序進(jìn)行相應(yīng)地存貯，以利于后續(xù)的處理。其中，在上述過(guò)程中就需要對(duì)信號(hào)的接收時(shí)間進(jìn)行標(biāo)記和傳輸。上述提及的操作所涉及的設(shè)備，一般由射頻單元(包括天線、接收單元)、信號(hào)處理単元和信息處理單元組成。其中，射頻單元主要由模擬電路組成，模擬電路無(wú)法保存時(shí)間信息；信息處理單元具備時(shí)間信息，但是由于其在信號(hào)(信息)處理順序上的不同，無(wú)法在信號(hào)的級(jí)別上進(jìn)行時(shí)間標(biāo)記。因此，能夠?qū)π盘?hào)進(jìn)行時(shí)間標(biāo)記的部分只有信號(hào)處理單元。其中，信號(hào)處理單兀包含F(xiàn)PGA(Field — Programmable Gate Array,即現(xiàn)場(chǎng)可編程門陣列)或CPLD (Complex Programmable Logic Device,即復(fù)雜可編程邏輯器件)、以及DSP(Digital Signal Processing,即數(shù)字信號(hào)處理器)/單片機(jī)等嵌入式芯片,FPGA (Field —Programmable Gate Array,即現(xiàn)場(chǎng)可編程門陣列)或 CPLD (Complex Programmable LogicDevice,即復(fù)雜可編程邏輯器件)主要負(fù)責(zé)完成信號(hào)的收發(fā)處理，將信號(hào)轉(zhuǎn)換成數(shù)據(jù)后，由DSP (Digital Signal Proce ssing,即數(shù)字信號(hào)處理器)/單片機(jī)等進(jìn)行簡(jiǎn)單的變換、打包，然后送給信息處理單元進(jìn)行信息級(jí)別的處理。信息處理單元直接與用戶面對(duì)，提供友好的人機(jī)接ロ，主要由顯示、操作設(shè)備及信息處理器組成，如安裝有操作系統(tǒng)的計(jì)算機(jī)，在完成信息處理的同時(shí)，將所處理的結(jié)果以合適的方式呈現(xiàn)給用戶，并對(duì)用戶操作進(jìn)行反饋。為了使信號(hào)級(jí)別能夠?qū)π盘?hào)進(jìn)行準(zhǔn)確地處理，就需要精確的記錄信號(hào)的接收時(shí)間，這里的接收時(shí)間應(yīng)該與信號(hào)到達(dá)設(shè)備的時(shí)間相一致。為了與后端的信息處理單元匹配，接收時(shí)間不僅要包含年、月、日、時(shí)、分、秒，還要包含秒以內(nèi)的時(shí)間，一般至少應(yīng)達(dá)到us (微秒)量級(jí)，甚至可能需要ns (納秒)量級(jí)，記錄的精度直接關(guān)系到信息處理的功能和性能。而如此精確的時(shí)間只能在前端的信號(hào)處理單元中的FPGA (Field — Programmable GateArray,即現(xiàn)場(chǎng)可編程門陣列)或CPLD (Complex Programmable Logic Device,即復(fù)雜可編程邏輯器件)中實(shí)現(xiàn)，而這些器件中一般不存在通常意義上的時(shí)間標(biāo)記，也就不能精確的記錄信號(hào)的接收時(shí)間。因此，如何解決在FPGA或CPLD中實(shí)現(xiàn)時(shí)間標(biāo)記的記錄，并與后端的信息處理單元的時(shí)間同步，便成為亟待解決的技術(shù)問(wèn)題。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問(wèn)題是提供一種時(shí)間同步的校準(zhǔn)系統(tǒng)，以解決在FPGA或CPLD中無(wú)法實(shí)現(xiàn)時(shí)間標(biāo)記的記錄、以及無(wú)法精確記錄信號(hào)的接收時(shí)間的問(wèn)題。為解決上述技術(shù)問(wèn)題，本發(fā)明提供了一種時(shí)間同步的校準(zhǔn)系統(tǒng)，其特征在于，該系統(tǒng)包括接收單元、信號(hào)處理單元、信息處理單元和射頻測(cè)試単元；其中，所述接收単元，與所述信號(hào)處理單元和射頻測(cè)試単元相耦接，用于接收外部傳送的射頻信號(hào)同時(shí)啟動(dòng)所述射頻測(cè)試單元進(jìn)行計(jì)時(shí)，并將所述射頻信號(hào)轉(zhuǎn)化為數(shù)字信號(hào)發(fā)送給所述信號(hào)處理單元；所述信號(hào)處理單元，與所述接收単元、信息處理單元和射頻測(cè)試単元相耦接，用于將所述接收單元發(fā)送的數(shù)字信號(hào)轉(zhuǎn)換成數(shù)據(jù)，然后對(duì)該數(shù)據(jù)進(jìn)行解析得出其中的信息，并對(duì)該信息進(jìn)行打包處理，同時(shí)接收來(lái)自所述射頻測(cè)試単元的時(shí)差進(jìn)行時(shí)間校準(zhǔn)后，將該信息發(fā)送給所述信息處理單元；所述信息處理單元，與所述信號(hào)處理單元相耦接，用于將所述信號(hào)處理單元發(fā)送的信息進(jìn)行整理、分類和/或保存處理；所述射頻測(cè)試單元，與所述接收単元和信號(hào)處理單元相耦接，用于所述接受単元接收到外部傳送的射頻信號(hào)時(shí)開(kāi)始計(jì)時(shí)，當(dāng)所述信號(hào)處理單元對(duì)數(shù)字信號(hào)轉(zhuǎn)換成數(shù)據(jù)后停止計(jì)時(shí)，并計(jì)算時(shí)差，然后將該時(shí)差發(fā)送給所述信號(hào)處理單元。進(jìn)ー步地，其中，所述信號(hào)處理單元，包括接ロ電路、FPGA/CPLD單元和單片機(jī)；其中， 所述接ロ電路，與所述接收単元和FPGA/CPLD単元相耦接，用于將所述接收単元發(fā)送的數(shù)字信號(hào)轉(zhuǎn)換成數(shù)據(jù)，然后對(duì)該數(shù)據(jù)進(jìn)行解析得出其中的信息，并對(duì)該信息進(jìn)行打包處理后，將該信息發(fā)送給所述單片機(jī)；所述FPGA/CPLD単元，與所述接ロ電路、單片機(jī)和射頻測(cè)試単元相耦接，用于在所述接ロ電路接收到數(shù)字信號(hào)后啟動(dòng)第一計(jì)時(shí)并進(jìn)行第一計(jì)數(shù)值發(fā)送給所述射頻測(cè)試單元，接收所述射頻測(cè)試單元發(fā)送的校準(zhǔn)初始化命令信號(hào)，然后發(fā)送給所述單片機(jī)處理，同時(shí)接收所述單片機(jī)發(fā)送的校準(zhǔn)起始脈沖啟動(dòng)第二計(jì)時(shí)并進(jìn)行計(jì)數(shù)，還用于接收到校準(zhǔn)結(jié)束脈沖后停止第二計(jì)時(shí)保存第二計(jì)數(shù)值并發(fā)送給所述單片機(jī)；所述單片機(jī)，與所述FPGA/CPLD単元、信息處理單元和射頻測(cè)試単元相耦接，用于將所述FPGA/CPLD單元發(fā)送的校準(zhǔn)初始化命令信號(hào)進(jìn)行解析并識(shí)別，然后發(fā)送一校準(zhǔn)起始命令信號(hào)給所述信息處理單元，同時(shí)發(fā)送一校準(zhǔn)起始脈沖給所述FPGA/CPLD単元，并獲取第一計(jì)數(shù)值，接收來(lái)自所述信息處理單元的校準(zhǔn)結(jié)束應(yīng)答信號(hào)生成校準(zhǔn)結(jié)束脈沖給所述FPGA/CPLD單元，根據(jù)所述FPGA/CPLD單元發(fā)送的第二計(jì)數(shù)值得出第二時(shí)差，以及接收所述射頻測(cè)試單元發(fā)送的第一時(shí)差，得出第三計(jì)數(shù)值，根據(jù)該第三計(jì)數(shù)值得出第四計(jì)數(shù)值，通過(guò)所述第四計(jì)數(shù)值進(jìn)行時(shí)間校準(zhǔn)后，將所述信息發(fā)送給所述信息處理單元；所述信息處理單元，還用于接收到所述單片機(jī)的校準(zhǔn)起始命令信號(hào)后，發(fā)送校準(zhǔn)結(jié)束應(yīng)答信號(hào)給所述單片機(jī)。進(jìn)ー步地，其中，所述根據(jù)所述FPGA/CPLD單元發(fā)送的第二計(jì)數(shù)值得出第二時(shí)差，以及接收所述射頻測(cè)試單元發(fā)送的第一時(shí)差，得出第三計(jì)數(shù)值，進(jìn)一歩包括
所述單片機(jī)將所述第二時(shí)差除以2然后結(jié)合第一時(shí)差得出第三時(shí)差，井根據(jù)所述第三時(shí)差得出對(duì)應(yīng)的第三計(jì)數(shù)值。進(jìn)ー步地，其中，所述根據(jù)該第三計(jì)數(shù)值得出第四計(jì)數(shù)值，進(jìn)一歩包括所述第四計(jì)數(shù)值為所述第三計(jì)數(shù)值與第一計(jì)數(shù)值的差。進(jìn)ー步地，其中，所述信息處理單元，進(jìn)ー步為具有操作系統(tǒng)的信息處理單元。進(jìn)ー步地，其中，所述接收単元和信號(hào)處理單元之間通過(guò)嵌入式總線或信號(hào)接ロ相率禹接。進(jìn)ー步地，其中，所述信號(hào)處理單元和信息處理單元之間通過(guò)串行通信鏈路方式相率禹接。進(jìn)ー步地，其中，所述脈沖的寬度為3至5個(gè)時(shí)鐘周期。進(jìn)ー步地，其中，所述單片機(jī)，為具備中央處理單元(CPU)、指令總線和數(shù)據(jù)總線架構(gòu)的處理芯片。進(jìn)ー步地，其中，還包括天線，與所述接收単元相耦接，用于接收外部環(huán)境中的射頻信號(hào)并發(fā)送至所述接收単元。與現(xiàn)有技術(shù)相比，本發(fā)明所述的ー種時(shí)間同步的校準(zhǔn)系統(tǒng)，達(dá)到了如下效果I)本發(fā)明所述的ー種時(shí)間同步的校準(zhǔn)系統(tǒng)，解決了在FPGA或CPLD中無(wú)法實(shí)現(xiàn)時(shí)間標(biāo)記的記錄、以及無(wú)法精確記錄信號(hào)的接收時(shí)間的問(wèn)題，同時(shí)在完成參數(shù)測(cè)量和信號(hào)傳輸延遲矯正的基礎(chǔ)上，通過(guò)信號(hào)處理單元進(jìn)行時(shí)間標(biāo)記，獲得信號(hào)實(shí)際到達(dá)設(shè)備端ロ的時(shí)間，并由信息處理單元進(jìn)行 記錄，能夠精確記錄信號(hào)的接收時(shí)間，校準(zhǔn)精度高，穩(wěn)定性強(qiáng)。2)本發(fā)明所述的ー種時(shí)間同步的校準(zhǔn)系統(tǒng)，在校準(zhǔn)后只需要傳輸硬件的時(shí)鐘數(shù)來(lái)進(jìn)行時(shí)間標(biāo)記，不需要傳輸具體的時(shí)間標(biāo)記，即可獲得當(dāng)前計(jì)數(shù)值對(duì)應(yīng)的時(shí)間。3)本發(fā)明所述的ー種時(shí)間同步的校準(zhǔn)系統(tǒng)，還能夠?qū)邆洳僮飨到y(tǒng)的信息處理設(shè)備、嵌入式信號(hào)處理設(shè)備和射頻信號(hào)的接收單元之間完成時(shí)間的同步功能。


圖1是本發(fā)明實(shí)施例所述的時(shí)間同步的校準(zhǔn)系統(tǒng)的結(jié)構(gòu)框圖；圖2是圖1所示本發(fā)明實(shí)施例所述的校準(zhǔn)系統(tǒng)的具體內(nèi)部結(jié)構(gòu)框圖。
具體實(shí)施例方式如在說(shuō)明書(shū)及權(quán)利要求當(dāng)中使用了某些詞匯來(lái)指稱特定組件。本領(lǐng)域技術(shù)人員應(yīng)可理解，硬件制造商可能會(huì)用不同名詞來(lái)稱呼同一個(gè)組件。本說(shuō)明書(shū)及權(quán)利要求并不以名稱的差異來(lái)作為區(qū)分組件的方式，而是以組件在功能上的差異來(lái)作為區(qū)分的準(zhǔn)則。如在通篇說(shuō)明書(shū)及權(quán)利要求當(dāng)中所提及的“包含”為ー開(kāi)放式用語(yǔ)，故應(yīng)解釋成“包含但不限定干”?！按笾隆笔侵冈诳山邮艿恼`差范圍內(nèi)，本領(lǐng)域技術(shù)人員能夠在一定誤差范圍內(nèi)解決所述技術(shù)問(wèn)題，基本達(dá)到所述技術(shù)效果。此外，“耦接” 一詞在此包含任何直接及間接的電性耦接手段。因此，若文中描述ー第一裝置耦接于一第二裝置，則代表所述第一裝置可直接電性耦接于所述第二裝置，或通過(guò)其他裝置或耦接手段間接地電性耦接至所述第二裝置。說(shuō)明書(shū)后續(xù)描述為實(shí)施本發(fā)明的較佳實(shí)施方式，然所述描述乃以說(shuō)明本發(fā)明的一般原則為目的，并非用以限定本發(fā)明的范圍。本發(fā)明的保護(hù)范圍當(dāng)視所附權(quán)利要求所界定者為準(zhǔn)。
以下結(jié)合附圖對(duì)本發(fā)明作進(jìn)ー步詳細(xì)說(shuō)明，但不作為對(duì)本發(fā)明的限定。如圖1所示，本發(fā)明所述時(shí)間同步的校準(zhǔn)系統(tǒng)10，包括接收單元101、信號(hào)處理單元102、信息處理單元103以及射頻測(cè)試単元104 ;其中，所述接收單101，與所述信號(hào)處理單元102和射頻測(cè)試単元104相耦接，用于接收外部傳送的射頻信號(hào)同時(shí)啟動(dòng)所述射頻測(cè)試單元104進(jìn)行計(jì)吋，并將所述射頻信號(hào)轉(zhuǎn)化為數(shù)字信號(hào)發(fā)送給所述信號(hào)處理單元102。所述信號(hào)處理單元102，與所述接收単元101、信號(hào)處理單元103和射頻測(cè)試単元104相耦接，用于將所述接收単元101發(fā)送的數(shù)字信號(hào)轉(zhuǎn)換成數(shù)據(jù)，然后對(duì)該數(shù)據(jù)進(jìn)行解析得出其中的信息，并對(duì)該信息進(jìn)行打包處理，同時(shí)接收來(lái)自所述射頻測(cè)試単元104的時(shí)差進(jìn)行時(shí)間校準(zhǔn)后，將該信息發(fā)送給所述信息處理單元103。所述信息處理單元103，與所述信號(hào)處理單元102相耦接，用于將所述信號(hào)處理單元102發(fā)送的信息進(jìn)行整理、分類和/或保存處理。所述射頻測(cè)試單元104，與所述接收単元101和信號(hào)處理單元102相耦接，用于在所述接受単元101接收到外部傳送的射頻信號(hào)時(shí)開(kāi)始計(jì)時(shí)，當(dāng)所述信號(hào)處理單元102對(duì)數(shù)字信號(hào)轉(zhuǎn)換成數(shù)據(jù)后停止計(jì)時(shí)，并計(jì)算時(shí)差，然后將該時(shí)差發(fā)送給所述信號(hào)處理單元102。其中，所述射頻測(cè)試單元104具體設(shè)置在接收單元101的輸入端和信號(hào)處理單元102的輸出端這兩個(gè)點(diǎn)上。進(jìn)ー步地，如圖2所示，所述信號(hào)處理單元102，包括接ロ電路1021、FPGA/CPLD單元1022和單片機(jī)1023 ;其中，所述接ロ電路102 1，與所述接收單元101和FPGA/CPLD單元1022相耦接，用于將所述接收単元101發(fā)送的數(shù)字信號(hào)轉(zhuǎn)換成數(shù)據(jù)，然后對(duì)該數(shù)據(jù)進(jìn)行解析得出其中的信息，并對(duì)該信息進(jìn)行打包處理后，將該信息發(fā)送給所述FPGA/CPLD單元1022。所述FPGA/CPLD單元1022，與所述接ロ電路1021、單片機(jī)1023和射頻測(cè)試單元104相耦接，用于在所述接ロ電路1021接收到數(shù)字信號(hào)后啟動(dòng)第一計(jì)時(shí)(COimtl)并進(jìn)行第一計(jì)數(shù)值(Pl)發(fā)送給所述射頻測(cè)試單元104，接收所述射頻測(cè)試単元104發(fā)送的校準(zhǔn)初始化命令信號(hào)，然后發(fā)送給所述單片機(jī)1023處理，同時(shí)接收所述單片機(jī)1023發(fā)送的校準(zhǔn)起始脈沖(這里提到的脈沖的寬度以所述FPGA/CPLD單元1022的3飛個(gè)時(shí)鐘周期為宜)啟動(dòng)第ニ計(jì)時(shí)(C0Unt2)并進(jìn)行計(jì)數(shù)，還用于接收到校準(zhǔn)結(jié)束脈沖(這里提到的脈沖的寬度以所述FPGA/CPLD單元1022的3 5個(gè)時(shí)鐘周期為宜)后停止第二計(jì)時(shí)保存第二計(jì)數(shù)值(P2)并發(fā)送給所述單片機(jī)1023。所述單片機(jī)1023，與所述FPGA/CPLD單元1022、信息處理單元103和射頻測(cè)試單元104相耦接，用于將所述FPGA/CPLD単元1022發(fā)送的校準(zhǔn)初始化命令信號(hào)進(jìn)行解析并識(shí)另Ij，然后發(fā)送一校準(zhǔn)起始命令信號(hào)給所述信息處理單元103，同時(shí)發(fā)送一校準(zhǔn)起始脈沖給所述FPGA/CPLD單元1022，并獲取第一計(jì)數(shù)值，接收來(lái)自所述信息處理單元103的校準(zhǔn)結(jié)束應(yīng)答信號(hào)生成校準(zhǔn)結(jié)束脈沖給所述FPGA/CPLD單元1022，根據(jù)所述FPGA/CPLD單元1022發(fā)送的第二計(jì)數(shù)值得出第二時(shí)差(T2)，以及接收所述射頻測(cè)試単元104發(fā)送的第一時(shí)差(Tl)，得出第三計(jì)數(shù)值(P3)，根據(jù)該第三計(jì)數(shù)值得出第四計(jì)數(shù)值(P4)，通過(guò)所述第四計(jì)數(shù)值進(jìn)行時(shí)間校準(zhǔn)后，將所述信息發(fā)送給所述信息處理單元103 ；進(jìn)ー步地，所述單片機(jī)，還可以是由DSP構(gòu)成的單片機(jī)。
所述信息處理單元103，還用于接收到所述單片機(jī)1023的校準(zhǔn)起始命令信號(hào)后，發(fā)送校準(zhǔn)結(jié)束應(yīng)答信號(hào)給所述單片機(jī)1023。其中，根據(jù)所述FPGA/CPLD單元發(fā)送的第二計(jì)數(shù)值得出第二時(shí)差，以及接收所述射頻測(cè)試單元發(fā)送的第一時(shí)差，得出第三計(jì)數(shù)值，進(jìn)一歩包括所述單片機(jī)將所述第二時(shí)差除以2然后結(jié)合第一時(shí)差得出第三時(shí)差，井根據(jù)所述第三時(shí)差得出對(duì)應(yīng)的第三計(jì)數(shù)值，即T3=Tl+T2/2。所述根據(jù)該第三計(jì)數(shù)值得出第四計(jì)數(shù)值，進(jìn)一歩包括所述第四計(jì)數(shù)值為所述第三計(jì)數(shù)值與第一計(jì)數(shù)值的差，即P4 (第四計(jì)數(shù)值)=P1_P3。當(dāng)所述信號(hào)處理單元102接收到信號(hào)吋，只需要將countl (第一計(jì)時(shí))當(dāng)前的計(jì)數(shù)值作為時(shí)間標(biāo)記發(fā)送，所述信息處理單元103根據(jù)time與P4 (第四計(jì)數(shù)值)的對(duì)應(yīng)關(guān)系即可獲得當(dāng)前計(jì)數(shù)值對(duì)應(yīng)的時(shí)間。其中，所述信息處理單元，進(jìn)ー步為具有操作系統(tǒng)的信息處理單元。所述接收単元和信號(hào)處理單元之間通過(guò)嵌入式總線或信號(hào)接ロ相耦接。所述信號(hào)處理單元和信息處理單元之間通過(guò)串行通信鏈路方式相耦接。另外，本發(fā)明所述的時(shí)間同步的校準(zhǔn)系統(tǒng)，還包括天線，與所述接收単元相耦接，用于接收外部環(huán)境中的射頻信號(hào)并發(fā)送至所述接收単元。與現(xiàn)有技術(shù)相比，本發(fā)明所述的ー種時(shí)間同步的校準(zhǔn)系統(tǒng)，達(dá)到了如下效果I)本發(fā)明所述的ー種時(shí)間同步的校準(zhǔn)系統(tǒng)，解決了在FPGA或CPLD中無(wú)法實(shí)現(xiàn)時(shí)間標(biāo)記的記錄、以及無(wú)法精確記錄信號(hào)的接收時(shí)間的問(wèn)題，同時(shí)在完成參數(shù)測(cè)量和信號(hào)傳輸延遲矯正的基礎(chǔ)上，通過(guò)信號(hào)處理單元進(jìn)行時(shí)間標(biāo)記，獲得信號(hào)實(shí)際到達(dá)設(shè)備端ロ的時(shí)間，并由信息處理單元進(jìn)行記錄，能夠精確記錄信號(hào)的接收時(shí)間，校準(zhǔn)精度高，穩(wěn)定性強(qiáng)。2)本發(fā)明所述的ー種時(shí)間同步的校準(zhǔn)系統(tǒng)，在校準(zhǔn)后只需要傳輸硬件的時(shí)鐘數(shù)來(lái)進(jìn)行時(shí)間標(biāo)記，不需要傳輸具體的時(shí)間標(biāo)記，即可獲得當(dāng)前計(jì)數(shù)值對(duì)應(yīng)的時(shí)間。3)本發(fā)明所述的ー種時(shí)間同步的校準(zhǔn)系統(tǒng)，還能夠?qū)邆洳僮飨到y(tǒng)的信息處理設(shè)備、嵌入式信號(hào)處理設(shè)備和射頻信號(hào)的接收單元之間完成時(shí)間的同步功能。上述說(shuō)明示出并描述了本發(fā)明的若干優(yōu)選實(shí)施例，但如前所述，應(yīng)當(dāng)理解本發(fā)明并非局限于本文所披露的形式，不應(yīng)看作是對(duì)其他實(shí)施例的排除，而可用于各種其他組合、修改和環(huán)境，并能夠在本文所述發(fā)明構(gòu)想范圍內(nèi) ，通過(guò)上述教導(dǎo)或相關(guān)領(lǐng)域的技術(shù)或知識(shí)進(jìn)行改動(dòng)。而本領(lǐng)域人員所進(jìn)行的改動(dòng)和變化不脫離本發(fā)明的精神和范圍，則都應(yīng)在本發(fā)明所附權(quán)利要求的保護(hù)范圍內(nèi)。
權(quán)利要求
1.一種時(shí)間同步的校準(zhǔn)系統(tǒng)，其特征在干，該系統(tǒng)包括接收單元、信號(hào)處理單元、信息處理單元和射頻測(cè)試単元；其中， 所述接收単元，與所述信號(hào)處理單元和射頻測(cè)試単元相耦接，用于接收外部傳送的射頻信號(hào)同時(shí)啟動(dòng)所述射頻測(cè)試單元進(jìn)行計(jì)時(shí)，并將所述射頻信號(hào)轉(zhuǎn)化為數(shù)字信號(hào)發(fā)送給所述信號(hào)處理單元； 所述信號(hào)處理單元，與所述接收単元、信息處理單元和射頻測(cè)試単元相耦接，用于將所述接收單元發(fā)送的數(shù)字信號(hào)轉(zhuǎn)換成數(shù)據(jù)，然后對(duì)該數(shù)據(jù)進(jìn)行解析得出其中的信息，并對(duì)該信息進(jìn)行打包處理，同時(shí)接收來(lái)自所述射頻測(cè)試単元的時(shí)差進(jìn)行時(shí)間校準(zhǔn)后，將該信息發(fā)送給所述信息處理單元； 所述信息處理單元，與所述信號(hào)處理單元相耦接，用于將所述信號(hào)處理單元發(fā)送的信息進(jìn)行整理、分類和/或保存處理； 所述射頻測(cè)試單元，與所述接收単元和信號(hào)處理單元相耦接，用于所述接受単元接收到外部傳送的射頻信號(hào)時(shí)開(kāi)始計(jì)時(shí)，當(dāng)所述信號(hào)處理單元對(duì)數(shù)字信號(hào)轉(zhuǎn)換成數(shù)據(jù)后停止計(jì)吋，并計(jì)算時(shí)差，然后將該時(shí)差發(fā)送給所述信號(hào)處理單元。
2.如權(quán)利要求1所述的時(shí)間同步的校準(zhǔn)系統(tǒng)，其特征在于，所述信號(hào)處理單元，包括接ロ電路、FPGA/CPLD單元和單片機(jī)；其中， 所述接ロ電路，與所述接收單元和FPGA/CPLD單元相耦接，用于將所述接收單元發(fā)送的數(shù)字信號(hào)轉(zhuǎn)換成數(shù)據(jù)，然后對(duì)該數(shù)據(jù)進(jìn)行解析得出其中的信息，并對(duì)該信息進(jìn)行打包處理后，將該信息發(fā)送給所述單片機(jī)； 所述FPGA/CPLD單元，與所述接ロ電路、單片機(jī)和射頻測(cè)試單元相耦接，用于在所述接ロ電路接收到數(shù)字信號(hào)后啟動(dòng)第一計(jì)時(shí)并進(jìn)行第一計(jì)數(shù)值發(fā)送給所述射頻測(cè)試單元，接收所述射頻測(cè)試單元發(fā)送的校準(zhǔn)初始化命令信號(hào)，然后發(fā)送給所述單片機(jī)處理，同時(shí)接收所述單片機(jī)發(fā)送的校準(zhǔn)起始脈沖啟動(dòng)第二計(jì)時(shí)并進(jìn)行計(jì)數(shù)，還用于接收到校準(zhǔn)結(jié)束脈沖后停止第二計(jì)時(shí)保存第二計(jì)數(shù)值并發(fā)送給所述單片機(jī)； 所述單片機(jī)，與所述FPGA/CPLD単元、信息處理單元和射頻測(cè)試単元相耦接，用于將所述FPGA/CPLD單元發(fā)送的校準(zhǔn)初始化命令信號(hào)進(jìn)行解析并識(shí)別，然后發(fā)送一校準(zhǔn)起始命令信號(hào)給所述信息處理單元，同時(shí)發(fā)送一校準(zhǔn)起始脈沖給所述FPGA/CPLD単元，并獲取第一計(jì)數(shù)值，接收來(lái)自所述信息處理單元的校準(zhǔn)結(jié)束應(yīng)答信號(hào)生成校準(zhǔn)結(jié)束脈沖給所述FPGA/CPLD単元，根據(jù)所述FPGA/CPLD單元發(fā)送的第二計(jì)數(shù)值得出第二時(shí)差，以及接收所述射頻測(cè)試單元發(fā)送的第一時(shí)差，得出第三計(jì)數(shù)值，根據(jù)該第三計(jì)數(shù)值得出第四計(jì)數(shù)值，通過(guò)所述第四計(jì)數(shù)值進(jìn)行時(shí)間校準(zhǔn)后，將所述信息發(fā)送給所述信息處理單元； 所述信息處理單元，還用于接收到所述單片機(jī)的校準(zhǔn)起始命令信號(hào)后，發(fā)送校準(zhǔn)結(jié)束應(yīng)答信號(hào)給所述單片機(jī)。
3.如權(quán)利要求2所述的時(shí)間同步的校準(zhǔn)系統(tǒng)，其特征在于，所述根據(jù)所述FPGA/CPLD單元發(fā)送的第二計(jì)數(shù)值得出第二時(shí)差，以及接收所述射頻測(cè)試單元發(fā)送的第一時(shí)差，得出第三計(jì)數(shù)值，進(jìn)一歩包括 所述單片機(jī)將所述第二時(shí)差除以2然后結(jié)合第一時(shí)差得出第三時(shí)差，井根據(jù)所述第三時(shí)差得出對(duì)應(yīng)的第三計(jì)數(shù)值。
4.如權(quán)利要求3所述的時(shí)間同步的校準(zhǔn)系統(tǒng)，其特征在于，所述根據(jù)該第三計(jì)數(shù)值得出第四計(jì)數(shù)值，進(jìn)一歩包括 所述第四計(jì)數(shù)值為所述第三計(jì)數(shù)值與第一計(jì)數(shù)值的差。
5.如權(quán)利要求1所述的時(shí)間同步的校準(zhǔn)系統(tǒng)，其特征在于，所述信息處理單元，進(jìn)ー步為具有操作系統(tǒng)的信息處理單元。
6.如權(quán)利要求1所述的時(shí)間同步的校準(zhǔn)系統(tǒng)，其特征在于，所述接收単元和信號(hào)處理単元之間通過(guò)嵌入式總線或信號(hào)接ロ相耦接。
7.如權(quán)利要求1所述的時(shí)間同步的校準(zhǔn)系統(tǒng)，其特征在于，所述信號(hào)處理單元和信息處理單元之間通過(guò)串行通信鏈路方式相耦接。
8.如權(quán)利要求2所述的時(shí)間同步的校準(zhǔn)系統(tǒng)，其特征在于，所述脈沖的寬度為3至5個(gè)時(shí)鐘周期。
9.如權(quán)利要求2所述的時(shí)間同步的校準(zhǔn)系統(tǒng)，其特征在于，所述單片機(jī)，為具備中央處理單元、指令總線和數(shù)據(jù)總線架構(gòu)的處理芯片。
10.如權(quán)利要求1所述的時(shí)間同步的校準(zhǔn)系統(tǒng)，其特征在于，還包括天線，與所述接收単元相耦接，用于接收外部環(huán)境中的射頻信號(hào)并發(fā)送至所述接收単元。
全文摘要
本發(fā)明公開(kāi)了一種時(shí)間同步的校準(zhǔn)系統(tǒng)，其特征在于，該系統(tǒng)包括接收單元、信號(hào)處理單元、信息處理單元和射頻測(cè)試單元。本發(fā)明解決了在FPGA或CPLD中無(wú)法實(shí)現(xiàn)時(shí)間標(biāo)記的記錄、以及無(wú)法精確記錄信號(hào)的接收時(shí)間的問(wèn)題，同時(shí)在完成參數(shù)測(cè)量和信號(hào)傳輸延遲矯正的基礎(chǔ)上，通過(guò)信號(hào)處理單元進(jìn)行時(shí)間標(biāo)記，獲得信號(hào)實(shí)際到達(dá)設(shè)備端口的時(shí)間，并由信息處理單元進(jìn)行記錄，能夠精確記錄信號(hào)的接收時(shí)間，校準(zhǔn)精度高，穩(wěn)定性強(qiáng)。
文檔編號(hào)H04L7/00GK103067150SQ20121057846
公開(kāi)日2013年4月24日 申請(qǐng)日期2012年12月27日 優(yōu)先權(quán)日2012年12月27日
發(fā)明者王斐斐 申請(qǐng)人:四川九洲電器集團(tuán)有限責(zé)任公司